JPH113996A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH113996A JPH113996A JP9167953A JP16795397A JPH113996A JP H113996 A JPH113996 A JP H113996A JP 9167953 A JP9167953 A JP 9167953A JP 16795397 A JP16795397 A JP 16795397A JP H113996 A JPH113996 A JP H113996A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の特性のバラツキを増大させるこ
となく埋め込みチャネルを有するＰ型トランジスタのシ
ョートチャネル効果を低減する製造方法を提供すること
を目的とする。 【解決手段】 本発明の半導体装置の製造方法は、トラ
ンジスタの閾値電圧を制御するためのチャネルを形成す
るために、しきい値制御（Ｖｔコントロール）のための
Ｂ（ボロン）等の不純物をイオン注入する前に、半導体
基板１表層に窒素をイオン注入し、半導体基板表層をア
モルファス化させておく。
となく埋め込みチャネルを有するＰ型トランジスタのシ
ョートチャネル効果を低減する製造方法を提供すること
を目的とする。 【解決手段】 本発明の半導体装置の製造方法は、トラ
ンジスタの閾値電圧を制御するためのチャネルを形成す
るために、しきい値制御（Ｖｔコントロール）のための
Ｂ（ボロン）等の不純物をイオン注入する前に、半導体
基板１表層に窒素をイオン注入し、半導体基板表層をア
モルファス化させておく。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、Ｐチャンネル型MOSFET、Ｎチャ
ンネル型MOSFETともにゲート電極として共通のＮ型ポリ
シリコンゲート電極を使用するCMOS半導体装置の製造方
法に関わるものである。
製造方法に関し、特に、Ｐチャンネル型MOSFET、Ｎチャ
ンネル型MOSFETともにゲート電極として共通のＮ型ポリ
シリコンゲート電極を使用するCMOS半導体装置の製造方
法に関わるものである。
【０００２】
【従来の技術】通常、CMOS半導体装置では、Ｐチャンネ
ル型MOSFETとＮチャンネル型MOSFETにはゲート電極とし
て共通にＮ型ポリシリコンゲート電極を使用している。
この場合、Ｎ型基板上にＰチャンネル型MOSFETをつくる
と、Ｎ型基板とＮ型ポリシリコンゲート電極との仕事関
数差が小さくなるため、閾値は負の方向に大きくなる。
ル型MOSFETとＮチャンネル型MOSFETにはゲート電極とし
て共通にＮ型ポリシリコンゲート電極を使用している。
この場合、Ｎ型基板上にＰチャンネル型MOSFETをつくる
と、Ｎ型基板とＮ型ポリシリコンゲート電極との仕事関
数差が小さくなるため、閾値は負の方向に大きくなる。
【０００３】このため、Ｐチャンネル型MOSFETの閾値を
Ｎチャンネル型MOSFETの閾値の絶対値と同等にするに
は、基板表面を基板と逆の導電型の不純物をイオン打ち
込みして閾値の絶対値を小さくする必要がある。その結
果、Ｎ型ポリシリコンゲート電極を電極としたＰチャン
ネル型MOSFETではチャネル領域に非常に浅いｐ−ｎ接合
が形成され、チャネルが基板表面ではなく基板内部に埋
め込まれた埋め込みチャネルとなる。
Ｎチャンネル型MOSFETの閾値の絶対値と同等にするに
は、基板表面を基板と逆の導電型の不純物をイオン打ち
込みして閾値の絶対値を小さくする必要がある。その結
果、Ｎ型ポリシリコンゲート電極を電極としたＰチャン
ネル型MOSFETではチャネル領域に非常に浅いｐ−ｎ接合
が形成され、チャネルが基板表面ではなく基板内部に埋
め込まれた埋め込みチャネルとなる。
【０００４】この埋め込みチャネル型デバイスは、表面
チャネル型デバイスと比較して、キャリアの移動度が大
きくなるという長所がある反面、ショートチャネル効果
が生じやすいという大きな欠点がある。
チャネル型デバイスと比較して、キャリアの移動度が大
きくなるという長所がある反面、ショートチャネル効果
が生じやすいという大きな欠点がある。
【０００５】この問題を解決するため、特開平7-161978
号公報では絶縁膜中に不純物をイオン注入し、その絶縁
膜からの熱拡散で半導体基板への不純物導入を行うこと
で、埋め込みチャネル領域を半導体基板表面の付近の浅
いところに形成する。こうすることで、埋め込みチャネ
ルを有するＰ型トランジスタのショートチャネル効果を
低減する方法を提案している。
号公報では絶縁膜中に不純物をイオン注入し、その絶縁
膜からの熱拡散で半導体基板への不純物導入を行うこと
で、埋め込みチャネル領域を半導体基板表面の付近の浅
いところに形成する。こうすることで、埋め込みチャネ
ルを有するＰ型トランジスタのショートチャネル効果を
低減する方法を提案している。
【０００６】
【発明が解決しようとする課題】特開平7-161978号公報
では、15〜30nmの絶縁膜中に濃度のピークを持つように
イオン注入するが、15〜30nmの絶縁膜中に制御性よくイ
オン注入することが困難であり、また絶縁膜が製造バラ
ツキにより膜厚がウェハー面内やロット間でバラつくこ
とで、半導体基板中に導入される不純物の濃度がバラつ
くことになり、半導体素子の特性のバラツキを増大させ
るという問題点がある。
では、15〜30nmの絶縁膜中に濃度のピークを持つように
イオン注入するが、15〜30nmの絶縁膜中に制御性よくイ
オン注入することが困難であり、また絶縁膜が製造バラ
ツキにより膜厚がウェハー面内やロット間でバラつくこ
とで、半導体基板中に導入される不純物の濃度がバラつ
くことになり、半導体素子の特性のバラツキを増大させ
るという問題点がある。
【０００７】本発明では、半導体素子の特性のバラツキ
を増大させることなく埋め込みチャネルを有するＰ型ト
ランジスタのショートチャネル効果を低減する製造方法
を提供することを目的とする。
を増大させることなく埋め込みチャネルを有するＰ型ト
ランジスタのショートチャネル効果を低減する製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明においては以下のようにする。半導体基板上
にトランジスタの閾値電圧を制御するため、及びＰ型ト
ランジスタの埋め込みチャネルを形成するためにＢ（ボ
ロン）等の不純物をイオン注入するが、このイオン注入
を行う前に半導体基板上に窒素をイオン注入し、基板表
面をアモルファス化させておく。
め、本発明においては以下のようにする。半導体基板上
にトランジスタの閾値電圧を制御するため、及びＰ型ト
ランジスタの埋め込みチャネルを形成するためにＢ（ボ
ロン）等の不純物をイオン注入するが、このイオン注入
を行う前に半導体基板上に窒素をイオン注入し、基板表
面をアモルファス化させておく。
【０００９】また、本発明の半導体装置の特徴とすると
ころは、Ｐ型又はＮ型のどちらか一方の不純物を含有す
る第１の導電型の半導体基板上に絶縁膜を介して形成さ
れた電極と、前記電極の両側の前記半導体基板に前記第
１の導電型とは逆導電型の不純物を含有する一対の第１
の不純物拡散層とを具備する半導体装置において、前記
電極の下の半導体基板の表層が、前記半導体基板に含有
する不純物の濃度よりも高濃度な第１の導電型の不純物
を含有する第２の不純物拡散層を有し、且つ、前記第２
の不純物拡散層中に窒素が混在することを特徴としてい
る。
ころは、Ｐ型又はＮ型のどちらか一方の不純物を含有す
る第１の導電型の半導体基板上に絶縁膜を介して形成さ
れた電極と、前記電極の両側の前記半導体基板に前記第
１の導電型とは逆導電型の不純物を含有する一対の第１
の不純物拡散層とを具備する半導体装置において、前記
電極の下の半導体基板の表層が、前記半導体基板に含有
する不純物の濃度よりも高濃度な第１の導電型の不純物
を含有する第２の不純物拡散層を有し、且つ、前記第２
の不純物拡散層中に窒素が混在することを特徴としてい
る。
【００１０】また、本発明の半導体装置の製造方法の特
徴とするところは、イオン注入法により、第１の導電型
の不純物を含有する半導体基板の表層に窒素イオンを導
入すると共に、前記半導体基板の表層に前記第１の導電
型の不純物を導入する工程と、前記窒素と前記不純物と
が導入された半導体基板上に熱酸化膜を形成する工程と
を具備することを特徴としている。
徴とするところは、イオン注入法により、第１の導電型
の不純物を含有する半導体基板の表層に窒素イオンを導
入すると共に、前記半導体基板の表層に前記第１の導電
型の不純物を導入する工程と、前記窒素と前記不純物と
が導入された半導体基板上に熱酸化膜を形成する工程と
を具備することを特徴としている。
【００１１】また、本発明の他の特徴とするところは、
第１の導電型の不純物を含有する半導体基板の表層に窒
素をイオン注入し、前記半導体基板の表面をアモルファ
ス化させると共に、前記半導体基板より高い不純物の濃
度を有する前記第１の導電型の不純物を含有する第１の
不純物拡散層を前記半導体基板の表層に形成する第１の
工程と、前記半導体基板上にゲート酸化膜を形成した
後、前記ゲート酸化膜上に第１の導電型の不純物を含有
する珪素膜からなるゲート電極を形成する第２の工程
と、前記ゲート電極の両側の前記半導体基板に第２の導
電型の不純物を含有する一対の第２の不純物拡散層を形
成する第３の工程とを具備することを特徴としている。
第１の導電型の不純物を含有する半導体基板の表層に窒
素をイオン注入し、前記半導体基板の表面をアモルファ
ス化させると共に、前記半導体基板より高い不純物の濃
度を有する前記第１の導電型の不純物を含有する第１の
不純物拡散層を前記半導体基板の表層に形成する第１の
工程と、前記半導体基板上にゲート酸化膜を形成した
後、前記ゲート酸化膜上に第１の導電型の不純物を含有
する珪素膜からなるゲート電極を形成する第２の工程
と、前記ゲート電極の両側の前記半導体基板に第２の導
電型の不純物を含有する一対の第２の不純物拡散層を形
成する第３の工程とを具備することを特徴としている。
【００１２】また、本発明のその他の特徴とするところ
は、前記熱酸化膜上に導電性となり得る薄膜を形成する
工程と、前記薄膜を電極形状にパターニングする工程
と、前記電極パターンが形成されていない前記半導体基
板の表層に前記不純物とは逆導電型の不純物を形成する
工程とを具備することを特徴としている。
は、前記熱酸化膜上に導電性となり得る薄膜を形成する
工程と、前記薄膜を電極形状にパターニングする工程
と、前記電極パターンが形成されていない前記半導体基
板の表層に前記不純物とは逆導電型の不純物を形成する
工程とを具備することを特徴としている。
【００１３】また、本発明のその他の特徴とするところ
は、前記第１の導電型の不純物が、Ｎ型不純物かＰ型不
純物のどちらか一方の不純物であることを特徴としてい
る。
は、前記第１の導電型の不純物が、Ｎ型不純物かＰ型不
純物のどちらか一方の不純物であることを特徴としてい
る。
【００１４】
【作用】本発明によれば、半導体基板上に窒素をイオン
注入して基板表面をアモルファス化させるため、その後
にトランジスタの閾値電圧を制御、及びＰ型トランジス
タの埋め込みチャネルを形成するために注入される不純
物イオンは基板表面に留まる。そのため、Ｐチャンネル
型トランジスタの埋め込みチャネルが形成される領域を
窒素イオンを注入しないときと比較して浅くすることが
できるため、ショートチャネル効果を抑制することがで
き、良好な半導体素子を形成することが可能となる。
注入して基板表面をアモルファス化させるため、その後
にトランジスタの閾値電圧を制御、及びＰ型トランジス
タの埋め込みチャネルを形成するために注入される不純
物イオンは基板表面に留まる。そのため、Ｐチャンネル
型トランジスタの埋め込みチャネルが形成される領域を
窒素イオンを注入しないときと比較して浅くすることが
できるため、ショートチャネル効果を抑制することがで
き、良好な半導体素子を形成することが可能となる。
【００１５】
【実施例】以下、本発明を実施例に基づき図面を使用し
て説明する。図１及び図２は、本発明による半導体装置
の製造工程フローを示す断面図である。まず、図１
（ａ）に示すように、10Ω/cm2程度の比抵抗のｐ型半導
体基板１に、1.0 〜 2.0x1013/cm2 のドーズ量のｐイオ
ンを150keVのエネルギーでイオン注入を行う。
て説明する。図１及び図２は、本発明による半導体装置
の製造工程フローを示す断面図である。まず、図１
（ａ）に示すように、10Ω/cm2程度の比抵抗のｐ型半導
体基板１に、1.0 〜 2.0x1013/cm2 のドーズ量のｐイオ
ンを150keVのエネルギーでイオン注入を行う。
【００１６】この状態で、半導体基板表層に注入された
ｐイオンを活性化させるための熱処理を行い、半導体基
板１にＮ型ウェル領域２を形成する。次に、熱酸化法に
より酸化膜３を膜厚15nm程度形成した後、この酸化膜３
上にCVD 法によりシリコン窒化膜４を膜厚150nm 程度堆
積する。素子分離形成領域上に形成されたシリコン窒化
膜４を除去する。
ｐイオンを活性化させるための熱処理を行い、半導体基
板１にＮ型ウェル領域２を形成する。次に、熱酸化法に
より酸化膜３を膜厚15nm程度形成した後、この酸化膜３
上にCVD 法によりシリコン窒化膜４を膜厚150nm 程度堆
積する。素子分離形成領域上に形成されたシリコン窒化
膜４を除去する。
【００１７】次に、図１（ｂ）に示すように、熱酸化法
によりパターン形成されたシリコン窒化膜４をマスクに
して素子分離領域にフィールド酸化膜５を膜厚450nm 程
を形成する。この熱酸化後に、シリコン窒化膜４をH3PO
4 を使用してウェットエッチングで除去する。次に、素
子活性化領域の酸化膜３を除去する。この状態で、熱酸
化法で犠牲酸化して酸化膜６を膜厚15nm程度形成する。
によりパターン形成されたシリコン窒化膜４をマスクに
して素子分離領域にフィールド酸化膜５を膜厚450nm 程
を形成する。この熱酸化後に、シリコン窒化膜４をH3PO
4 を使用してウェットエッチングで除去する。次に、素
子活性化領域の酸化膜３を除去する。この状態で、熱酸
化法で犠牲酸化して酸化膜６を膜厚15nm程度形成する。
【００１８】次に、図１（ｃ）に示すように、窒素イオ
ン（Ｎ+ ）を酸化膜６を介して半導体基板１表層に注入
することにより、この半導体基板１表層に、アモルファ
ス層７を形成する。例えば、このイオン注入エネルギー
を50keV のエネルギーで2.0＊1015/cm2のドーズ量でイ
オン注入する。これにより、素子活性化領域の半導体基
板１の表層をアモルファス化させることが可能となる。
ン（Ｎ+ ）を酸化膜６を介して半導体基板１表層に注入
することにより、この半導体基板１表層に、アモルファ
ス層７を形成する。例えば、このイオン注入エネルギー
を50keV のエネルギーで2.0＊1015/cm2のドーズ量でイ
オン注入する。これにより、素子活性化領域の半導体基
板１の表層をアモルファス化させることが可能となる。
【００１９】この後、図２（ａ）に示すように、Ｐチャ
ンネル型トランジスタの閾値電圧を制御、及び埋め込み
チャネルを形成するために、Ｂ（ボロン）イオンを10〜
15keV のエネルギーで2.0x1012/cm2のドーズ量で犠牲酸
化膜６を介して半導体基板１表層全面にイオン注入する
ことにより、半導体基板１表層にボロンを含有する不純
物拡散層８を形成する。
ンネル型トランジスタの閾値電圧を制御、及び埋め込み
チャネルを形成するために、Ｂ（ボロン）イオンを10〜
15keV のエネルギーで2.0x1012/cm2のドーズ量で犠牲酸
化膜６を介して半導体基板１表層全面にイオン注入する
ことにより、半導体基板１表層にボロンを含有する不純
物拡散層８を形成する。
【００２０】この不純物拡散層８が、しきい値制御（Ｖ
ｔコントロール）用の不純物拡散層となる。図１（ｃ）
の工程で素子活性化領域の半導体基板１表層をアモルフ
ァス化させておいたことで、注入されたＢ（ボロン）イ
オンはシリコン基板１表面から下方に向けて浅いところ
に留まる。そのため、接合深さの浅い不純物拡散層８を
形成することができる。
ｔコントロール）用の不純物拡散層となる。図１（ｃ）
の工程で素子活性化領域の半導体基板１表層をアモルフ
ァス化させておいたことで、注入されたＢ（ボロン）イ
オンはシリコン基板１表面から下方に向けて浅いところ
に留まる。そのため、接合深さの浅い不純物拡散層８を
形成することができる。
【００２１】この結果、Ｐチャンネル型トランジスタの
埋め込みチャネルが形成される領域を窒素イオンを注入
しないときと比較して接合深さを浅くすることができ
る。すなわち、埋め込みチャネルを形成するＰチャンネ
ル型トランジスタでは、チャネル領域を浅くすることで
トランジスタのショートチャネル効果を低減できること
が可能であるため、良好な電気特性を得られることにな
る。
埋め込みチャネルが形成される領域を窒素イオンを注入
しないときと比較して接合深さを浅くすることができ
る。すなわち、埋め込みチャネルを形成するＰチャンネ
ル型トランジスタでは、チャネル領域を浅くすることで
トランジスタのショートチャネル効果を低減できること
が可能であるため、良好な電気特性を得られることにな
る。
【００２２】次に、図２（ｂ）に示すように、犠牲酸化
膜６を除去した後に、熱酸化法により、7 〜15nm程度の
ゲート酸化膜９を素子活性領域の半導体基板１上に形成
する。その後、ゲート酸化膜９上に不純物としてｐ（リ
ン）を含んだ300nm 程度のポリシリコン膜１０をCVD 法
により全面に堆積さる。
膜６を除去した後に、熱酸化法により、7 〜15nm程度の
ゲート酸化膜９を素子活性領域の半導体基板１上に形成
する。その後、ゲート酸化膜９上に不純物としてｐ（リ
ン）を含んだ300nm 程度のポリシリコン膜１０をCVD 法
により全面に堆積さる。
【００２３】その後、このポリシリコン膜１０上に不図
示のフォトレジスト膜を形成した後、このフォトレジス
トを0.8 μm 以下の幅の線状にパターニングし、このパ
ターン形成されたフォトレジストをマスクにして、この
ポリシリコン膜１０をエッチング法を用いてエッチング
することにより、ポリシリコン膜１０からなるゲート電
極形状をゲート酸化膜９上に形成する。
示のフォトレジスト膜を形成した後、このフォトレジス
トを0.8 μm 以下の幅の線状にパターニングし、このパ
ターン形成されたフォトレジストをマスクにして、この
ポリシリコン膜１０をエッチング法を用いてエッチング
することにより、ポリシリコン膜１０からなるゲート電
極形状をゲート酸化膜９上に形成する。
【００２４】次に、ゲート電極１０をマスクとして、半
導体基板１に10〜30keV のエネルギーで5.0x1012/cm2〜
3.0x1013/cm2程度のドーズ量のＢ（ボロン）イオンを注
入し、Ｐチャンネル型トランジスタの一対の不純物拡散
層（LDD 層）１１をゲート電極１０の両側の半導体基板
１に形成する。
導体基板１に10〜30keV のエネルギーで5.0x1012/cm2〜
3.0x1013/cm2程度のドーズ量のＢ（ボロン）イオンを注
入し、Ｐチャンネル型トランジスタの一対の不純物拡散
層（LDD 層）１１をゲート電極１０の両側の半導体基板
１に形成する。
【００２５】しかる後、図２（ｃ）に示すように、半導
体基板１上に酸化膜１２をCVD 法により全面に堆積さ
せ、この酸化膜１２をエッチングバックすることによ
り、ゲート電極の側部に酸化膜１２からなるサイドウォ
ール酸化膜１２を形成する。そして、ゲート電極１０及
びサイドウォール酸化膜１２をマスクにして、半導体基
板１に50keV のエネルギーで2.0 〜3.0 ＊1015/cm2程度
のドーズ量のＢＦ2 イオンを注入する。その後、アニー
ルしてこの不純物を活性化させることにより、ゲート電
極１０の両側の半導体基板１にソース・ドレインとなる
一対の不純物拡散層１３を形成する。
体基板１上に酸化膜１２をCVD 法により全面に堆積さ
せ、この酸化膜１２をエッチングバックすることによ
り、ゲート電極の側部に酸化膜１２からなるサイドウォ
ール酸化膜１２を形成する。そして、ゲート電極１０及
びサイドウォール酸化膜１２をマスクにして、半導体基
板１に50keV のエネルギーで2.0 〜3.0 ＊1015/cm2程度
のドーズ量のＢＦ2 イオンを注入する。その後、アニー
ルしてこの不純物を活性化させることにより、ゲート電
極１０の両側の半導体基板１にソース・ドレインとなる
一対の不純物拡散層１３を形成する。
【００２６】以上に示すように、本発明の半導体装置の
製造方法は、トランジスタの閾値電圧を制御するための
チャネルを形成するために、しきい値制御（Ｖｔコント
ロール）のためのＢ（ボロン）等の不純物をイオン注入
する前に、半導体基板１表層に窒素をイオン注入し、半
導体基板表層をアモルファス化させておくことで、Ｐチ
ャンネル型トランジスタの埋め込みチャネルが形成され
る領域を窒素イオンを注入しないときと比較して接合深
さを浅くすることができる。
製造方法は、トランジスタの閾値電圧を制御するための
チャネルを形成するために、しきい値制御（Ｖｔコント
ロール）のためのＢ（ボロン）等の不純物をイオン注入
する前に、半導体基板１表層に窒素をイオン注入し、半
導体基板表層をアモルファス化させておくことで、Ｐチ
ャンネル型トランジスタの埋め込みチャネルが形成され
る領域を窒素イオンを注入しないときと比較して接合深
さを浅くすることができる。
【００２７】その結果、ショートチャネル効果を抑制す
ることができ良好な半導体素子を形成することが可能と
なる。また、従来のように絶縁膜中に取り込まれている
不純物からの熱拡散を用いないため、絶縁膜の膜厚変動
などに影響されず、半導体素子の特性バラツキを抑制す
ることができる。
ることができ良好な半導体素子を形成することが可能と
なる。また、従来のように絶縁膜中に取り込まれている
不純物からの熱拡散を用いないため、絶縁膜の膜厚変動
などに影響されず、半導体素子の特性バラツキを抑制す
ることができる。
【００２８】
【発明の効果】以上説明したように本発明によれば、シ
ョートチャネル効果を抑制することができ、良好な半導
体素子を形成することが可能となる。
ョートチャネル効果を抑制することができ、良好な半導
体素子を形成することが可能となる。
【図１】本発明の一実施形態である半導体装置の製造方
法を示す製造工程図である。
法を示す製造工程図である。
【図２】本発明の一実施形態である半導体装置の製造方
法を示す製造工程図である。
法を示す製造工程図である。
１ 半導体基板 ２ Ｎ型ウェル ３ 酸化膜 ４ シリコン窒化膜 ５ フィールド酸化膜 ６ 犠牲酸化膜 ７ アモルファス層 ８ 不純物拡散層 ９ ゲート酸化膜 １０ ゲート電極 １１ 不純物拡散層 １２ サイドウォール酸化膜 １３ ソース・ドレイン
Claims (5)
- 【請求項１】 Ｐ型又はＮ型のどちらか一方の不純物を
含有する第１の導電型の半導体基板上に絶縁膜を介して
形成された電極と、前記電極の両側の前記半導体基板に
前記第１の導電型とは逆導電型の不純物を含有する一対
の第１の不純物拡散層とを具備する半導体装置におい
て、 前記電極の下の半導体基板の表層が、前記半導体基板に
含有する不純物の濃度よりも高濃度な第１の導電型の不
純物を含有する第２の不純物拡散層を有し、且つ、前記
第２の不純物拡散層中に窒素が混在することを特徴とす
る半導体装置。 - 【請求項２】 イオン注入法により、第１の導電型の不
純物を含有する半導体基板の表層に窒素イオンを導入す
ると共に、前記半導体基板の表層に前記第１の導電型の
不純物を導入する工程と、 前記窒素と前記不純物とが導入された前記半導体基板上
に熱酸化膜を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 第１の導電型の不純物を含有する半導体
基板の表層に窒素をイオン注入し、前記半導体基板の表
面をアモルファス化させると共に、前記半導体基板より
高い不純物の濃度を有する前記第１の導電型の不純物を
含有する第１の不純物拡散層を前記半導体基板の表層に
形成する第１の工程と、 前記半導体基板上にゲート酸化膜を形成した後、前記ゲ
ート酸化膜上に第１の導電型の不純物を含有する珪素膜
からなるゲート電極を形成する第２の工程と、 前記ゲート電極の両側の前記半導体基板に第２の導電型
の不純物を含有する一対の第２の不純物拡散層を形成す
る第３の工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記熱酸化膜上に導電性となり得る薄膜
を形成する工程と、 前記薄膜を電極形状にパターニングする工程と、 前記電極パターンが形成されていない前記半導体基板の
表層に前記不純物とは逆導電型の不純物を形成する工程
とを具備することを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項５】 前記第１の導電型の不純物が、Ｎ型不純
物かＰ型不純物のどちらか一方の不純物であることを特
徴とする請求項２〜４の何れか１項に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167953A JPH113996A (ja) | 1997-06-10 | 1997-06-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167953A JPH113996A (ja) | 1997-06-10 | 1997-06-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113996A true JPH113996A (ja) | 1999-01-06 |
Family
ID=15859114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9167953A Withdrawn JPH113996A (ja) | 1997-06-10 | 1997-06-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113996A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104092A (ja) * | 2002-07-12 | 2004-04-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US6998014B2 (en) | 2002-01-26 | 2006-02-14 | Applied Materials, Inc. | Apparatus and method for plasma assisted deposition |
| US7094685B2 (en) | 2002-01-26 | 2006-08-22 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| JP2009272581A (ja) * | 2008-05-12 | 2009-11-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-06-10 JP JP9167953A patent/JPH113996A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998014B2 (en) | 2002-01-26 | 2006-02-14 | Applied Materials, Inc. | Apparatus and method for plasma assisted deposition |
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| US7473638B2 (en) | 2002-01-26 | 2009-01-06 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| JP2004104092A (ja) * | 2002-07-12 | 2004-04-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2009272581A (ja) * | 2008-05-12 | 2009-11-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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