JPH1140574A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH1140574A JPH1140574A JP9189887A JP18988797A JPH1140574A JP H1140574 A JPH1140574 A JP H1140574A JP 9189887 A JP9189887 A JP 9189887A JP 18988797 A JP18988797 A JP 18988797A JP H1140574 A JPH1140574 A JP H1140574A
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- Japan
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- collector layer
- collector
- bipolar transistor
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Abstract
(57)【要約】
【課題】 キャリアのコレクタ走行時間を短縮すること
ができるヘテロ接合バイポーラトランジスタを得る。 【解決手段】 ヘテロ接合バイポーラトランジスタのコ
レクタ層中のバイアス印加状態で空乏化しているベース
層側の部分を第一のコレクタ層と第二のコレクタ層を交
互に積層させて構成し、前記第一のコレクタ層を、半絶
縁性基板側に向かって禁制帯幅が大きくなるように組成
傾斜させた半導体層から構成し、前記第二のコレクタ層
をバレー間散乱の緩和時間におけるキャリアの移動距離
より短い厚さを有する半導体層で構成した。第一のコレ
クタ層中では半絶縁性基板側に向かって禁制帯幅が大き
くなるように組成傾斜させているために電界が緩和さ
れ、高エネルギーを持って入って来たキャリアのエネル
ギーが緩和される。第一のコレクタ層を通過したエネル
ギーの小さいキャリアは前記第二のコレクタ層に入り、
高電界により加速されドリフト速度のオーバーシュート
を生じて高速走行する。Γバレーのキャリアが高エネル
ギーを得てバレー間散乱が生じる時間内で、このオーバ
ーシュートは起こる。
ができるヘテロ接合バイポーラトランジスタを得る。 【解決手段】 ヘテロ接合バイポーラトランジスタのコ
レクタ層中のバイアス印加状態で空乏化しているベース
層側の部分を第一のコレクタ層と第二のコレクタ層を交
互に積層させて構成し、前記第一のコレクタ層を、半絶
縁性基板側に向かって禁制帯幅が大きくなるように組成
傾斜させた半導体層から構成し、前記第二のコレクタ層
をバレー間散乱の緩和時間におけるキャリアの移動距離
より短い厚さを有する半導体層で構成した。第一のコレ
クタ層中では半絶縁性基板側に向かって禁制帯幅が大き
くなるように組成傾斜させているために電界が緩和さ
れ、高エネルギーを持って入って来たキャリアのエネル
ギーが緩和される。第一のコレクタ層を通過したエネル
ギーの小さいキャリアは前記第二のコレクタ層に入り、
高電界により加速されドリフト速度のオーバーシュート
を生じて高速走行する。Γバレーのキャリアが高エネル
ギーを得てバレー間散乱が生じる時間内で、このオーバ
ーシュートは起こる。
Description
【０００１】
【０００２】
【発明の属する技術分野】本発明は高速性、高周波性に
優れたヘテロ接合バイポーラトランジスタに関する。
優れたヘテロ接合バイポーラトランジスタに関する。
【０００３】
【従来の技術】図８には例として、従来型のＮＰＮ型Ａ
ｌＧａＡｓ／ＧａＡｓヘテロ接合バイポーラトランジス
タの構造断面図を示す。半絶縁性ＧａＡｓ基板１上に、
ｎ+ −ＧａＡｓコレクタコンタクト層２、ｎ−ＧａＡｓ
コレクタ層３、ｐ+ −ＡｌＧａＡｓ組成傾斜ベース層
４、ｎ−ＡｌＧａＡｓエミッタ層５、ｎ+ −ＧａＡｓか
らなるエミッタコンタクト層６が順次形成されている。
また、コレクタコンタクト層２、ベース層４、エミッタ
コンタクト層６の上にはコレクタ電極７ｃ、ベース電極
７ｂ、エミッタ電極７ｅが設けられている。また、プロ
トン注入により絶縁領域１ａが形成され、他のデバイス
との分離を行っている。
ｌＧａＡｓ／ＧａＡｓヘテロ接合バイポーラトランジス
タの構造断面図を示す。半絶縁性ＧａＡｓ基板１上に、
ｎ+ −ＧａＡｓコレクタコンタクト層２、ｎ−ＧａＡｓ
コレクタ層３、ｐ+ −ＡｌＧａＡｓ組成傾斜ベース層
４、ｎ−ＡｌＧａＡｓエミッタ層５、ｎ+ −ＧａＡｓか
らなるエミッタコンタクト層６が順次形成されている。
また、コレクタコンタクト層２、ベース層４、エミッタ
コンタクト層６の上にはコレクタ電極７ｃ、ベース電極
７ｂ、エミッタ電極７ｅが設けられている。また、プロ
トン注入により絶縁領域１ａが形成され、他のデバイス
との分離を行っている。
【０００４】図９には、図８に示したヘテロ接合バイポ
ーラトランジスタにバイアスを印加した動作状態におけ
るエネルギーバンド構造図を示す。エミッタ層とベース
層との間にエミッタ・ベース間電圧ＶBEが、ベース層と
コレクタ層との間にベース・コレクタ間電圧ＶCBが印加
される。電子はエミッタ層からベース層を経てコレクタ
層へと順に流れる。ホールはベース層から注入されて、
エミッタ層へ流れる。ベース層を組成傾斜ベース構造と
することで、電子を加速する内部電界が生じ、電子が拡
散で移動する組成均一ベース構造に比べてベース走行時
間の大幅な短縮を実現している。
ーラトランジスタにバイアスを印加した動作状態におけ
るエネルギーバンド構造図を示す。エミッタ層とベース
層との間にエミッタ・ベース間電圧ＶBEが、ベース層と
コレクタ層との間にベース・コレクタ間電圧ＶCBが印加
される。電子はエミッタ層からベース層を経てコレクタ
層へと順に流れる。ホールはベース層から注入されて、
エミッタ層へ流れる。ベース層を組成傾斜ベース構造と
することで、電子を加速する内部電界が生じ、電子が拡
散で移動する組成均一ベース構造に比べてベース走行時
間の大幅な短縮を実現している。
【０００５】
【発明が解決しようとする課題】上で述べたようにヘテ
ロ接合バイポーラトランジスタにおいて、ベース走行時
間の短縮は実現されている。そのため、さらにヘテロ接
合バイポーラトランジスタの高速性を向上させるために
は、コレクタ走行時間を短縮することが重要となる。コ
レクタ層にはベース層を通過した高エネルギーの電子が
進入し、さらにコレクタ空乏層内には５０ｋＶ／ｃｍ以
上の高電界がかかっているために電子は、伝導帯のΓバ
レーから有効質量が大きいＬバレーに遷移してしまい
（バレー間散乱）、ドリフト速度が低下して高速性を損
なうという問題がある。そのため、コレクタ走行時間を
短縮させるためにはバレー間散乱を抑制しつつ高速走行
させる必要がある。
ロ接合バイポーラトランジスタにおいて、ベース走行時
間の短縮は実現されている。そのため、さらにヘテロ接
合バイポーラトランジスタの高速性を向上させるために
は、コレクタ走行時間を短縮することが重要となる。コ
レクタ層にはベース層を通過した高エネルギーの電子が
進入し、さらにコレクタ空乏層内には５０ｋＶ／ｃｍ以
上の高電界がかかっているために電子は、伝導帯のΓバ
レーから有効質量が大きいＬバレーに遷移してしまい
（バレー間散乱）、ドリフト速度が低下して高速性を損
なうという問題がある。そのため、コレクタ走行時間を
短縮させるためにはバレー間散乱を抑制しつつ高速走行
させる必要がある。
【０００６】本発明は上記のような問題点を解消するた
めになされたもので、キャリアのコレクタ走行時間を短
縮し、ヘテロ接合バイポーラトランジスタの高速性を向
上させることを目的とする。
めになされたもので、キャリアのコレクタ走行時間を短
縮し、ヘテロ接合バイポーラトランジスタの高速性を向
上させることを目的とする。
【０００７】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタでは、コレクタ層中のバイアス印加
状態で空乏化しているベース層側の部分を第一のコレク
タ層と第二のコレクタ層を交互に積層させて構成し、前
記第一のコレクタ層を、半絶縁性基板側に向かって禁制
帯幅が大きくなるように組成傾斜させた半導体層から構
成した。
ポーラトランジスタでは、コレクタ層中のバイアス印加
状態で空乏化しているベース層側の部分を第一のコレク
タ層と第二のコレクタ層を交互に積層させて構成し、前
記第一のコレクタ層を、半絶縁性基板側に向かって禁制
帯幅が大きくなるように組成傾斜させた半導体層から構
成した。
【０００８】また前記第二のコレクタ層をバレー間散乱
の緩和時間におけるキャリアの移動距離より短い厚さを
有する半導体層で構成した。
の緩和時間におけるキャリアの移動距離より短い厚さを
有する半導体層で構成した。
【０００９】または第二のコレクタ層を基板に向かって
禁制帯幅が小さくなるように組成が傾斜した半導体層で
構成した。
禁制帯幅が小さくなるように組成が傾斜した半導体層で
構成した。
【００１０】
【作用】本発明のヘテロ接合バイポーラトランジスタに
よれば、前記第一のコレクタ層中では半絶縁性基板側に
向かって禁制帯幅が大きくなるように組成傾斜させてい
るために電界が緩和され、高エネルギーを持って入って
来たキャリアのエネルギーが緩和される。第一のコレク
タ層を通過したエネルギーの小さいキャリアは前記第二
のコレクタ層に入り、高電界により加速され、図７に示
すようなドリフト速度のオーバーシュートを生じて高速
走行する。Γバレーのキャリアが高エネルギーを得てバ
レー間散乱が生じる時間内で、このオーバーシュートは
起こる。
よれば、前記第一のコレクタ層中では半絶縁性基板側に
向かって禁制帯幅が大きくなるように組成傾斜させてい
るために電界が緩和され、高エネルギーを持って入って
来たキャリアのエネルギーが緩和される。第一のコレク
タ層を通過したエネルギーの小さいキャリアは前記第二
のコレクタ層に入り、高電界により加速され、図７に示
すようなドリフト速度のオーバーシュートを生じて高速
走行する。Γバレーのキャリアが高エネルギーを得てバ
レー間散乱が生じる時間内で、このオーバーシュートは
起こる。
【００１１】更に第二のコレクタ層はバレー間散乱の緩
和時間におけるキャリアの移動距離より短くとると、キ
ャリアはバレー間散乱を受ける前に次の第一のコレクタ
層に進入し、エネルギーを緩和される。再びエネルギー
の小さな状態で再び次の第二のコレクタ層に入る。この
間のドリフト速度の変化の様子を図７中に示した。図７
は１組の第一、第二コレクタ層でのキャリアのドリフト
速度を示した。第一、第二コレクタ層が繰り返し積層さ
れたコレクタ層中では、キャリアが前記の運動をコレク
タ層中で繰り返すことにより、ヘテロ接合バイポーラト
ランジスタのコレクタ走行時間は大幅に短縮される。
和時間におけるキャリアの移動距離より短くとると、キ
ャリアはバレー間散乱を受ける前に次の第一のコレクタ
層に進入し、エネルギーを緩和される。再びエネルギー
の小さな状態で再び次の第二のコレクタ層に入る。この
間のドリフト速度の変化の様子を図７中に示した。図７
は１組の第一、第二コレクタ層でのキャリアのドリフト
速度を示した。第一、第二コレクタ層が繰り返し積層さ
れたコレクタ層中では、キャリアが前記の運動をコレク
タ層中で繰り返すことにより、ヘテロ接合バイポーラト
ランジスタのコレクタ走行時間は大幅に短縮される。
【００１２】
【発明の実施の形態】以下に図面を参照にしながら、本
発明をさらに詳細に説明する。
発明をさらに詳細に説明する。
【００１３】図１は本発明の第１の実施例の構造を示す
断面図であり、図中に示す符号の各部分から構成されて
いる。図２はこのベース層とコレクタ層の構造を拡大し
て示した図である。ここでは、第一導電型のコレクタ層
をｎ−Ｉｎx Ｇａ1-x Ａｓ、第二導電型のベース層をｐ
−Ｉｎx Ｇａ1-x Ａｓ、第一導電型のエミッタ層をｎ−
Ａｌx Ｇａ1-x Ａｓより構成したＮＰＮヘテロ接合バイ
ポーラトランジスタの例について示す。
断面図であり、図中に示す符号の各部分から構成されて
いる。図２はこのベース層とコレクタ層の構造を拡大し
て示した図である。ここでは、第一導電型のコレクタ層
をｎ−Ｉｎx Ｇａ1-x Ａｓ、第二導電型のベース層をｐ
−Ｉｎx Ｇａ1-x Ａｓ、第一導電型のエミッタ層をｎ−
Ａｌx Ｇａ1-x Ａｓより構成したＮＰＮヘテロ接合バイ
ポーラトランジスタの例について示す。
【００１４】ＧａＡｓ半絶縁性基板１上にドーパントを
Ｓｉとして不純物濃度が５×１０18ｃｍ-3で厚さ５００
０Åのｎ+ −ＧａＡｓからなるコレクタコンタクト層２
をＭＢＥ法又はＭＯＶＰＥ法などの結晶成長法により形
成する。次にドーパントをＳｉとして不純物濃度が５×
１０16ｃｍ-3で厚さ２０００Åのｎ−ＧａＡｓよりなる
通常構造の下部のコレクタ層３ｄをＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。
Ｓｉとして不純物濃度が５×１０18ｃｍ-3で厚さ５００
０Åのｎ+ −ＧａＡｓからなるコレクタコンタクト層２
をＭＢＥ法又はＭＯＶＰＥ法などの結晶成長法により形
成する。次にドーパントをＳｉとして不純物濃度が５×
１０16ｃｍ-3で厚さ２０００Åのｎ−ＧａＡｓよりなる
通常構造の下部のコレクタ層３ｄをＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。
【００１５】その上にドーパントをＳｉとして不純物濃
度が５×１０16ｃｍ-3で厚さ３０００Åのｎ−Ｉｎx Ｇ
ａ1-x Ａｓよりなる上部のコレクタ層３ｕを形成する。
この上部のコレクタ層３ｕは、半絶縁性基板側に向かっ
て禁制帯幅が大きくなるように組成傾斜させた第一のコ
レクタ層３ａとバレー間散乱の緩和時間におけるキャリ
アの移動距離より短い厚さを有した均一組成の第二のコ
レクタ層３ｂを交互に積層した層である。
度が５×１０16ｃｍ-3で厚さ３０００Åのｎ−Ｉｎx Ｇ
ａ1-x Ａｓよりなる上部のコレクタ層３ｕを形成する。
この上部のコレクタ層３ｕは、半絶縁性基板側に向かっ
て禁制帯幅が大きくなるように組成傾斜させた第一のコ
レクタ層３ａとバレー間散乱の緩和時間におけるキャリ
アの移動距離より短い厚さを有した均一組成の第二のコ
レクタ層３ｂを交互に積層した層である。
【００１６】最大発振周波数ｆmax を大きくとるために
は、ベース・コレクタ間容量を低減するために高ベース
・コレクタ間電圧をかけて使用する必要があり、このデ
バイス構造では１．５Ｖ程度を必要とする。そのため、
ベース・コレクタ間の内蔵電圧は１．３Ｖであるため、
動作状態ではベース・コレクタ間に約３Ｖの電圧がかか
る。これより、このデバイスの動作状態でのコレクタ空
乏層厚は、約２５００Å程度となることが分かる。前記
の上部のコレクタ層の厚さは、このデバイスの動作状態
でのコレクタ空乏層厚に対応する。ＧａＡｓ系材料で
は、約０．３ｅＶのエネルギーで伝導帯のΓバレーから
のバレー遷移が生じる。本構造では動作状態において約
３０００Åのベース・コレクタ間の空乏層部分に印加電
圧と内蔵電圧をあわせて約３Ｖがかかる。よって、約３
００Å以上の厚みでは０．３Ｖ以上の電圧がかかり、電
子は０．３ｅＶ以上のエネルギーを得ることになりバレ
ー間散乱を生じるものと考えられる。よって、バレー間
散乱緩和距離は約３００Å以下の長さと見積もり、第二
コレクタ層の厚さは３００Åとした。第一のコレクタ層
の厚みもこれと同程度にとると５層形成する必要があ
る。５つの第一のコレクタ層で徐々にＩｎx Ｇａ1-x Ａ
ｓの組成をベース層とコレクタ層の界面での値ｘ＝０．
１に近づけていく。この第一の実施例のベース層とコレ
クタ層の組成構造を図３に示す。
は、ベース・コレクタ間容量を低減するために高ベース
・コレクタ間電圧をかけて使用する必要があり、このデ
バイス構造では１．５Ｖ程度を必要とする。そのため、
ベース・コレクタ間の内蔵電圧は１．３Ｖであるため、
動作状態ではベース・コレクタ間に約３Ｖの電圧がかか
る。これより、このデバイスの動作状態でのコレクタ空
乏層厚は、約２５００Å程度となることが分かる。前記
の上部のコレクタ層の厚さは、このデバイスの動作状態
でのコレクタ空乏層厚に対応する。ＧａＡｓ系材料で
は、約０．３ｅＶのエネルギーで伝導帯のΓバレーから
のバレー遷移が生じる。本構造では動作状態において約
３０００Åのベース・コレクタ間の空乏層部分に印加電
圧と内蔵電圧をあわせて約３Ｖがかかる。よって、約３
００Å以上の厚みでは０．３Ｖ以上の電圧がかかり、電
子は０．３ｅＶ以上のエネルギーを得ることになりバレ
ー間散乱を生じるものと考えられる。よって、バレー間
散乱緩和距離は約３００Å以下の長さと見積もり、第二
コレクタ層の厚さは３００Åとした。第一のコレクタ層
の厚みもこれと同程度にとると５層形成する必要があ
る。５つの第一のコレクタ層で徐々にＩｎx Ｇａ1-x Ａ
ｓの組成をベース層とコレクタ層の界面での値ｘ＝０．
１に近づけていく。この第一の実施例のベース層とコレ
クタ層の組成構造を図３に示す。
【００１７】その上に、ドーパントをＢｅとして不純物
濃度が６×１０19ｃｍ-3で厚さ４００Åのｐ+ −Ｉｎx
Ｇａ1-x Ａｓ（ｘ：０．１→０）の組成傾斜ベース層４
をＭＢＥ法で形成する。ドーパントをＣとする場合は、
ＭＯＶＰＥ法で形成する。ここでカッコ内の→は半絶縁
性基板側へ向かう方向である。
濃度が６×１０19ｃｍ-3で厚さ４００Åのｐ+ −Ｉｎx
Ｇａ1-x Ａｓ（ｘ：０．１→０）の組成傾斜ベース層４
をＭＢＥ法で形成する。ドーパントをＣとする場合は、
ＭＯＶＰＥ法で形成する。ここでカッコ内の→は半絶縁
性基板側へ向かう方向である。
【００１８】このベース層上に、ドーパントをＳｉとし
て不純物濃度が６×１０17ｃｍ-3で厚さ２００Åのｎ−
Ａｌx Ｇａ1-x Ａｓ（ｘ：０→０．２５）、ドーパント
をＳｉとして不純物濃度が６×１０17ｃｍ-3で厚さ１５
００Åのｎ−Ａｌx Ｇａ1-xＡｓ（ｘ＝０．２５）、及
びドーパントをＳｉとして不純物濃度が６×１０17ｃｍ
-3で厚さ５００Åのｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０→
０．２５）からなるエミッタ層５をＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。その上に、ドーパントをＳ
ｉとして不純物濃度が６×１０18ｃｍ-3で厚さ１２００
Åのｎ+ −ＧａＡｓ、ドーパントをＳｉとして不純物濃
度が２×１０18ｃｍ-3で厚さ５００Åのｎ+ −Ｉｎx Ｇ
ａ1-x Ａｓ（ｘ：０→０．５）、ドーパントをＳｉとし
て不純物濃度が２×１０18ｃｍ-3で厚さ５００Åのｎ+
−Ｉｎx Ｇａ1-x Ａｓ（ｘ＝０．５）からなるエミッタ
コンタクト層６をＭＢＥ法又はＭＯＶＰＥ法などにより
形成する。
て不純物濃度が６×１０17ｃｍ-3で厚さ２００Åのｎ−
Ａｌx Ｇａ1-x Ａｓ（ｘ：０→０．２５）、ドーパント
をＳｉとして不純物濃度が６×１０17ｃｍ-3で厚さ１５
００Åのｎ−Ａｌx Ｇａ1-xＡｓ（ｘ＝０．２５）、及
びドーパントをＳｉとして不純物濃度が６×１０17ｃｍ
-3で厚さ５００Åのｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０→
０．２５）からなるエミッタ層５をＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。その上に、ドーパントをＳ
ｉとして不純物濃度が６×１０18ｃｍ-3で厚さ１２００
Åのｎ+ −ＧａＡｓ、ドーパントをＳｉとして不純物濃
度が２×１０18ｃｍ-3で厚さ５００Åのｎ+ −Ｉｎx Ｇ
ａ1-x Ａｓ（ｘ：０→０．５）、ドーパントをＳｉとし
て不純物濃度が２×１０18ｃｍ-3で厚さ５００Åのｎ+
−Ｉｎx Ｇａ1-x Ａｓ（ｘ＝０．５）からなるエミッタ
コンタクト層６をＭＢＥ法又はＭＯＶＰＥ法などにより
形成する。
【００１９】これをエッチング技術を用いてメサ型に加
工し、更にコレクタコンタクト層、ベース層及びエミッ
タコンタクト層上に、各々コレクタ電極７ｃ、ベース電
極７ｂ及びエミッタ電極７ｅを蒸着技術を用いて形成す
る。また、プロトン注入により絶縁領域１ａが形成さ
れ、他のデバイスとの分離を行っている。
工し、更にコレクタコンタクト層、ベース層及びエミッ
タコンタクト層上に、各々コレクタ電極７ｃ、ベース電
極７ｂ及びエミッタ電極７ｅを蒸着技術を用いて形成す
る。また、プロトン注入により絶縁領域１ａが形成さ
れ、他のデバイスとの分離を行っている。
【００２０】図４には、上記第１の実施例のヘテロ接合
バイポーラトランジスタにバイアスを印加した動作状態
におけるエネルギーバンド構造を示す。第一のコレクタ
層中では半絶縁性基板側に向かって禁制帯幅が大きくな
るように組成傾斜させているために電界が緩和され、高
エネルギーを持って入って来たキャリアのエネルギーが
緩和される。第一のコレクタ層を通過したエネルギーの
小さいキャリアは前記第二のコレクタ層に入り、高電界
により加速されドリフト速度のオーバーシュートを生じ
て高速走行する。
バイポーラトランジスタにバイアスを印加した動作状態
におけるエネルギーバンド構造を示す。第一のコレクタ
層中では半絶縁性基板側に向かって禁制帯幅が大きくな
るように組成傾斜させているために電界が緩和され、高
エネルギーを持って入って来たキャリアのエネルギーが
緩和される。第一のコレクタ層を通過したエネルギーの
小さいキャリアは前記第二のコレクタ層に入り、高電界
により加速されドリフト速度のオーバーシュートを生じ
て高速走行する。
【００２１】第二のコレクタ層はバレー間散乱の緩和時
間におけるキャリアの移動距離より短くとってあるの
で、キャリアはバレー間散乱を受ける前に次の第一のコ
レクタ層に進入し、エネルギーを緩和される。再びエネ
ルギーの小さな状態で再び次の第二のコレクタ層に入
る。キャリアが前記の運動をコレクタ層中で繰り返すこ
とにより、ヘテロ接合バイポーラトランジスタのコレク
タ走行時間は大幅に短縮される。また、本構造ではコレ
クタ層を上記の多層構造で形成しているからコレクタ層
厚も充分とれ、コレクタ層中にベース層と同じ第二導電
型の層を導入する必要もないことから、ベース・コレク
タ間の耐圧を低くすることはない。
間におけるキャリアの移動距離より短くとってあるの
で、キャリアはバレー間散乱を受ける前に次の第一のコ
レクタ層に進入し、エネルギーを緩和される。再びエネ
ルギーの小さな状態で再び次の第二のコレクタ層に入
る。キャリアが前記の運動をコレクタ層中で繰り返すこ
とにより、ヘテロ接合バイポーラトランジスタのコレク
タ走行時間は大幅に短縮される。また、本構造ではコレ
クタ層を上記の多層構造で形成しているからコレクタ層
厚も充分とれ、コレクタ層中にベース層と同じ第二導電
型の層を導入する必要もないことから、ベース・コレク
タ間の耐圧を低くすることはない。
【００２２】次に図５には第２の実施例のベース層とコ
レクタ層の組成構造を示す。構造断面図は第１の実施例
のものと同じである。この構造は第１の実施例の第二コ
レクタ層を半絶縁性基板側へ向かって禁制帯幅が小さく
なるように組成を傾斜させた層で構成した。この実施例
として、第一導電型のコレクタ層をｎ−Ａｌx Ｇａ1-x
Ａｓ、第二導電型のベース層をｐ−Ａｌx Ｇａ1-x Ａ
ｓ、第一の導電型のエミッタ層をｎ−Ａｌx Ｇａ1-x Ａ
ｓより構成したＮＰＮヘテロ接合バイポーラトランジス
タの例を挙げる。
レクタ層の組成構造を示す。構造断面図は第１の実施例
のものと同じである。この構造は第１の実施例の第二コ
レクタ層を半絶縁性基板側へ向かって禁制帯幅が小さく
なるように組成を傾斜させた層で構成した。この実施例
として、第一導電型のコレクタ層をｎ−Ａｌx Ｇａ1-x
Ａｓ、第二導電型のベース層をｐ−Ａｌx Ｇａ1-x Ａ
ｓ、第一の導電型のエミッタ層をｎ−Ａｌx Ｇａ1-x Ａ
ｓより構成したＮＰＮヘテロ接合バイポーラトランジス
タの例を挙げる。
【００２３】ＧａＡｓ半絶縁性基板１上にドーパントを
Ｓｉとして不純物濃度が５×１０18ｃｍ-3で厚さ５００
０Åのｎ+ −ＧａＡｓからなるコレクタコンタクト層２
をＭＢＥ法又はＭＯＶＰＥ法などの結晶成長法により形
成する。次にドーパントをＳｉとして不純物濃度が５×
１０16ｃｍ-3で厚さ２０００Åのｎ−ＧａＡｓよりなる
通常構造の下部のコレクタ層３ｄをＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。
Ｓｉとして不純物濃度が５×１０18ｃｍ-3で厚さ５００
０Åのｎ+ −ＧａＡｓからなるコレクタコンタクト層２
をＭＢＥ法又はＭＯＶＰＥ法などの結晶成長法により形
成する。次にドーパントをＳｉとして不純物濃度が５×
１０16ｃｍ-3で厚さ２０００Åのｎ−ＧａＡｓよりなる
通常構造の下部のコレクタ層３ｄをＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。
【００２４】その上にドーパントをＳｉとして不純物濃
度が５×１０16ｃｍ-3で厚さ３０００Åのｎ−Ａｌx Ｇ
ａ1-x Ａｓよりなる上部のコレクタ層３ｕを形成する。
この上部のコレクタ層３ｕは、半絶縁性基板側に向かっ
て禁制帯幅が大きくなるように組成傾斜させた第一のコ
レクタ層３ａとバレー間散乱の緩和時間におけるキャリ
アの移動距離より短い厚さを有し、半絶縁性基板側に向
かって禁制帯幅が小さくなるように組成を傾斜させた第
二のコレクタ層３ｂを交互に積層した層である。第二コ
レクタ層の厚さは３００Åとした。第一のコレクタ層の
厚さもこれと同程度にとると５層形成する必要がある。
第一のコレクタ層はｎ−Ａｌx Ｇａ1-xＡｓ（ｘ：０→
０．１）、第二のコレクタ層はｎ−Ａｌx Ｇａ1-x Ａｓ
（ｘ：０．１→０）により形成した。
度が５×１０16ｃｍ-3で厚さ３０００Åのｎ−Ａｌx Ｇ
ａ1-x Ａｓよりなる上部のコレクタ層３ｕを形成する。
この上部のコレクタ層３ｕは、半絶縁性基板側に向かっ
て禁制帯幅が大きくなるように組成傾斜させた第一のコ
レクタ層３ａとバレー間散乱の緩和時間におけるキャリ
アの移動距離より短い厚さを有し、半絶縁性基板側に向
かって禁制帯幅が小さくなるように組成を傾斜させた第
二のコレクタ層３ｂを交互に積層した層である。第二コ
レクタ層の厚さは３００Åとした。第一のコレクタ層の
厚さもこれと同程度にとると５層形成する必要がある。
第一のコレクタ層はｎ−Ａｌx Ｇａ1-xＡｓ（ｘ：０→
０．１）、第二のコレクタ層はｎ−Ａｌx Ｇａ1-x Ａｓ
（ｘ：０．１→０）により形成した。
【００２５】その上に、ドーパントをＢｅとして不純物
濃度が６×１０19ｃｍ-3で厚さ４００Åのｐ+ −Ａｌx
Ｇａ1-x Ａｓ（ｘ：０．１２→０）の組成傾斜ベース層
４をＭＢＥ法で形成する。ドーパントをＣとする場合
は、ＭＯＶＰＥ法で形成する。
濃度が６×１０19ｃｍ-3で厚さ４００Åのｐ+ −Ａｌx
Ｇａ1-x Ａｓ（ｘ：０．１２→０）の組成傾斜ベース層
４をＭＢＥ法で形成する。ドーパントをＣとする場合
は、ＭＯＶＰＥ法で形成する。
【００２６】このベース層上に、ドーパントをＳｉとし
て不純物濃度が６×１０17ｃｍ-3で厚さ２００Åのｎ−
Ａｌx Ｇａ1-x Ａｓ（ｘ：０．３→０．１２）、ドーパ
ントをＳｉとして不純物濃度が６×１０17ｃｍ-3で厚さ
１５００Åのｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．３）、
及びドーパントをＳｉとして不純物濃度が６×１０17ｃ
ｍ-3で厚さ５００Åのｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０
→０．３）からなるエミッタ層５をＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。その上に、ドーパントをＳ
ｉとして不純物濃度が６×１０19ｃｍ-3で厚さ１２００
Åのｎ+ −ＧａＡｓ、ドーパントをＳｉとして不純物濃
度が２×１０19ｃｍ-3で厚さ５００Åのｎ+ −Ｉｎx Ｇ
ａ1-x Ａｓ（ｘ：０→０．５）、ドーパントをＳｉとし
て不純物濃度が２×１０19ｃｍ-3で厚さ５００Åのｎ+
−Ｉｎx Ｇａ1-x Ａｓ（ｘ＝０．５）からなるエミッタ
コンタクト層６をＭＢＥ法又はＭＯＶＰＥ法などにより
形成する。
て不純物濃度が６×１０17ｃｍ-3で厚さ２００Åのｎ−
Ａｌx Ｇａ1-x Ａｓ（ｘ：０．３→０．１２）、ドーパ
ントをＳｉとして不純物濃度が６×１０17ｃｍ-3で厚さ
１５００Åのｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．３）、
及びドーパントをＳｉとして不純物濃度が６×１０17ｃ
ｍ-3で厚さ５００Åのｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０
→０．３）からなるエミッタ層５をＭＢＥ法又はＭＯＶ
ＰＥ法などにより形成する。その上に、ドーパントをＳ
ｉとして不純物濃度が６×１０19ｃｍ-3で厚さ１２００
Åのｎ+ −ＧａＡｓ、ドーパントをＳｉとして不純物濃
度が２×１０19ｃｍ-3で厚さ５００Åのｎ+ −Ｉｎx Ｇ
ａ1-x Ａｓ（ｘ：０→０．５）、ドーパントをＳｉとし
て不純物濃度が２×１０19ｃｍ-3で厚さ５００Åのｎ+
−Ｉｎx Ｇａ1-x Ａｓ（ｘ＝０．５）からなるエミッタ
コンタクト層６をＭＢＥ法又はＭＯＶＰＥ法などにより
形成する。
【００２７】これをエッチング技術を用いてメサ型に加
工し、更にコレクタコンタクト層、ベース層及びエミッ
タコンタクト層上に、各々コレクタ電極７ｃ、ベース電
極７ｂ及びエミッタ電極７ｅを蒸着技術を用いて形成す
る。また、プロトン注入により絶縁領域１ａが形成さ
れ、他のデバイスとの分離を行っている。
工し、更にコレクタコンタクト層、ベース層及びエミッ
タコンタクト層上に、各々コレクタ電極７ｃ、ベース電
極７ｂ及びエミッタ電極７ｅを蒸着技術を用いて形成す
る。また、プロトン注入により絶縁領域１ａが形成さ
れ、他のデバイスとの分離を行っている。
【００２８】図６には、上記第２の実施例のヘテロ接合
バイポーラトランジスタにバイアスを印加した動作状態
におけるエネルギーバンド構造を示す。第一のコレクタ
層中では半絶縁性基板側に向かって禁制帯幅が大きくな
るように組成傾斜させているために電界が緩和され、高
エネルギーを持って入って来たキャリアのエネルギーが
緩和される。第一のコレクタ層を通過したエネルギーの
小さいキャリアは前記第二のコレクタ層に入り、高電界
により加速されドリフト速度のオーバーシュートを生じ
て高速走行する。第二のコレクタ層はバレー間散乱の緩
和時間におけるキャリアの移動距離より短くとってある
ので、キャリアはバレー間散乱を受ける前に次の第一の
コレクタ層に進入し、エネルギーを緩和される。再びエ
ネルギーの小さな状態で再び次の第二のコレクタ層に入
る。キャリアが前記の運動をコレクタ層中で繰り返すこ
とにより、ヘテロ接合バイポーラトランジスタのコレク
タ走行時間は大幅に短縮される。
バイポーラトランジスタにバイアスを印加した動作状態
におけるエネルギーバンド構造を示す。第一のコレクタ
層中では半絶縁性基板側に向かって禁制帯幅が大きくな
るように組成傾斜させているために電界が緩和され、高
エネルギーを持って入って来たキャリアのエネルギーが
緩和される。第一のコレクタ層を通過したエネルギーの
小さいキャリアは前記第二のコレクタ層に入り、高電界
により加速されドリフト速度のオーバーシュートを生じ
て高速走行する。第二のコレクタ層はバレー間散乱の緩
和時間におけるキャリアの移動距離より短くとってある
ので、キャリアはバレー間散乱を受ける前に次の第一の
コレクタ層に進入し、エネルギーを緩和される。再びエ
ネルギーの小さな状態で再び次の第二のコレクタ層に入
る。キャリアが前記の運動をコレクタ層中で繰り返すこ
とにより、ヘテロ接合バイポーラトランジスタのコレク
タ走行時間は大幅に短縮される。
【００２９】また、本構造ではコレクタ層を上記の多層
構造で形成しているからコレクタ層厚も充分とれ、コレ
クタ層中にベース層と同じ第二導電型の層を導入する必
要もないことから、ベース・コレクタ間の耐圧を低くす
ることはない。
構造で形成しているからコレクタ層厚も充分とれ、コレ
クタ層中にベース層と同じ第二導電型の層を導入する必
要もないことから、ベース・コレクタ間の耐圧を低くす
ることはない。
【００３０】第２の実施例では、第二のコレクタ層を半
絶縁性基板側に向かって禁制帯幅が小さくなる構造とし
たから、第一のコレクタ層で組成を傾斜させる禁制帯幅
を大きく取れるため、電子のエネルギーを緩和させてバ
レー間散乱を抑えるためには第１の実施例の場合よりさ
らに有利である。また第２の実施例では、第二のコレク
タ層を半絶縁性基板側に向かって禁制帯幅が小さくなる
構造としたから、この層中で電子を加速する電界は実施
例１の場合より大きくなり高速化にはさらに有利であ
る。
絶縁性基板側に向かって禁制帯幅が小さくなる構造とし
たから、第一のコレクタ層で組成を傾斜させる禁制帯幅
を大きく取れるため、電子のエネルギーを緩和させてバ
レー間散乱を抑えるためには第１の実施例の場合よりさ
らに有利である。また第２の実施例では、第二のコレク
タ層を半絶縁性基板側に向かって禁制帯幅が小さくなる
構造としたから、この層中で電子を加速する電界は実施
例１の場合より大きくなり高速化にはさらに有利であ
る。
【００３１】上記では例として多層構造を５層挿入した
ものを示したが、もちろんこれは何層挿入しても構わな
い。また上記ではコレクタコンタクト層をＧａＡｓで構
成しているが、これをＩｎＧａＡｓやＡｌＧａＡｓで構
成してもよい。また上記ではＧａＡｓ基板上に作製した
材料を用いて構造を実現したが、ＩｎＰ基板上に形成し
た材料ＩｎＧａＡｓ、ＩｎＡｌＡｓなどやＳｉ基板上に
材料ＳｉＧｅを用いて同様の構造を実現しても構わな
い。
ものを示したが、もちろんこれは何層挿入しても構わな
い。また上記ではコレクタコンタクト層をＧａＡｓで構
成しているが、これをＩｎＧａＡｓやＡｌＧａＡｓで構
成してもよい。また上記ではＧａＡｓ基板上に作製した
材料を用いて構造を実現したが、ＩｎＰ基板上に形成し
た材料ＩｎＧａＡｓ、ＩｎＡｌＡｓなどやＳｉ基板上に
材料ＳｉＧｅを用いて同様の構造を実現しても構わな
い。
【００３２】
【発明の効果】以上説明したように本発明では、コレク
タ層中のバイアス印加状態で空乏化しているベース層側
の部分を第一のコレクタ層と第二のコレクタ層を交互に
積層させて構成し、前記第一のコレクタ層を、半絶縁性
基板側に向かって禁制帯幅が大きくなるように組成傾斜
させた半導体層から構成した。また前記第二のコレクタ
層をバレー間散乱の緩和時間におけるキャリアの移動距
離より短い厚さを有する半導体層で構成した。第一のコ
レクタ層中では半絶縁性基板側に向かって禁制帯幅が大
きくなるように組成傾斜させているために電界が緩和さ
れ、高エネルギーを持って入って来たキャリアのエネル
ギーが緩和されてバレー間散乱を抑制できる。
タ層中のバイアス印加状態で空乏化しているベース層側
の部分を第一のコレクタ層と第二のコレクタ層を交互に
積層させて構成し、前記第一のコレクタ層を、半絶縁性
基板側に向かって禁制帯幅が大きくなるように組成傾斜
させた半導体層から構成した。また前記第二のコレクタ
層をバレー間散乱の緩和時間におけるキャリアの移動距
離より短い厚さを有する半導体層で構成した。第一のコ
レクタ層中では半絶縁性基板側に向かって禁制帯幅が大
きくなるように組成傾斜させているために電界が緩和さ
れ、高エネルギーを持って入って来たキャリアのエネル
ギーが緩和されてバレー間散乱を抑制できる。
【００３３】また、第二のコレクタ層はバレー間散乱の
緩和時間におけるキャリアの移動距離より短くとってあ
るので、第一のコレクタ層を通過してエネルギーの小さ
いキャリアはバレー間散乱を受けることなく電界を受け
て加速されて、さらにオーバーシュートを生じて高速走
行する。こうして高エネルギーを持ったキャリアは再び
次の第一のコレクタ層に入り、エネルギーを緩和されて
バレー間散乱が抑制できる。キャリアが前記の運動をコ
レクタ層中で繰り返すことにより、ヘテロ接合バイポー
ラトランジスタのコレクタ走行時間は大幅に短縮され
る。
緩和時間におけるキャリアの移動距離より短くとってあ
るので、第一のコレクタ層を通過してエネルギーの小さ
いキャリアはバレー間散乱を受けることなく電界を受け
て加速されて、さらにオーバーシュートを生じて高速走
行する。こうして高エネルギーを持ったキャリアは再び
次の第一のコレクタ層に入り、エネルギーを緩和されて
バレー間散乱が抑制できる。キャリアが前記の運動をコ
レクタ層中で繰り返すことにより、ヘテロ接合バイポー
ラトランジスタのコレクタ走行時間は大幅に短縮され
る。
【００３４】また、本構造ではコレクタ層厚も充分と
れ、コレクタ層中にベース層と同じ第二導電型の層を導
入する必要がないことから、ベース・コレクタ間の耐圧
を低くすることはない。ＮＰＮヘテロ接合バイポーラト
ランジスタで考えると、ベース層を通過した電子がドリ
フト走行（ＧａＡｓの場合、１−１．５×１０7 ｃｍ／
ｓ）して３０００Åのコレクタ層の空乏層部分を走行す
るときバレー散乱の影響も考えると、その走行時間は
１．８ｐｓ以上になると考えられる。バレー散乱を抑え
た状態でオーバーシュート走行すれば電子の平均速度は
５×１０7 ｃｍ／ｓ以上に達し、この空乏層部分の走行
時間は０．６ｐｓ以下になり、従来に比べてコレクタ空
乏層部分の走行時間は１／３以下で済むことになると考
えられる。このことは、結果としてヘテロ接合バイポー
ラトランジスタの電流利得遮断周波数ｆT や最大発振周
波数ｆmax の大幅な向上に関して効果がある。
れ、コレクタ層中にベース層と同じ第二導電型の層を導
入する必要がないことから、ベース・コレクタ間の耐圧
を低くすることはない。ＮＰＮヘテロ接合バイポーラト
ランジスタで考えると、ベース層を通過した電子がドリ
フト走行（ＧａＡｓの場合、１−１．５×１０7 ｃｍ／
ｓ）して３０００Åのコレクタ層の空乏層部分を走行す
るときバレー散乱の影響も考えると、その走行時間は
１．８ｐｓ以上になると考えられる。バレー散乱を抑え
た状態でオーバーシュート走行すれば電子の平均速度は
５×１０7 ｃｍ／ｓ以上に達し、この空乏層部分の走行
時間は０．６ｐｓ以下になり、従来に比べてコレクタ空
乏層部分の走行時間は１／３以下で済むことになると考
えられる。このことは、結果としてヘテロ接合バイポー
ラトランジスタの電流利得遮断周波数ｆT や最大発振周
波数ｆmax の大幅な向上に関して効果がある。
【００３５】また、本構造ではコレクタ層を上記の多層
構造で形成しているからコレクタ層厚も充分とれ、コレ
クタ層中にベース層と同じ第二導電型の層を導入する必
要がないことから、ベース・コレクタ間の耐圧を低くす
ることはない。
構造で形成しているからコレクタ層厚も充分とれ、コレ
クタ層中にベース層と同じ第二導電型の層を導入する必
要がないことから、ベース・コレクタ間の耐圧を低くす
ることはない。
【図１】本発明の第１及び第２の実施例によるヘテロ接
合バイポーラトランジスタの断面図である。
合バイポーラトランジスタの断面図である。
【図２】本発明の第１及び第２の実施例によるヘテロ接
合バイポーラトランジスタのベース層とコレクタ層の構
造を示す図である。
合バイポーラトランジスタのベース層とコレクタ層の構
造を示す図である。
【図３】本発明の第１の実施例によるヘテロ接合バイポ
ーラトランジスタのベース層とコレクタ層の組成構造を
示す図である。（Ａ）は構造を説明する表、（Ｂ）は上
部コレクタ層のＩｎ組成を説明する図。
ーラトランジスタのベース層とコレクタ層の組成構造を
示す図である。（Ａ）は構造を説明する表、（Ｂ）は上
部コレクタ層のＩｎ組成を説明する図。
【図４】本発明の第１の実施例によるヘテロ接合バイポ
ーラトランジスタの動作状態におけるエネルギーバンド
構造を示す図である。
ーラトランジスタの動作状態におけるエネルギーバンド
構造を示す図である。
【図５】本発明の第２の実施例によるヘテロ接合バイポ
ーラトランジスタのベース層とコレクタ層の組成構造を
示す図である。（Ａ）は構造を説明する表、（Ｂ）は上
部コレクタ層のＡｌ組成を説明する図。
ーラトランジスタのベース層とコレクタ層の組成構造を
示す図である。（Ａ）は構造を説明する表、（Ｂ）は上
部コレクタ層のＡｌ組成を説明する図。
【図６】本発明の第２の実施例によるヘテロ接合バイポ
ーラトランジスタの動作状態におけるエネルギーバンド
構造を示す図である。
ーラトランジスタの動作状態におけるエネルギーバンド
構造を示す図である。
【図７】上部コレクタ層の第一コレクタ層、第二コレク
タ層中のキャリアのドリフト速度の様子を示す図であ
る。
タ層中のキャリアのドリフト速度の様子を示す図であ
る。
【図８】従来のヘテロ接合バイポーラトランジスタの断
面図である。
面図である。
【図９】従来のヘテロ接合バイポーラトランジスタの動
作時のエネルギーバンド構造を示す図である。
作時のエネルギーバンド構造を示す図である。
１…半絶縁性基板、１ａ…絶縁領域、２…コレクタコン
タクト層、３…コレクタ層、３ｕ…上部コレクタ層（３
ａ…第一コレクタ層、３ｂ…第一コレクタ層）、３ｄ…
下部コレクタ層、４…ベース層、５…エミッタ層、６…
エミッタコンタクト層、７ｂ…ベース電極、７ｃ…コレ
クタ電極、７ｅ…エミッタ電極。
タクト層、３…コレクタ層、３ｕ…上部コレクタ層（３
ａ…第一コレクタ層、３ｂ…第一コレクタ層）、３ｄ…
下部コレクタ層、４…ベース層、５…エミッタ層、６…
エミッタコンタクト層、７ｂ…ベース電極、７ｃ…コレ
クタ電極、７ｅ…エミッタ電極。
Claims (4)
- 【請求項１】 半絶縁性基板上に第一導電型のコレクタ
層、第二導電型のベース層および禁制帯幅が前記ベース
層より大きい第一導電型のエミッタ層が順次積層され、
前記コレクタ層中のバイアス印加状態で空乏化している
ベース層側の部分を、交互に積層した第一のコレクタ層
と第二のコレクタ層とで構成し、前記第一のコレクタ層
は半絶縁性基板側に向かって禁制帯幅が大きくなるよう
に組成を傾斜させた半導体層からなることを特徴とする
ヘテロ接合バイポーラトランジスタ。 - 【請求項２】 前記第二のコレクタ層のエネルギーバン
ドは第一のコレクタ層との境界において組成を同一とす
ることを特徴とする請求項１記載のヘテロ接合バイポー
ラトランジスタ。 - 【請求項３】 前記第二のコレクタ層は、バレー間散乱
の緩和時間におけるキャリアの移動距離より短い厚さを
有する均一組成の半導体層からなることを特徴とする請
求項１記載のヘテロ接合バイポーラトランジスタ。 - 【請求項４】 前記第二のコレクタ層は、バレー間散乱
の緩和時間におけるキャリアの移動距離より短い厚さを
有し、半絶縁性基板側に向かって禁制帯幅が小さくなる
ように組成を傾斜させた半導体層からなることを特徴と
する請求項１記載のヘテロ接合バイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988797A JP3246401B2 (ja) | 1997-07-15 | 1997-07-15 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988797A JP3246401B2 (ja) | 1997-07-15 | 1997-07-15 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140574A true JPH1140574A (ja) | 1999-02-12 |
| JP3246401B2 JP3246401B2 (ja) | 2002-01-15 |
Family
ID=16248850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18988797A Expired - Fee Related JP3246401B2 (ja) | 1997-07-15 | 1997-07-15 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246401B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244213A (ja) * | 2004-01-30 | 2005-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 光電子集積回路およびその製造方法 |
| JP2007294782A (ja) * | 2006-04-27 | 2007-11-08 | Sony Corp | 半導体装置 |
| CN103403848A (zh) * | 2011-01-24 | 2013-11-20 | Ntt电子股份有限公司 | 半导体器件 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3588044B2 (ja) | 2000-09-14 | 2004-11-10 | 三菱電機株式会社 | 磁気検出装置 |
-
1997
- 1997-07-15 JP JP18988797A patent/JP3246401B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244213A (ja) * | 2004-01-30 | 2005-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 光電子集積回路およびその製造方法 |
| JP2007294782A (ja) * | 2006-04-27 | 2007-11-08 | Sony Corp | 半導体装置 |
| CN103403848A (zh) * | 2011-01-24 | 2013-11-20 | Ntt电子股份有限公司 | 半导体器件 |
| CN103403848B (zh) * | 2011-01-24 | 2016-02-24 | Ntt电子股份有限公司 | 半导体器件 |
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| Publication number | Publication date |
|---|---|
| JP3246401B2 (ja) | 2002-01-15 |
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