JPH1140664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1140664A JPH1140664A JP9192263A JP19226397A JPH1140664A JP H1140664 A JPH1140664 A JP H1140664A JP 9192263 A JP9192263 A JP 9192263A JP 19226397 A JP19226397 A JP 19226397A JP H1140664 A JPH1140664 A JP H1140664A
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- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/089—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts using processes for implementing desired shapes or dispositions of the openings, e.g. double patterning
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Abstract
(57)【要約】
【課題】 重ね合わせ余裕を縮小して微細化に対応可能
な半導体装置の製造方法を提供する。 【解決手段】 下層配線層１と接続するための開口部２
ａ内に上層配線層３となる導電層３ａを形成した後、開
口部２ａ内に位置する導電層３ａの凹部を埋込むように
有機高分子膜４を形成する。そしてその有機高分子膜４
上にレジストパターン５を形成した後有機高分子膜４お
よび導電層３ａをエッチングする。
な半導体装置の製造方法を提供する。 【解決手段】 下層配線層１と接続するための開口部２
ａ内に上層配線層３となる導電層３ａを形成した後、開
口部２ａ内に位置する導電層３ａの凹部を埋込むように
有機高分子膜４を形成する。そしてその有機高分子膜４
上にレジストパターン５を形成した後有機高分子膜４お
よび導電層３ａをエッチングする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、多層配線構造を有する
半導体装置の製造方法に関する。
造方法に関し、より特定的には、多層配線構造を有する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ半導体素子や液晶表示パネ
ルなどでは、微細多層積層配線が用いられている。図１
２（ａ）および（ｂ）〜図１７（ａ）および（ｂ）は、
従来の多層配線構造を有する半導体装置の第１の製造プ
ロセスを説明するための平面レイアウト図（ａ）および
その平面レイアウト図の１００−１００線に沿った断面
図（ｂ）である。図１２（ａ）および（ｂ）〜図１７
（ａ）および（ｂ）を参照して、以下に、従来の第１の
製造プロセスについて説明する。
ルなどでは、微細多層積層配線が用いられている。図１
２（ａ）および（ｂ）〜図１７（ａ）および（ｂ）は、
従来の多層配線構造を有する半導体装置の第１の製造プ
ロセスを説明するための平面レイアウト図（ａ）および
その平面レイアウト図の１００−１００線に沿った断面
図（ｂ）である。図１２（ａ）および（ｂ）〜図１７
（ａ）および（ｂ）を参照して、以下に、従来の第１の
製造プロセスについて説明する。
【０００３】まず、図１２（ａ）および（ｂ）に示すよ
うに、スパッタ法などを用いてタングステンシリサイド
からなる下層配線層１を形成する。
うに、スパッタ法などを用いてタングステンシリサイド
からなる下層配線層１を形成する。
【０００４】この後、図１３（ａ）および（ｂ）に示す
ように、下層配線層１を覆うようにシリコン酸化膜から
なる層間絶縁膜２をＣＶＤ法などを用いて形成する。
ように、下層配線層１を覆うようにシリコン酸化膜から
なる層間絶縁膜２をＣＶＤ法などを用いて形成する。
【０００５】次に、図１４（ａ）および（ｂ）に示すよ
うに、層間絶縁膜２の所定領域に下層配線層１にまで達
するホールパターン（開口部）２ａを形成する。
うに、層間絶縁膜２の所定領域に下層配線層１にまで達
するホールパターン（開口部）２ａを形成する。
【０００６】次に、図１５（ａ）および（ｂ）に示すよ
うに、開口部２ａの側表面および層間絶縁膜２の上部表
面上に沿って延びるとともに、開口部２ａ内で下層配線
層１と接触するタングステンシリサイド膜からなる導電
層３ａを形成する。この導電層３ａは、たとえばスパッ
タ法を用いて形成する。
うに、開口部２ａの側表面および層間絶縁膜２の上部表
面上に沿って延びるとともに、開口部２ａ内で下層配線
層１と接触するタングステンシリサイド膜からなる導電
層３ａを形成する。この導電層３ａは、たとえばスパッ
タ法を用いて形成する。
【０００７】次に、図１６（ａ）および（ｂ）に示すよ
うに、導電層３ａ上の所定領域にレジストパターン１５
を形成する。このレジストパターン１５は、重ね合わせ
余裕Ｄを見込んで下層配線層１と重なる部分の幅Ｗが大
きくなるように形成している。
うに、導電層３ａ上の所定領域にレジストパターン１５
を形成する。このレジストパターン１５は、重ね合わせ
余裕Ｄを見込んで下層配線層１と重なる部分の幅Ｗが大
きくなるように形成している。
【０００８】この状態から、レジストパターン１５をマ
スクとして下層の導電層３ａを異方性エッチングした後
レジストパターン１５を除去することによって、図１７
（ａ）および（ｂ）に示されるような上層配線層３が形
成される。
スクとして下層の導電層３ａを異方性エッチングした後
レジストパターン１５を除去することによって、図１７
（ａ）および（ｂ）に示されるような上層配線層３が形
成される。
【０００９】図１８（ａ）および（ｂ）は、図１６
（ａ）および（ｂ）に示したレジストパターン１５の形
成位置がずれた場合に形成される上層配線層３を示して
いる。図１６（ａ）および（ｂ）に示したレジストパタ
ーン１５では、上記したように重ね合わせ余裕Ｄを見込
んで予め下層配線層１と重なる部分の幅Ｗを大きくとっ
ている。このため、レジストパターン１５の形成位置が
露光時にずれたとしても、最終的に形成される上層配線
層３は、図１８（ａ）および（ｂ）に示すように、開口
部２ａの側面に沿って形成されるので不都合は生じな
い。
（ａ）および（ｂ）に示したレジストパターン１５の形
成位置がずれた場合に形成される上層配線層３を示して
いる。図１６（ａ）および（ｂ）に示したレジストパタ
ーン１５では、上記したように重ね合わせ余裕Ｄを見込
んで予め下層配線層１と重なる部分の幅Ｗを大きくとっ
ている。このため、レジストパターン１５の形成位置が
露光時にずれたとしても、最終的に形成される上層配線
層３は、図１８（ａ）および（ｂ）に示すように、開口
部２ａの側面に沿って形成されるので不都合は生じな
い。
【００１０】しかしながら、最近の半導体装置の高集積
化に伴って、配線層の微細化が要求されてきている。こ
のため、たとえば図１７（ａ）および（ｂ）に示した上
層配線層３の幅を縮小化する必要が出てきている。
化に伴って、配線層の微細化が要求されてきている。こ
のため、たとえば図１７（ａ）および（ｂ）に示した上
層配線層３の幅を縮小化する必要が出てきている。
【００１１】図１９（ａ）、（ｂ）および図２０
（ａ）、（ｂ）は、このような要求に沿った従来の半導
体装置の第２の製造プロセスを説明するための平面レイ
アウト図およびそれに対応する断面図である。図１９
（ａ）、（ｂ）および図２０（ａ）、（ｂ）を参照し
て、以下に従来の第２の製造プロセスについて説明す
る。まず、図１２（ａ）および（ｂ）〜図１５（ａ）お
よび（ｂ）に示した従来の第１の製造プロセスと同様の
プロセスを用いて図１５（ａ）および（ｂ）に示した構
造までを形成する。この後、図１９（ａ）および（ｂ）
に示すように、導電層３ａ上の所定領域にレジストパタ
ーン５を形成する。このレジストパターン５は、図１６
（ａ）および（ｂ）に示したレジストパターン１５に比
べて、微細化を行なうため中央部分の幅が狭くなってい
る。つまり、図１９（ａ）および（ｂ）に示されるレジ
ストパターン５は均一な細い幅を有するように形成され
ている。このようなレジストパターン５をマスクとして
導電層３ａをエッチングした後レジストパターン５を除
去することによって、図２０（ａ）および（ｂ）に示さ
れるような均一な細い幅を有する上層配線層３が形成さ
れる。
（ａ）、（ｂ）は、このような要求に沿った従来の半導
体装置の第２の製造プロセスを説明するための平面レイ
アウト図およびそれに対応する断面図である。図１９
（ａ）、（ｂ）および図２０（ａ）、（ｂ）を参照し
て、以下に従来の第２の製造プロセスについて説明す
る。まず、図１２（ａ）および（ｂ）〜図１５（ａ）お
よび（ｂ）に示した従来の第１の製造プロセスと同様の
プロセスを用いて図１５（ａ）および（ｂ）に示した構
造までを形成する。この後、図１９（ａ）および（ｂ）
に示すように、導電層３ａ上の所定領域にレジストパタ
ーン５を形成する。このレジストパターン５は、図１６
（ａ）および（ｂ）に示したレジストパターン１５に比
べて、微細化を行なうため中央部分の幅が狭くなってい
る。つまり、図１９（ａ）および（ｂ）に示されるレジ
ストパターン５は均一な細い幅を有するように形成され
ている。このようなレジストパターン５をマスクとして
導電層３ａをエッチングした後レジストパターン５を除
去することによって、図２０（ａ）および（ｂ）に示さ
れるような均一な細い幅を有する上層配線層３が形成さ
れる。
【００１２】
【発明が解決しようとする課題】しかしながら、図１９
（ａ）、（ｂ）および図２０（ａ）、（ｂ）に示した従
来の微細化に対応した第２の製造プロセスでは、以下の
ような問題が生じる。図２１（ａ）、（ｂ）および図２
２（ａ）、（ｂ）を参照して、その問題点について説明
する。図２１（ａ）および（ｂ）に示すように、レジス
トパターン５が露光時にずれて形成された場合、レジス
トパターン５はその幅を細くしているため、コンタクト
ホール２ａを完全に埋込むことが困難になる。具体的に
は、図２１（ｂ）に示すように、レジストパターン５は
開口部２ａ内に位置する導電層３ａによって形成される
凹部を完全に埋込むようには形成されない。この状態か
ら、レジストパターン５をマスクとして導電層３ａをエ
ッチングすると、図２２（ｂ）に示すように、上層配線
層３の一部がエッチングされて下層配線層１も部分的に
エッチングされ最悪の場合には断線するという問題点が
生じる。このため、従来では、図１９（ａ）、（ｂ）お
よび図２０（ａ）、（ｂ）に示した製造プロセスを用い
るのは困難であり、結局図１２（ａ）および（ｂ）〜図
１７（ａ）および（ｂ）に示した微細化には適さない製
造プロセスを用いざるを得なかった。その結果、従来で
は、素子の微細化に対応した製造プロセスを提供するの
は困難であった。
（ａ）、（ｂ）および図２０（ａ）、（ｂ）に示した従
来の微細化に対応した第２の製造プロセスでは、以下の
ような問題が生じる。図２１（ａ）、（ｂ）および図２
２（ａ）、（ｂ）を参照して、その問題点について説明
する。図２１（ａ）および（ｂ）に示すように、レジス
トパターン５が露光時にずれて形成された場合、レジス
トパターン５はその幅を細くしているため、コンタクト
ホール２ａを完全に埋込むことが困難になる。具体的に
は、図２１（ｂ）に示すように、レジストパターン５は
開口部２ａ内に位置する導電層３ａによって形成される
凹部を完全に埋込むようには形成されない。この状態か
ら、レジストパターン５をマスクとして導電層３ａをエ
ッチングすると、図２２（ｂ）に示すように、上層配線
層３の一部がエッチングされて下層配線層１も部分的に
エッチングされ最悪の場合には断線するという問題点が
生じる。このため、従来では、図１９（ａ）、（ｂ）お
よび図２０（ａ）、（ｂ）に示した製造プロセスを用い
るのは困難であり、結局図１２（ａ）および（ｂ）〜図
１７（ａ）および（ｂ）に示した微細化には適さない製
造プロセスを用いざるを得なかった。その結果、従来で
は、素子の微細化に対応した製造プロセスを提供するの
は困難であった。
【００１３】この発明は、上記のような課題を解決する
ためのなされたものであり、この発明の１つの目的は、
素子の微細化に対応した半導体装置の製造方法を提供す
ることである。
ためのなされたものであり、この発明の１つの目的は、
素子の微細化に対応した半導体装置の製造方法を提供す
ることである。
【００１４】この発明のもう１つの目的は、重ね合わせ
余裕を縮小することが可能な半導体装置の製造方法を提
供することである。
余裕を縮小することが可能な半導体装置の製造方法を提
供することである。
【００１５】
【課題を解決するための手段】請求項１における半導体
装置の製造方法は、以下の工程を備えている。まず下層
配線層を形成する。そしてその下層配線層上に層間絶縁
膜を形成した後、その層間絶縁膜に下層配線層にまで達
する開口を形成する。その開口の側表面に沿うとともに
下層配線層に接触し、かつ、層間絶縁膜の上面に沿って
延びるように導電層を形成する。少なくとも開口内に位
置する導電層によって形成される凹部を埋込むように有
機高分子膜を形成する。その有機高分子膜上にレジスト
パターンを形成する。そのレジストパターンをマスクと
して有機高分子膜と導電層とをエッチングすることによ
り上層配線層を形成する。このように、請求項１の製造
方法では、下層配線層に接触する導電層を形成した後そ
の導電層によって形成される凹部を埋込むように有機高
分子膜を形成した後、その有機高分子膜上にレジストパ
ターンを形成するので、レジストパターンの形成位置が
ずれたとしても、レジストパターンをマスクとして有機
高分子膜と導電層とをエッチングする際に開口内に形成
された有機高分子膜がエッチングストッパとなる。これ
により、レジストパターンがずれて形成された場合にも
開口内に位置する導電層がエッチングされるのを有効に
防止することができ、その結果、開口内に位置する導電
層がエッチングされることに起因して生じる下層配線層
がエッチングされるという不都合も生じない。このよう
に、請求項１に記載の製造方法では、レジストパターン
の形成位置がずれたとしても下層配線層がエッチングさ
れるなどの不都合がないため、従来に比べて微細なフォ
トレジストパターンを用いることができる。その結果、
重ね合わせ余裕を縮小することができ、それにより微細
化に適した製造方法を提供することができる。
装置の製造方法は、以下の工程を備えている。まず下層
配線層を形成する。そしてその下層配線層上に層間絶縁
膜を形成した後、その層間絶縁膜に下層配線層にまで達
する開口を形成する。その開口の側表面に沿うとともに
下層配線層に接触し、かつ、層間絶縁膜の上面に沿って
延びるように導電層を形成する。少なくとも開口内に位
置する導電層によって形成される凹部を埋込むように有
機高分子膜を形成する。その有機高分子膜上にレジスト
パターンを形成する。そのレジストパターンをマスクと
して有機高分子膜と導電層とをエッチングすることによ
り上層配線層を形成する。このように、請求項１の製造
方法では、下層配線層に接触する導電層を形成した後そ
の導電層によって形成される凹部を埋込むように有機高
分子膜を形成した後、その有機高分子膜上にレジストパ
ターンを形成するので、レジストパターンの形成位置が
ずれたとしても、レジストパターンをマスクとして有機
高分子膜と導電層とをエッチングする際に開口内に形成
された有機高分子膜がエッチングストッパとなる。これ
により、レジストパターンがずれて形成された場合にも
開口内に位置する導電層がエッチングされるのを有効に
防止することができ、その結果、開口内に位置する導電
層がエッチングされることに起因して生じる下層配線層
がエッチングされるという不都合も生じない。このよう
に、請求項１に記載の製造方法では、レジストパターン
の形成位置がずれたとしても下層配線層がエッチングさ
れるなどの不都合がないため、従来に比べて微細なフォ
トレジストパターンを用いることができる。その結果、
重ね合わせ余裕を縮小することができ、それにより微細
化に適した製造方法を提供することができる。
【００１６】請求項２は、請求項１の構成において、エ
ッチングは、少なくとも、層間絶縁膜の開口以外の部分
上に位置する有機高分子膜と導電層とが除去されるよう
に行なう。
ッチングは、少なくとも、層間絶縁膜の開口以外の部分
上に位置する有機高分子膜と導電層とが除去されるよう
に行なう。
【００１７】請求項３は、請求項１または２の構成にお
いて、エッチングは、導電層のエッチングレートが有機
高分子膜のエッチングレート以上になるような条件下で
行なう。
いて、エッチングは、導電層のエッチングレートが有機
高分子膜のエッチングレート以上になるような条件下で
行なう。
【００１８】請求項４は、請求項１〜３のいずれかの構
成において、有機高分子膜は、ポリイミド系、ポリスル
ホン酸系、ポリメラミン系、および、ポリメタアクリル
酸系のポリマのうちのいずれかを含む。
成において、有機高分子膜は、ポリイミド系、ポリスル
ホン酸系、ポリメラミン系、および、ポリメタアクリル
酸系のポリマのうちのいずれかを含む。
【００１９】請求項５は、請求項４の構成において、有
機高分子膜が架橋性ポリマを含むように構成するととも
に、レジストパターンの形成に先立って、有機高分子膜
に熱処理を施すことにより有機高分子膜を硬化させる工
程をさらに備えるように構成する。
機高分子膜が架橋性ポリマを含むように構成するととも
に、レジストパターンの形成に先立って、有機高分子膜
に熱処理を施すことにより有機高分子膜を硬化させる工
程をさらに備えるように構成する。
【００２０】請求項６は、請求項４の構成において、有
機高分子膜を、レジストパターンの溶剤に対して溶解し
ない材料を含むように構成する。このように構成すれば
請求項５のような熱処理を施す必要がないので製造プロ
セスを簡略化することができる。
機高分子膜を、レジストパターンの溶剤に対して溶解し
ない材料を含むように構成する。このように構成すれば
請求項５のような熱処理を施す必要がないので製造プロ
セスを簡略化することができる。
【００２１】請求項７は、請求項１の構成において、有
機高分子膜を回転塗布法により形成する。
機高分子膜を回転塗布法により形成する。
【００２２】請求項８は、請求項１の構成において、導
電層を開口の大きさの１／２以下の膜厚を有するように
形成する。
電層を開口の大きさの１／２以下の膜厚を有するように
形成する。
【００２３】請求項９は、請求項１の構成において、有
機高分子膜を、露光に対する反射防止膜を含むように構
成する。このように構成すれば、レジストパターンの寸
法精度をより向上させることができ、より重ね合わせ余
裕を縮小することができる。
機高分子膜を、露光に対する反射防止膜を含むように構
成する。このように構成すれば、レジストパターンの寸
法精度をより向上させることができ、より重ね合わせ余
裕を縮小することができる。
【００２４】請求項１０は、請求項９の構成において、
反射防止膜は、有機高分子膜に、レジストパターン形成
時に使用する露光波長に対して吸収特性を有する色素を
添加することにより形成する。
反射防止膜は、有機高分子膜に、レジストパターン形成
時に使用する露光波長に対して吸収特性を有する色素を
添加することにより形成する。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２６】（実施の形態１）図１（ａ）および（ｂ）
〜図８（ａ）および（ｂ）は、本発明の実施の形態１に
よる半導体装置の製造プロセスを説明するための平面レ
イアウト図（ａ）およびその平面レイアウト図の１００
−１００線に沿った断面図（ｂ）である。図１（ａ）お
よび（ｂ）〜図８（ａ）および（ｂ）を参照して、以下
に本発明の一実施の形態による半導体装置の製造方法に
ついて説明する。
〜図８（ａ）および（ｂ）は、本発明の実施の形態１に
よる半導体装置の製造プロセスを説明するための平面レ
イアウト図（ａ）およびその平面レイアウト図の１００
−１００線に沿った断面図（ｂ）である。図１（ａ）お
よび（ｂ）〜図８（ａ）および（ｂ）を参照して、以下
に本発明の一実施の形態による半導体装置の製造方法に
ついて説明する。
【００２７】まず、図１（ａ）および（ｂ）に示すよう
に、スパッタ法などを用いてタングステンシリサイド膜
からなる下層配線層１を形成する。
に、スパッタ法などを用いてタングステンシリサイド膜
からなる下層配線層１を形成する。
【００２８】次に、図２（ａ）および（ｂ）に示すよう
に、下層配線層１上にＣＶＤ法を用いてシリコン酸化膜
からなる層間絶縁膜２を５００ｎｍ程度の厚みで形成す
る。
に、下層配線層１上にＣＶＤ法を用いてシリコン酸化膜
からなる層間絶縁膜２を５００ｎｍ程度の厚みで形成す
る。
【００２９】次に、図３（ａ）および（ｂ）に示すよう
に、下層配線層１と後述する上層配線層とを電気的に接
続するためのホールパターン（開口部）２ａを層間絶縁
膜２に形成する。この開口部２ａは、０．３μｍ（３０
０ｎｍ）□程度の大きさに形成する。
に、下層配線層１と後述する上層配線層とを電気的に接
続するためのホールパターン（開口部）２ａを層間絶縁
膜２に形成する。この開口部２ａは、０．３μｍ（３０
０ｎｍ）□程度の大きさに形成する。
【００３０】次に、図４（ａ）および（ｂ）に示すよう
に、スパッタ法などを用いてタングステンシリサイド膜
からなる導電層３ａを５０ｎｍ程度の厚みで形成する。
なお、導電層３ａは、ポリシリコン膜により形成しても
よいし、ポリシリコン膜とタングステンシリサイド膜と
の積層膜により形成してもよい。ここで、開口部２ａの
大きさは３００ｎｍ□であるので、この開口部２ａ内に
５０ｎｍ程度の厚みの導電層３ａを形成した場合、図４
（ｂ）に示すように開口部２ａを導電層３ａによって完
全に埋込むことは困難である。したがって、開口部２ａ
内に位置する導電層３ａは凹形状に形成される。
に、スパッタ法などを用いてタングステンシリサイド膜
からなる導電層３ａを５０ｎｍ程度の厚みで形成する。
なお、導電層３ａは、ポリシリコン膜により形成しても
よいし、ポリシリコン膜とタングステンシリサイド膜と
の積層膜により形成してもよい。ここで、開口部２ａの
大きさは３００ｎｍ□であるので、この開口部２ａ内に
５０ｎｍ程度の厚みの導電層３ａを形成した場合、図４
（ｂ）に示すように開口部２ａを導電層３ａによって完
全に埋込むことは困難である。したがって、開口部２ａ
内に位置する導電層３ａは凹形状に形成される。
【００３１】この後、図５（ａ）および（ｂ）に示すよ
うに、有機高分子膜４をスピンコーティング法（回転塗
布法）を用いて平坦部に対して８０ｎｍ程度の厚みで形
成する。有機高分子膜４は、穴埋め特性がよいので、８
０ｎｍ程度の膜厚であってもコンタクトホール２ａ内に
位置する導電層３ａの凹部を埋込むのには十分である。
うに、有機高分子膜４をスピンコーティング法（回転塗
布法）を用いて平坦部に対して８０ｎｍ程度の厚みで形
成する。有機高分子膜４は、穴埋め特性がよいので、８
０ｎｍ程度の膜厚であってもコンタクトホール２ａ内に
位置する導電層３ａの凹部を埋込むのには十分である。
【００３２】有機高分子膜４としては、ポリイミド系、
ポリスルホン酸系、ポリメラミン系、または、ポリメタ
アクリル酸系のポリマを使用することが可能である。ポ
リメラミン系およびポリイミド系などの架橋性ポリマを
有機高分子膜として用いる場合には、有機高分子膜４の
形成後にホットプレート上で１３０℃以上の温度で熱処
理を施すことによって有機高分子膜４を焼き固める（硬
化させる）。これにより、後に形成されるレジストパタ
ーンの溶媒に用いられるアセテート溶媒に対して有機高
分子膜４が溶解するのを抑制することができる。なお、
アセテート溶媒に対して溶解しないポリスルホン酸系高
分子などを有機高分子膜として用いる場合には、上記の
熱処理を行なう必要はない。その場合には製造プロセス
を簡略化することができる。レジスト溶媒に用いられる
アセテート溶媒としては、たとえば、プロピレングリコ
ールメチルエーテルアセテート、エチルセロソルブアセ
テート、エチルラクテート、メチル−３−メトキシプロ
ピオネートなどが挙げられる。
ポリスルホン酸系、ポリメラミン系、または、ポリメタ
アクリル酸系のポリマを使用することが可能である。ポ
リメラミン系およびポリイミド系などの架橋性ポリマを
有機高分子膜として用いる場合には、有機高分子膜４の
形成後にホットプレート上で１３０℃以上の温度で熱処
理を施すことによって有機高分子膜４を焼き固める（硬
化させる）。これにより、後に形成されるレジストパタ
ーンの溶媒に用いられるアセテート溶媒に対して有機高
分子膜４が溶解するのを抑制することができる。なお、
アセテート溶媒に対して溶解しないポリスルホン酸系高
分子などを有機高分子膜として用いる場合には、上記の
熱処理を行なう必要はない。その場合には製造プロセス
を簡略化することができる。レジスト溶媒に用いられる
アセテート溶媒としては、たとえば、プロピレングリコ
ールメチルエーテルアセテート、エチルセロソルブアセ
テート、エチルラクテート、メチル−３−メトキシプロ
ピオネートなどが挙げられる。
【００３３】図５（ａ）および（ｂ）に示した工程の
後、図６（ａ）および（ｂ）に示すように、有機高分子
膜４上の開口部２ａ上に位置する領域にレジストパター
ン５を形成する。このレジストパターン５は図１６
（ａ）および（ｂ）に示した従来のレジストパターン１
５よりも幅の細い均一な幅のものを用いる。この状態か
ら、レジストパターン５をマスクとして有機高分子膜４
および導電層３ａをエッチングすることによって図７
（ａ）および（ｂ）に示されるようなパターニングされ
た上層配線層３が形成される。
後、図６（ａ）および（ｂ）に示すように、有機高分子
膜４上の開口部２ａ上に位置する領域にレジストパター
ン５を形成する。このレジストパターン５は図１６
（ａ）および（ｂ）に示した従来のレジストパターン１
５よりも幅の細い均一な幅のものを用いる。この状態か
ら、レジストパターン５をマスクとして有機高分子膜４
および導電層３ａをエッチングすることによって図７
（ａ）および（ｂ）に示されるようなパターニングされ
た上層配線層３が形成される。
【００３４】この後レジストパターン５および有機高分
子膜４を除去することによって図８に示されるような構
造が完成される。
子膜４を除去することによって図８に示されるような構
造が完成される。
【００３５】ここで、図１（ａ）および（ｂ）〜図８
（ａ）および（ｂ）に示した実施の形態１による製造プ
ロセスを用いた場合の効果について図９（ａ）および
（ｂ）〜図１１（ａ）および（ｂ）を参照して説明す
る。図９（ａ）および（ｂ）に示すように、レジストパ
ターン５の形成位置がずれた場合を考える。具体的に
は、図９（ｂ）に示すように、レジストパターン５が開
口部２ａを完全には覆わずに部分的にのみ覆うように形
成された場合を考える。この場合にレジストパターン５
をマスクとして下層の有機高分子膜４および導電層３ａ
をエッチングすると、図１０（ａ）および（ｂ）に示す
ように、コンタクトホール２ａ内の有機高分子膜４がエ
ッチングストッパとなってコンタクトホール２ａ内の配
線層３がエッチングされるのを防止することができる。
これにより、図２１（ａ）、（ｂ）および図２２
（ａ）、（ｂ）に示した従来の製造プロセスのように開
口部２ａ内に位置する上層配線層３の底面が削られて下
層配線層１までエッチングされるという不都合を有効に
防止することができる。このため、図１２（ａ）および
（ｂ）〜図１７（ａ）および（ｂ）に示した従来の製造
プロセスに比べて、重ね合わせ余裕を縮小化することが
でき、それにより、レジストパターン５の幅も小さくす
ることができる。その結果、微細化に適した製造プロセ
スを提供することができる。
（ａ）および（ｂ）に示した実施の形態１による製造プ
ロセスを用いた場合の効果について図９（ａ）および
（ｂ）〜図１１（ａ）および（ｂ）を参照して説明す
る。図９（ａ）および（ｂ）に示すように、レジストパ
ターン５の形成位置がずれた場合を考える。具体的に
は、図９（ｂ）に示すように、レジストパターン５が開
口部２ａを完全には覆わずに部分的にのみ覆うように形
成された場合を考える。この場合にレジストパターン５
をマスクとして下層の有機高分子膜４および導電層３ａ
をエッチングすると、図１０（ａ）および（ｂ）に示す
ように、コンタクトホール２ａ内の有機高分子膜４がエ
ッチングストッパとなってコンタクトホール２ａ内の配
線層３がエッチングされるのを防止することができる。
これにより、図２１（ａ）、（ｂ）および図２２
（ａ）、（ｂ）に示した従来の製造プロセスのように開
口部２ａ内に位置する上層配線層３の底面が削られて下
層配線層１までエッチングされるという不都合を有効に
防止することができる。このため、図１２（ａ）および
（ｂ）〜図１７（ａ）および（ｂ）に示した従来の製造
プロセスに比べて、重ね合わせ余裕を縮小化することが
でき、それにより、レジストパターン５の幅も小さくす
ることができる。その結果、微細化に適した製造プロセ
スを提供することができる。
【００３６】なお、開口部２ａ内に有機高分子膜４が埋
込まれていない場合、開口部２ａ内の導電層３ａは即座
にエッチングされる。通常、導電層３ａの膜厚のばらつ
きに対処するため、導電層３ａの膜厚分のエッチングよ
りも多くオーバエッチングを行なう。このため、下層配
線層１までもエッチングされてしまう。これに対して、
図９（ａ）および（ｂ）に示す本実施の形態のように有
機高分子膜４が開口部２ａ内に埋込まれている場合、レ
ジストパターン５をマスクとして有機高分子膜４および
導電層３ａをエッチングする際に、開口部２ａ上以外の
部分は層間絶縁膜２の表面が露出するまでエッチング
し、開口部２ａを埋込んだ部分の有機高分子膜４は下層
配線層１の表面に達しない範囲でエッチングを完了す
る。これにより、下層配線層１がエッチングされるのを
有効に防止することができる。このようなエッチング
は、たとえばエッチングガスに塩素を用い、場合によっ
て酸素を５％以下添加したエッチングガスを用いる。ま
た、チャンバ真空度は０．１〜０．５Ｐａ以下に制御す
る。さらに、有機高分子膜４と配線層３ａとのエッチン
グ選択比（導電層３ａのエッチレート／有機高分子膜４
のエッチレート）を１．０以上にしてエッチングを行な
う。このようにエッチング条件を調節することにより、
有機高分子膜４および導電層３ａをエッチングする際
に、開口部２ａ上以外の部分は層間絶縁膜２の表面が露
出するまでエッチングしながら、開口部２ａを埋込んだ
部分の有機高分子膜４は下層配線層１の表面に達しない
範囲でエッチングを終了することができる。
込まれていない場合、開口部２ａ内の導電層３ａは即座
にエッチングされる。通常、導電層３ａの膜厚のばらつ
きに対処するため、導電層３ａの膜厚分のエッチングよ
りも多くオーバエッチングを行なう。このため、下層配
線層１までもエッチングされてしまう。これに対して、
図９（ａ）および（ｂ）に示す本実施の形態のように有
機高分子膜４が開口部２ａ内に埋込まれている場合、レ
ジストパターン５をマスクとして有機高分子膜４および
導電層３ａをエッチングする際に、開口部２ａ上以外の
部分は層間絶縁膜２の表面が露出するまでエッチング
し、開口部２ａを埋込んだ部分の有機高分子膜４は下層
配線層１の表面に達しない範囲でエッチングを完了す
る。これにより、下層配線層１がエッチングされるのを
有効に防止することができる。このようなエッチング
は、たとえばエッチングガスに塩素を用い、場合によっ
て酸素を５％以下添加したエッチングガスを用いる。ま
た、チャンバ真空度は０．１〜０．５Ｐａ以下に制御す
る。さらに、有機高分子膜４と配線層３ａとのエッチン
グ選択比（導電層３ａのエッチレート／有機高分子膜４
のエッチレート）を１．０以上にしてエッチングを行な
う。このようにエッチング条件を調節することにより、
有機高分子膜４および導電層３ａをエッチングする際
に、開口部２ａ上以外の部分は層間絶縁膜２の表面が露
出するまでエッチングしながら、開口部２ａを埋込んだ
部分の有機高分子膜４は下層配線層１の表面に達しない
範囲でエッチングを終了することができる。
【００３７】図１２（ａ）および（ｂ）に示した工程の
後、レジストパターン５および有機高分子膜４を除去す
ることによって、図１１（ａ）および（ｂ）に示される
ような上層配線層３を形成することができる。
後、レジストパターン５および有機高分子膜４を除去す
ることによって、図１１（ａ）および（ｂ）に示される
ような上層配線層３を形成することができる。
【００３８】（実施の形態２）上記した実施の形態１と
異なり、この実施の形態２では、有機高分子膜４にフォ
トリソグラフィに対する反射防止機能を付加する。これ
により、レジストパターン５の寸法精度を向上させるこ
とができ、実施の形態１の製造プロセスよりもさらに微
細化に適した製造プロセスを提供することができる。有
機高分子膜４に反射防止機能を持たせるためには、有機
高分子膜４の溶液に、レジストパターン５の形成時に使
用する露光波長に吸収特性を持つアゾ系化合物、ベンゾ
フェノン誘導体、ナフタレン誘導体またはアントラセン
誘導体などの色素を添加することにより行なう。
異なり、この実施の形態２では、有機高分子膜４にフォ
トリソグラフィに対する反射防止機能を付加する。これ
により、レジストパターン５の寸法精度を向上させるこ
とができ、実施の形態１の製造プロセスよりもさらに微
細化に適した製造プロセスを提供することができる。有
機高分子膜４に反射防止機能を持たせるためには、有機
高分子膜４の溶液に、レジストパターン５の形成時に使
用する露光波長に吸収特性を持つアゾ系化合物、ベンゾ
フェノン誘導体、ナフタレン誘導体またはアントラセン
誘導体などの色素を添加することにより行なう。
【００３９】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施の形態では
なく特許請求の範囲によって示され、さらに特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。たとえば、下層配線層１は通常
の導電層からなる配線層に限らず、半導体基板などの不
純物領域によって構成される配線層であってもよい。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施の形態では
なく特許請求の範囲によって示され、さらに特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。たとえば、下層配線層１は通常
の導電層からなる配線層に限らず、半導体基板などの不
純物領域によって構成される配線層であってもよい。
【００４０】
【発明の効果】以上のように、請求項１〜１０に記載の
半導体装置の製造方法によれば、開口内に位置する導電
層２より形成される凹部を有機高分子膜によって埋込む
ことにより、重ね合わせ余裕を縮小化することができ、
より微細化に適した半導体装置の製造方法を提供するこ
とができる。
半導体装置の製造方法によれば、開口内に位置する導電
層２より形成される凹部を有機高分子膜によって埋込む
ことにより、重ね合わせ余裕を縮小化することができ、
より微細化に適した半導体装置の製造方法を提供するこ
とができる。
【図１】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図２】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図３】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図４】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図５】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図６】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図７】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図８】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図９】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
造プロセスを説明するための平面レイアウト図（ａ）、
および、その平面レイアウト図の１００−１００線に沿
った断面図（ｂ）である。
【図１０】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための平面レイアウト図
（ａ）、および、その平面レイアウト図の１００−１０
０線に沿った断面図（ｂ）である。
製造プロセスを説明するための平面レイアウト図
（ａ）、および、その平面レイアウト図の１００−１０
０線に沿った断面図（ｂ）である。
【図１１】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための平面レイアウト図
（ａ）、および、その平面レイアウト図の１００−１０
０線に沿った断面図（ｂ）である。
製造プロセスを説明するための平面レイアウト図
（ａ）、および、その平面レイアウト図の１００−１０
０線に沿った断面図（ｂ）である。
【図１２】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１３】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１４】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１５】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１６】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１７】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１８】 従来の半導体装置の第１の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図１９】 従来の半導体装置の第２の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図２０】 従来の半導体装置の第２の製造プロセスを
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
説明するための平面レイアウト図（ａ）、および、その
平面レイアウト図の１００−１００線に沿った断面図
（ｂ）である。
【図２１】 図１９および図２０に示した従来の第２の
製造プロセスにおける問題点を説明するための平面レイ
アウト図（ａ）、および、その平面レイアウト図の１０
０−１００線に沿った断面図（ｂ）である。
製造プロセスにおける問題点を説明するための平面レイ
アウト図（ａ）、および、その平面レイアウト図の１０
０−１００線に沿った断面図（ｂ）である。
【図２２】 図１９および図２０に示した従来の第２の
製造プロセスにおける問題点を説明するための平面レイ
アウト図（ａ）、および、その平面レイアウト図の１０
０−１００線に沿った断面図（ｂ）である。
製造プロセスにおける問題点を説明するための平面レイ
アウト図（ａ）、および、その平面レイアウト図の１０
０−１００線に沿った断面図（ｂ）である。
１ 下層配線層、２ 層間絶縁膜、２ａ 開口部（ホー
ルパターン）、３ａ導電層、３ 上層配線層、４ 有機
高分子膜、５ レジストパターン。
ルパターン）、３ａ導電層、３ 上層配線層、４ 有機
高分子膜、５ レジストパターン。
Claims (10)
- 【請求項１】 多層配線構造を有する半導体装置の製造
方法であって、 下層配線層を形成する工程と、 前記下層配線層上に層間絶縁膜を形成した後、前記層間
絶縁膜に前記下層配線層にまで達する開口を形成する工
程と、 前記開口の側表面に沿うとともに前記下層配線層に接触
し、かつ、前記層間絶縁膜の上面に沿って延びるように
導電層を形成する工程と、 少なくとも前記開口内に位置する前記導電層によって形
成される凹部を埋込むように有機高分子膜を形成する工
程と、 前記有機高分子膜上にレジストパターンを形成する工程
と、 前記レジストパターンをマスクとして前記有機高分子膜
と前記導電層とをエッチングすることにより上層配線層
を形成する工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記エッチングは、少なくとも、前記層
間絶縁膜の前記開口以外の部分上に位置する前記有機高
分子膜と前記導電層とが除去されるように行なう、請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記エッチングは、前記導電層のエッチ
ングレートが前記有機高分子膜のエッチングレート以上
になるような条件下で行なう、請求項１または２に記載
の半導体装置の製造方法。 - 【請求項４】 前記有機高分子膜は、ポリイミド系、ポ
リスルホン酸系、ポリメラミン系、および、ポリメタア
クリル酸系のポリマのうちのいずれかを含む、請求項１
〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記有機高分子膜は、架橋性ポリマを含
み、 前記レジストパターンの形成に先立って、前記有機高分
子膜に熱処理を施すことにより前記有機高分子膜を硬化
させる工程をさらに備える、請求項４に記載の半導体装
置の製造方法。 - 【請求項６】 前記有機高分子膜は、前記レジストパタ
ーンの溶剤に対して溶解しない材料を含む、請求項４に
記載の半導体装置の製造方法。 - 【請求項７】 前記有機高分子膜は回転塗布法により形
成する、請求項１に記載の半導体装置の製造方法。 - 【請求項８】 前記導電層は前記開口の大きさの１／２
以下の膜厚を有するように形成する、請求項１に記載の
半導体装置の製造方法。 - 【請求項９】 前記有機高分子膜は、露光に対する反射
防止膜を含む、請求項１に記載の半導体装置の製造方
法。 - 【請求項１０】 前記反射防止膜は、前記有機高分子膜
に、前記レジストパターン形成時に使用する露光波長に
対して吸収特性を有する色素を添加することにより形成
する、請求項９に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192263A JPH1140664A (ja) | 1997-07-17 | 1997-07-17 | 半導体装置の製造方法 |
| TW086117180A TW353217B (en) | 1997-07-17 | 1997-11-18 | Method of producing semiconductor device having a multi-layer wiring structure |
| DE19751086A DE19751086C2 (de) | 1997-07-17 | 1997-11-18 | Herstellungsverfahren einer Halbleitereinrichtung mit einer Mehrschichtverbindungsstruktur |
| KR1019970061211A KR100252480B1 (ko) | 1997-07-17 | 1997-11-19 | 다층 배선구조를 가지는 반도체 장치의 제조방법 |
| US09/009,177 US6133138A (en) | 1997-07-17 | 1998-01-20 | Method of manufacturing semiconductor device having multilayer interconnection structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192263A JPH1140664A (ja) | 1997-07-17 | 1997-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140664A true JPH1140664A (ja) | 1999-02-12 |
Family
ID=16288385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192263A Withdrawn JPH1140664A (ja) | 1997-07-17 | 1997-07-17 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6133138A (ja) |
| JP (1) | JPH1140664A (ja) |
| KR (1) | KR100252480B1 (ja) |
| DE (1) | DE19751086C2 (ja) |
| TW (1) | TW353217B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358843B1 (en) * | 2001-04-02 | 2002-03-19 | Advanced Micro Devices, Inc. | Method of making ultra small vias for integrated circuits |
| WO2002088196A1 (en) | 2001-04-30 | 2002-11-07 | W.R. Grace & Co.-Conn. | Heterogeneous chromium catalysts and processes of polymerization of olefins using same |
| EP1401889B1 (en) | 2001-04-30 | 2010-06-09 | W.R. Grace & Co.-Conn. | Method of making supported transition metal polymerization catalysts and compositions formed therefrom |
| US7455750B2 (en) * | 2004-06-25 | 2008-11-25 | E.I. Du Pont De Nemours And Company | Meta- and para-aramid pulp and processes of making same |
| KR20110110350A (ko) | 2009-01-29 | 2011-10-06 | 더블유.알. 그레이스 앤드 캄파니-콘. | 실리카-클래딩된 알루미나 지지체 상의 촉매 |
| US9365664B2 (en) | 2009-01-29 | 2016-06-14 | W. R. Grace & Co. -Conn. | Catalyst on silica clad alumina support |
| KR102547096B1 (ko) * | 2015-12-22 | 2023-06-26 | 에스케이하이닉스 주식회사 | 듀얼다마신구조를 형성하는 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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