JPH1140736A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1140736A JPH1140736A JP9191541A JP19154197A JPH1140736A JP H1140736 A JPH1140736 A JP H1140736A JP 9191541 A JP9191541 A JP 9191541A JP 19154197 A JP19154197 A JP 19154197A JP H1140736 A JPH1140736 A JP H1140736A
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- terminals
- terminal
- wiring layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 論理セルの組み合わせにより構成され複数個
の端子を有するブロックと、他のブロックとを接続する
際の配線領域を縮小させることが可能で、高集積化、小
型化を図ることが可能な半導体装置を提供する。 【解決手段】 論理セルの組み合わせにより構成され複
数個の端子２２Ａ〜２２Ｈを有するブロック１０と、他
のブロックと接続する配線３ａ、４ａとを備え、複数個
の端子２２Ａ〜２２Ｈの少なくともその一部を、ブロッ
ク１０の角部２１に、斜めに配列してなることを特徴と
する。
の端子を有するブロックと、他のブロックとを接続する
際の配線領域を縮小させることが可能で、高集積化、小
型化を図ることが可能な半導体装置を提供する。 【解決手段】 論理セルの組み合わせにより構成され複
数個の端子２２Ａ〜２２Ｈを有するブロック１０と、他
のブロックと接続する配線３ａ、４ａとを備え、複数個
の端子２２Ａ〜２２Ｈの少なくともその一部を、ブロッ
ク１０の角部２１に、斜めに配列してなることを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、論理セルの組み合わせにより構成され複数個
の端子を有するブロックと、他のブロックとを電気的に
接続する配線構造を有する半導体装置に関するものであ
る。
し、特に、論理セルの組み合わせにより構成され複数個
の端子を有するブロックと、他のブロックとを電気的に
接続する配線構造を有する半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来、半導体装置における複数の回路ブ
ロック間を接続する配線構造としては、論理セルの組み
合わせにより構成されるブロック（以降、機能ブロック
とも称する）の端子同士を任意に接続する配線方法が用
いられている。図６は、従来の第１の例である、例え
ば、特開昭６２−１２００４２号公報に開示されている
半導体装置の機能ブロック間の配線構造を示す配線図で
あり、図において、１０〜１３は機能ブロック、１ａ〜
１ｊは端子、２ａ〜２ｋはスルーホール、３は配線３
ａ、３ｂを有する第一配線層、４は配線４ａを有する第
二配線層である。
ロック間を接続する配線構造としては、論理セルの組み
合わせにより構成されるブロック（以降、機能ブロック
とも称する）の端子同士を任意に接続する配線方法が用
いられている。図６は、従来の第１の例である、例え
ば、特開昭６２−１２００４２号公報に開示されている
半導体装置の機能ブロック間の配線構造を示す配線図で
あり、図において、１０〜１３は機能ブロック、１ａ〜
１ｊは端子、２ａ〜２ｋはスルーホール、３は配線３
ａ、３ｂを有する第一配線層、４は配線４ａを有する第
二配線層である。
【０００３】ここで、機能ブロック１０の端子１ａ、１
ｂ、機能ブロック１１の端子１ｃは、水平方向の第一配
線層３に接続が可能な端子とされている。一方、機能ブ
ロック１０の端子１ｄ、１ｅ、機能ブロック１１の端子
１ｆ、機能ブロック１２の端子１ｇ、１ｈ、機能ブロッ
ク１３の端子１ｉ、１ｊは、垂直方向の第二配線層４に
接続が可能な端子とされている。また、スルーホール２
ａ〜２ｋは第一配線層３と第二配線層４を接続するため
のものである。
ｂ、機能ブロック１１の端子１ｃは、水平方向の第一配
線層３に接続が可能な端子とされている。一方、機能ブ
ロック１０の端子１ｄ、１ｅ、機能ブロック１１の端子
１ｆ、機能ブロック１２の端子１ｇ、１ｈ、機能ブロッ
ク１３の端子１ｉ、１ｊは、垂直方向の第二配線層４に
接続が可能な端子とされている。また、スルーホール２
ａ〜２ｋは第一配線層３と第二配線層４を接続するため
のものである。
【０００４】前記機能ブロック１０の端子１ａは機能ブ
ロック１１の端子１ｃと接続されている。同様にして、
機能ブロック１０の端子１ｂは機能ブロック１３の端子
１ｉと、機能ブロック１０の端子１ｄは機能ブロック１
２の端子１ｈと、機能ブロック１０の端子１ｅは機能ブ
ロック１２の端子１ｇと、機能ブロック１１の端子１ｆ
は機能ブロック１３の端子１ｊと、それぞれ接続されて
いる。
ロック１１の端子１ｃと接続されている。同様にして、
機能ブロック１０の端子１ｂは機能ブロック１３の端子
１ｉと、機能ブロック１０の端子１ｄは機能ブロック１
２の端子１ｈと、機能ブロック１０の端子１ｅは機能ブ
ロック１２の端子１ｇと、機能ブロック１１の端子１ｆ
は機能ブロック１３の端子１ｊと、それぞれ接続されて
いる。
【０００５】これらの機能ブロック１０、１２、１３で
は、端子１ａ、１ｂ、１ｄ、１ｅ、１ｇ、１ｈ、１ｉ、
１ｊは、各機能ブロックの各辺上に−列に配置されてお
り、機能ブロック間の端子同士を接続する配線の方向
は、互いに直交する二方向および斜め方向である。例え
ば、機能ブロック１０の端子１ａと、機能ブロック１１
の端子１ｃとを接続する場合は、端子１ａ〜第一配線層
３の配線３ａ〜スルーホール２ａ〜第二配線層４の配線
４ａ〜スルーホール２ｃ〜第一配線層３の配線３ｂ〜端
子１ｃという経路で機能ブロックの端子同士が接続され
ている。
は、端子１ａ、１ｂ、１ｄ、１ｅ、１ｇ、１ｈ、１ｉ、
１ｊは、各機能ブロックの各辺上に−列に配置されてお
り、機能ブロック間の端子同士を接続する配線の方向
は、互いに直交する二方向および斜め方向である。例え
ば、機能ブロック１０の端子１ａと、機能ブロック１１
の端子１ｃとを接続する場合は、端子１ａ〜第一配線層
３の配線３ａ〜スルーホール２ａ〜第二配線層４の配線
４ａ〜スルーホール２ｃ〜第一配線層３の配線３ｂ〜端
子１ｃという経路で機能ブロックの端子同士が接続され
ている。
【０００６】図７は、従来の第２の例である半導体装置
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、１ｋ、１ｌは端子、４ｂは第二配線層４の配
線、５は配線５ａ〜５ｄを有する第二配線層である。機
能ブロック１０の端子１ａ〜１ｄ、機能ブロック１１の
端子１ｅ〜１ｈ、機能ブロック１２の端子１ｉ〜１ｌ
は、それぞれの機能ブロック１０、１１、１２の各辺上
に一列に配置されているため、機能ブロック１０、１
１、１２それぞれの端子１ａ〜１ｌからの配線可能な方
向は垂直方向のみてある。
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、１ｋ、１ｌは端子、４ｂは第二配線層４の配
線、５は配線５ａ〜５ｄを有する第二配線層である。機
能ブロック１０の端子１ａ〜１ｄ、機能ブロック１１の
端子１ｅ〜１ｈ、機能ブロック１２の端子１ｉ〜１ｌ
は、それぞれの機能ブロック１０、１１、１２の各辺上
に一列に配置されているため、機能ブロック１０、１
１、１２それぞれの端子１ａ〜１ｌからの配線可能な方
向は垂直方向のみてある。
【０００７】ここでは、機能ブロック１０の端子１ａ
は、機能ブロック１１の端子１ｅおよび機能ブロック１
２の端子１ｌに接続されており、さらに機能ブロック１
０、１１、１２以外の他の機能ブロックに接続される第
二配線層５の配線５ｄに接続されている。また、機能ブ
ロック１０の端子１ｂは、機能ブロック１１の端子１ｆ
およぴ機能ブロック１２の端子１ｋに接続されており、
さらに機能ブロック１０、１１、１２以外の他の機能ブ
ロックに接続される第二配線層５の配線５ｃに接続され
ている。
は、機能ブロック１１の端子１ｅおよび機能ブロック１
２の端子１ｌに接続されており、さらに機能ブロック１
０、１１、１２以外の他の機能ブロックに接続される第
二配線層５の配線５ｄに接続されている。また、機能ブ
ロック１０の端子１ｂは、機能ブロック１１の端子１ｆ
およぴ機能ブロック１２の端子１ｋに接続されており、
さらに機能ブロック１０、１１、１２以外の他の機能ブ
ロックに接続される第二配線層５の配線５ｃに接続され
ている。
【０００８】また、機能ブロック１０の端子１ｃは、機
能ブロック１１の端子１ｇおよび機能ブロック１２の端
子１ｊに接続されており、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続される第二配線
層５の配線５ｂに接続されている。また、機能ブロック
１０の端子１ｄは、機能ブロック１１の端子１ｈおよぴ
機能ブロック１２の端子１ｉに接続されており、さらに
機能ブロック１０、１１、１２以外の他の機能ブロック
に接続される第二配線層５の配線５ａに接続されてい
る。
能ブロック１１の端子１ｇおよび機能ブロック１２の端
子１ｊに接続されており、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続される第二配線
層５の配線５ｂに接続されている。また、機能ブロック
１０の端子１ｄは、機能ブロック１１の端子１ｈおよぴ
機能ブロック１２の端子１ｉに接続されており、さらに
機能ブロック１０、１１、１２以外の他の機能ブロック
に接続される第二配線層５の配線５ａに接続されてい
る。
【０００９】この場合、機能ブロック間の配線は、機能
ブロック１０の端子１ａ〜１ｄと機能ブロック１１の端
子１ｅ〜１ｈを接続する第二配繰層４の各配線４ａにス
ル−ホール２ａを設け、このスル−ホール２ａを介して
第一配線層３の各配線３ａに接続したのち、各配線３ａ
にスルーホール２ｂを設け、このスル−ホール２ｂを介
して第二配線層５による配線５ａ〜５ｄへの接続を行
い、さらに、第一配線層３の各配線３ａからスルーホー
ル２ｃおよび第二配線層４の各配線４ｂを介して機能ブ
ロック１２の端子１ｉ〜１ｌへ接続する。
ブロック１０の端子１ａ〜１ｄと機能ブロック１１の端
子１ｅ〜１ｈを接続する第二配繰層４の各配線４ａにス
ル−ホール２ａを設け、このスル−ホール２ａを介して
第一配線層３の各配線３ａに接続したのち、各配線３ａ
にスルーホール２ｂを設け、このスル−ホール２ｂを介
して第二配線層５による配線５ａ〜５ｄへの接続を行
い、さらに、第一配線層３の各配線３ａからスルーホー
ル２ｃおよび第二配線層４の各配線４ｂを介して機能ブ
ロック１２の端子１ｉ〜１ｌへ接続する。
【００１０】図８は、従来の第３の例である半導体装置
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、Ｐは機能ブロック１０、１１間の距離、Ｑは第
二配線層５の配線５ａ〜５ｄの最小間隔である。機能ブ
ロック１０の端子１ａ〜１ｄ、及び機能ブロック１１の
端子１ｅ〜１ｈは、それぞれの機能ブロック１０、１１
の各辺上に−列に配置されているため、機能ブロック１
０の端子１ａ〜１ｄ、及び機能ブロック１１の端子１ｅ
〜１ｈそれぞれの配線可能な方向は水平方向のみてあ
る。
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、Ｐは機能ブロック１０、１１間の距離、Ｑは第
二配線層５の配線５ａ〜５ｄの最小間隔である。機能ブ
ロック１０の端子１ａ〜１ｄ、及び機能ブロック１１の
端子１ｅ〜１ｈは、それぞれの機能ブロック１０、１１
の各辺上に−列に配置されているため、機能ブロック１
０の端子１ａ〜１ｄ、及び機能ブロック１１の端子１ｅ
〜１ｈそれぞれの配線可能な方向は水平方向のみてあ
る。
【００１１】機能ブロック１０の端子１ａは、機能ブロ
ック１１の端子１ｅに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続される第二配線
層５の配線５ａに接続されている。機能ブロック１０の
端子１ｂは、機能ブロック１１の端子１ｆに接続され、
さらに機能ブロック１０、１１以外の他の機能ブロック
に接続される第二配線層５の配線５ｂに接続されてい
る。
ック１１の端子１ｅに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続される第二配線
層５の配線５ａに接続されている。機能ブロック１０の
端子１ｂは、機能ブロック１１の端子１ｆに接続され、
さらに機能ブロック１０、１１以外の他の機能ブロック
に接続される第二配線層５の配線５ｂに接続されてい
る。
【００１２】機能ブロック１０の端子１ｃは、機能ブロ
ック１１の端子１ｇに接続され、機能ブロック１０、１
１以外の他の機能ブロックに接続される第二配線層５の
配線５ｃに接続されている。機能ブロック１０の端子１
ｄは、機能ブロック１１の端子１ｈに接続され、機能ブ
ロック１０、１１以外の他の機能ブロックに接続される
第二配線層５の配線５ｄに接続されている。
ック１１の端子１ｇに接続され、機能ブロック１０、１
１以外の他の機能ブロックに接続される第二配線層５の
配線５ｃに接続されている。機能ブロック１０の端子１
ｄは、機能ブロック１１の端子１ｈに接続され、機能ブ
ロック１０、１１以外の他の機能ブロックに接続される
第二配線層５の配線５ｄに接続されている。
【００１３】この場合、機能ブロック１０、１１とこれ
ら機能ブロック１０、１１以外の他の機能ブロックとの
配線は、機能ブロック１０の端子１ａ〜１ｄと機能ブロ
ック１１の端子１ｅ〜１ｈ同士を接続する第一配線層３
の配線３ａ上にスルーホ−ル２ａを設けることにより、
これらの配線３ａと第二配線層５の配線５ａ〜５ｄとを
それぞれ接続する。
ら機能ブロック１０、１１以外の他の機能ブロックとの
配線は、機能ブロック１０の端子１ａ〜１ｄと機能ブロ
ック１１の端子１ｅ〜１ｈ同士を接続する第一配線層３
の配線３ａ上にスルーホ−ル２ａを設けることにより、
これらの配線３ａと第二配線層５の配線５ａ〜５ｄとを
それぞれ接続する。
【００１４】この例では、第二配線層５の配線５ａ〜５
ｄの最小間隔Ｑを１μｍ、配線５ａ〜５ｄの幅を０．５
μｍ、端子１ａ〜１ｈとスルーホール２ａの最小間隔を
１μｍ、端子と端子の最小間隔を１μｍ、端子１ａ〜１
ｈの大きさを０．５μｍ×０．５μｍとすると、機能ブ
ロック１０、１１間の距離Ｐは８μｍ以上となる。
ｄの最小間隔Ｑを１μｍ、配線５ａ〜５ｄの幅を０．５
μｍ、端子１ａ〜１ｈとスルーホール２ａの最小間隔を
１μｍ、端子と端子の最小間隔を１μｍ、端子１ａ〜１
ｈの大きさを０．５μｍ×０．５μｍとすると、機能ブ
ロック１０、１１間の距離Ｐは８μｍ以上となる。
【００１５】図９は、従来の第３の例である半導体装置
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、１ｍ〜１ｐは端子、５ｅ〜５ｈは第二配線層５
の配線、Ｓは機能ブロック１０、１１間の距離である。
機能ブロック１０の端子１ａ〜１ｈ、機能ブロック１１
の端子１ｉ〜１ｐは、それぞれの機能ブロック１０、１
１の各辺上に一列に配置されているため、機能ブロック
１０の端子１ａ〜１ｈ、及び機能ブロック１１の端子１
ｉ〜１ｐそれぞれの配線可能な方向は水平方向のみであ
る。
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、１ｍ〜１ｐは端子、５ｅ〜５ｈは第二配線層５
の配線、Ｓは機能ブロック１０、１１間の距離である。
機能ブロック１０の端子１ａ〜１ｈ、機能ブロック１１
の端子１ｉ〜１ｐは、それぞれの機能ブロック１０、１
１の各辺上に一列に配置されているため、機能ブロック
１０の端子１ａ〜１ｈ、及び機能ブロック１１の端子１
ｉ〜１ｐそれぞれの配線可能な方向は水平方向のみであ
る。
【００１６】機能ブロック１０の端子１ａは、機能ブロ
ック１１の端子１ｉに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ａに接続されている。機能ブロック１０の端
子１ｂは、機能ブロック１１の端子１ｊに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｂに接続されている。
ック１１の端子１ｉに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ａに接続されている。機能ブロック１０の端
子１ｂは、機能ブロック１１の端子１ｊに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｂに接続されている。
【００１７】機能ブロック１０の端子１ｃは、機能ブロ
ック１１の端子１ｋに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｃに接続されている。機能ブロック１０の端
子１ｄは、機能ブロック１１の端子１ｌに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｄに接続されている。
ック１１の端子１ｋに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｃに接続されている。機能ブロック１０の端
子１ｄは、機能ブロック１１の端子１ｌに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｄに接続されている。
【００１８】機能ブロック１０の端子１ｅは、機能ブロ
ック１１の端子１ｍに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｅに接続されている。機能ブロック１０の端
子１ｆは、機能ブロック１１の端子１ｎに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｆに接続されている。
ック１１の端子１ｍに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｅに接続されている。機能ブロック１０の端
子１ｆは、機能ブロック１１の端子１ｎに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｆに接続されている。
【００１９】機能ブロック１０の端子１ｇは、機能ブロ
ック１１の端子１ｏに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｇに接続されている。機能ブロック１０の端
子１ｈは、機能ブロック１１の端子１ｐに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｈに接続されている。
ック１１の端子１ｏに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｇに接続されている。機能ブロック１０の端
子１ｈは、機能ブロック１１の端子１ｐに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｈに接続されている。
【００２０】この場合、機能ブロックの配線は、機能ブ
ロック１０、１１の端子同士を接続する第−配線層３の
配線３ａ上にスル−ホール２ａを設け、第二配線層５に
よる配線５ａ〜５ｈと接続する。この例では、第二配線
層５による配線５ａ〜５ｈの最小間隔Ｑを１μｍ、これ
らの配線５ａ〜５ｈの幅をそれぞれ０．５μｍ、端子と
スルーホール２ａの最小聞隔を１μｍ、端子と端子の最
小聞隔を１μｍ、端子の大きさを０．５μｍ×０．５μ
ｍとすると、機能ブロック１０、１１間の距離Ｓは１４
μｍ以上である。
ロック１０、１１の端子同士を接続する第−配線層３の
配線３ａ上にスル−ホール２ａを設け、第二配線層５に
よる配線５ａ〜５ｈと接続する。この例では、第二配線
層５による配線５ａ〜５ｈの最小間隔Ｑを１μｍ、これ
らの配線５ａ〜５ｈの幅をそれぞれ０．５μｍ、端子と
スルーホール２ａの最小聞隔を１μｍ、端子と端子の最
小聞隔を１μｍ、端子の大きさを０．５μｍ×０．５μ
ｍとすると、機能ブロック１０、１１間の距離Ｓは１４
μｍ以上である。
【００２１】
【発明が解決しようとする課題】第１の問題点は、例え
ば、従来の第１の例にみられるように、機能ブロックの
端子とその他の機能ブロックの端子との接続を行う場
合、機能ブロックへ接続される配線の数が多くなればな
るほど、機能ブロック付近のコーナー部の配線が混雑し
てしまい、このため、機能ブロック付近に配線領域を広
く取る必要が生じてしまうという点である。
ば、従来の第１の例にみられるように、機能ブロックの
端子とその他の機能ブロックの端子との接続を行う場
合、機能ブロックへ接続される配線の数が多くなればな
るほど、機能ブロック付近のコーナー部の配線が混雑し
てしまい、このため、機能ブロック付近に配線領域を広
く取る必要が生じてしまうという点である。
【００２２】例えば、従来の第２の例の場合では、機能
ブロックの端子とその他の機能ブロックの端子を接続す
る場合に、機能ブロック付近にて機能ブロックの複数の
端子からの配線層をスルーホールを用いて他の配線層に
移動させて配線の方向を変えることが必要となり、機能
ブロック付近の配線が混雑するという問題点がある。こ
の機能ブロック付近の配線が混雑する原因は、機能ブロ
ックの複数の端子が機能ブロックの各辺上に一列に配置
されているために、機能ブロックの複数の端子それぞれ
の配線可能な方向が、一つの方向に限定されてしまう点
にある。
ブロックの端子とその他の機能ブロックの端子を接続す
る場合に、機能ブロック付近にて機能ブロックの複数の
端子からの配線層をスルーホールを用いて他の配線層に
移動させて配線の方向を変えることが必要となり、機能
ブロック付近の配線が混雑するという問題点がある。こ
の機能ブロック付近の配線が混雑する原因は、機能ブロ
ックの複数の端子が機能ブロックの各辺上に一列に配置
されているために、機能ブロックの複数の端子それぞれ
の配線可能な方向が、一つの方向に限定されてしまう点
にある。
【００２３】第２の問題点は、機能ブロックの端子と他
の機能ブロックの端子との接続を行う場合、機能ブロッ
クと他の機能ブロックの間の距離を大きく取る必要があ
るという点である。殊に、接続する配線の数が多くなれ
ばなる程、この間題は顕著になる。例えば、従来の第３
の例の場合では、機能ブロック１０、１１間の距離Ｐは
８μｍ以上必要となり、さらに、従来の第４の例の場合
では、機能ブロック１０、１１間の距離Ｓは１４μｍ以
上も必要となる。
の機能ブロックの端子との接続を行う場合、機能ブロッ
クと他の機能ブロックの間の距離を大きく取る必要があ
るという点である。殊に、接続する配線の数が多くなれ
ばなる程、この間題は顕著になる。例えば、従来の第３
の例の場合では、機能ブロック１０、１１間の距離Ｐは
８μｍ以上必要となり、さらに、従来の第４の例の場合
では、機能ブロック１０、１１間の距離Ｓは１４μｍ以
上も必要となる。
【００２４】このように、機能ブロックの端子と他の機
能ブロックの端子との接続を行う場合、機能ブロック間
の距離を大きく取らなければならない原因は、機能ブロ
ックの複数の端子が機能ブロックの各辺上に一列に配置
されているために、機能ブロックの端子からの配線可能
な方向か一方向に限定されてしまうことにある。
能ブロックの端子との接続を行う場合、機能ブロック間
の距離を大きく取らなければならない原因は、機能ブロ
ックの複数の端子が機能ブロックの各辺上に一列に配置
されているために、機能ブロックの端子からの配線可能
な方向か一方向に限定されてしまうことにある。
【００２５】本発明は上記の事情に鑑みてなされたもの
であって、論理セルの組み合わせにより構成され複数個
の端子を有するブロック（機能ブロック）と、他のブロ
ックとを接続する際の配線領域を縮小させることが可能
で、高集積化、小型化を図ることが可能な半導体装置を
提供することにある。
であって、論理セルの組み合わせにより構成され複数個
の端子を有するブロック（機能ブロック）と、他のブロ
ックとを接続する際の配線領域を縮小させることが可能
で、高集積化、小型化を図ることが可能な半導体装置を
提供することにある。
【００２６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置を採用した。すなわ
ち、請求項１記載の半導体装置は、論理セルの組み合わ
せにより構成され複数個の端子を有するブロックと、他
のブロックと接続する配線とを備え、前記複数個の端子
の少なくともその一部を、前記ブロックの角部に、斜め
に配列したものである。
に、本発明は次の様な半導体装置を採用した。すなわ
ち、請求項１記載の半導体装置は、論理セルの組み合わ
せにより構成され複数個の端子を有するブロックと、他
のブロックと接続する配線とを備え、前記複数個の端子
の少なくともその一部を、前記ブロックの角部に、斜め
に配列したものである。
【００２７】請求項２記載の半導体装置は、前記ブロッ
クの角部に斜めに配列された各端子に、複数の配線層を
接続するスルーホールを形成したものである。
クの角部に斜めに配列された各端子に、複数の配線層を
接続するスルーホールを形成したものである。
【００２８】請求項３記載の半導体装置は、前記ブロッ
クの角部に、隣接する側面それぞれに対して鈍角に交わ
る切欠面を形成し、該切欠面に前記複数個の端子の少な
くともその一部を配列したものである。
クの角部に、隣接する側面それぞれに対して鈍角に交わ
る切欠面を形成し、該切欠面に前記複数個の端子の少な
くともその一部を配列したものである。
【００２９】請求項４記載の半導体装置は、前記切欠面
を、前記側面に向かう方向に沿って階段状としたもので
ある。
を、前記側面に向かう方向に沿って階段状としたもので
ある。
【００３０】請求項５記載の半導体装置は、前記切欠面
を、外側が凸とされた曲面としたものである。
を、外側が凸とされた曲面としたものである。
【００３１】本発明の半導体装置では、前記複数個の端
子の少なくともその一部を、前記ブロックの角部に、斜
めに配列したことにより、これらの端子の配線可能な方
向は複数の方向、例えば、前記ブロックの角部の２つの
辺に沿った二方向となり、これらの端子の配線方向の自
由度が高まり、１つのブロックの端子と他のブロックの
端子とを接続する際に配線領域を縮小することが可能に
なる。これにより、高集積化、小型化を図ることが可能
になる。
子の少なくともその一部を、前記ブロックの角部に、斜
めに配列したことにより、これらの端子の配線可能な方
向は複数の方向、例えば、前記ブロックの角部の２つの
辺に沿った二方向となり、これらの端子の配線方向の自
由度が高まり、１つのブロックの端子と他のブロックの
端子とを接続する際に配線領域を縮小することが可能に
なる。これにより、高集積化、小型化を図ることが可能
になる。
【００３２】また、これらの端子の配線可能な方向を、
複数の方向より最適な方向を選択することが可能にな
り、従来行われていたブロックの複数の端子からの配線
をスルーホールを用いて他の配線に移動させて配線の方
向を変える必要が無くなる。
複数の方向より最適な方向を選択することが可能にな
り、従来行われていたブロックの複数の端子からの配線
をスルーホールを用いて他の配線に移動させて配線の方
向を変える必要が無くなる。
【００３３】
【発明の実施の形態】以下、本発明の半導体装置の各実
施形態について図面に基づき説明する。
施形態について図面に基づき説明する。
【００３４】（第１の実施形態）図１は本発明の第１の
実施形態の半導体装置の機能ブロック（論理セルの組み
合わせにより構成されるブロック）の配線構造を示す配
線図であり、図において、２１は機能ブロック１０の角
部に斜めに形成された階段状の切欠面、２２Ａ〜２２Ｈ
は階段状の切欠面２１に沿って配列された端子である。
実施形態の半導体装置の機能ブロック（論理セルの組み
合わせにより構成されるブロック）の配線構造を示す配
線図であり、図において、２１は機能ブロック１０の角
部に斜めに形成された階段状の切欠面、２２Ａ〜２２Ｈ
は階段状の切欠面２１に沿って配列された端子である。
【００３５】これら端子２２Ａ〜２２Ｈそれぞれには、
第一配線層３の配線３ａと第二配線層４の配線４ａを接
続するスル−ホール２ａが形成されており、端子２２Ａ
〜２２Ｈそれぞれから直接的に第一配線層３および第二
配線層４に配線を行うことができる。
第一配線層３の配線３ａと第二配線層４の配線４ａを接
続するスル−ホール２ａが形成されており、端子２２Ａ
〜２２Ｈそれぞれから直接的に第一配線層３および第二
配線層４に配線を行うことができる。
【００３６】このように、機能ブロック１０の端子２２
Ａ〜２２Ｈそれぞれから引き出すことの出来る配線の方
向は、複数の方向、例えば、端子２２Ａ〜２２Ｈが配置
されている角部に隣接する二辺１０ａ、１０ｂに沿った
二方向（図中Ｘ軸方向及びＹ軸方向）となり、端子２２
Ａ〜２２Ｈ端子から接続出来る配線層は、第一配線層
３、第二配線層４のどちらにでも配線が可能となる。
Ａ〜２２Ｈそれぞれから引き出すことの出来る配線の方
向は、複数の方向、例えば、端子２２Ａ〜２２Ｈが配置
されている角部に隣接する二辺１０ａ、１０ｂに沿った
二方向（図中Ｘ軸方向及びＹ軸方向）となり、端子２２
Ａ〜２２Ｈ端子から接続出来る配線層は、第一配線層
３、第二配線層４のどちらにでも配線が可能となる。
【００３７】本実施形態の半導体装置によれば、機能ブ
ロック１０の端子２２Ａ〜２２Ｈから引き出すことの出
来る配線の方向は、複数の方向、例えば、端子２２Ａ〜
２２Ｈが配置されている角部に隣接する二辺１０ａ、１
０ｂに沿った二方向（図中Ｘ方向及びＹ方向）であるた
め、端子２２Ａ〜２２Ｈから接続出来る配線層は、第一
配繰層３、第二配線層４のどちらにでも配線が可能とな
り、端子２２Ａ〜２２Ｈが配置されている角部に隣接す
る二辺に沿った二方向への配線は、従来のようにスル−
ホールを用いて配線層を変換する必要が無くなる。した
がって、機能ブロック１０の角部付近にて配線層を変換
するために必要なスルーホールの使用数を削減すること
ができ、機能ブロック１０の角部付近の混雑を解消する
ことができ、配線領域を縮小させることが出来る。
ロック１０の端子２２Ａ〜２２Ｈから引き出すことの出
来る配線の方向は、複数の方向、例えば、端子２２Ａ〜
２２Ｈが配置されている角部に隣接する二辺１０ａ、１
０ｂに沿った二方向（図中Ｘ方向及びＹ方向）であるた
め、端子２２Ａ〜２２Ｈから接続出来る配線層は、第一
配繰層３、第二配線層４のどちらにでも配線が可能とな
り、端子２２Ａ〜２２Ｈが配置されている角部に隣接す
る二辺に沿った二方向への配線は、従来のようにスル−
ホールを用いて配線層を変換する必要が無くなる。した
がって、機能ブロック１０の角部付近にて配線層を変換
するために必要なスルーホールの使用数を削減すること
ができ、機能ブロック１０の角部付近の混雑を解消する
ことができ、配線領域を縮小させることが出来る。
【００３８】（第２の実施形態）図２は本発明の第２の
実施形態の半導体装置の機能ブロックの配線構造を示す
配線図である。機能ブロック１０の端子３２Ａ〜３２Ｄ
には、第一配線層３と第二配線層４を接続するスルーホ
ール（図示せず）および第二配線層４と第三配線層６を
接続するスルーホ−ル３３ａが形成されており、端子３
２Ａ〜３２Ｄから直接的に第三配線層６の配線６ａおよ
び第二配線層４の配線４ａに接続を行うことができる。
実施形態の半導体装置の機能ブロックの配線構造を示す
配線図である。機能ブロック１０の端子３２Ａ〜３２Ｄ
には、第一配線層３と第二配線層４を接続するスルーホ
ール（図示せず）および第二配線層４と第三配線層６を
接続するスルーホ−ル３３ａが形成されており、端子３
２Ａ〜３２Ｄから直接的に第三配線層６の配線６ａおよ
び第二配線層４の配線４ａに接続を行うことができる。
【００３９】一方、端子２２Ｅ〜２２Ｈには、第一配線
層３と第二配線層４を接続するスルーホ一ル２ａが形成
されており、端子２２Ｅ〜２２Ｈから直接的に第一配線
層３の配線３ａおよび第二配線層４の配線４ａに接続を
行なうことができる。
層３と第二配線層４を接続するスルーホ一ル２ａが形成
されており、端子２２Ｅ〜２２Ｈから直接的に第一配線
層３の配線３ａおよび第二配線層４の配線４ａに接続を
行なうことができる。
【００４０】このように、機能ブロック１０の端子３２
Ａ〜３２Ｄ、２２Ｅ〜２２Ｈから引き出すことの出来る
配線の方向は、複数の方向、例えば、端子３２Ａ〜３２
Ｄ、２２Ｅ〜２２Ｈが配置されている角部に隣接する二
辺１０ａ、１０ｂに沿った二方向（図中Ｘ軸方向及びＹ
軸方向）となり、端子から接続出来る配線層は、端子３
２Ａ〜３２Ｄの場合は第一配線層３、第二配線層４およ
び第三配線層６のいずれにでも配線が可能である。ま
た、端子２２Ｅ〜２２Ｈの場合は第一配線層３および第
二配線層４いずれにでも配線が可能である。
Ａ〜３２Ｄ、２２Ｅ〜２２Ｈから引き出すことの出来る
配線の方向は、複数の方向、例えば、端子３２Ａ〜３２
Ｄ、２２Ｅ〜２２Ｈが配置されている角部に隣接する二
辺１０ａ、１０ｂに沿った二方向（図中Ｘ軸方向及びＹ
軸方向）となり、端子から接続出来る配線層は、端子３
２Ａ〜３２Ｄの場合は第一配線層３、第二配線層４およ
び第三配線層６のいずれにでも配線が可能である。ま
た、端子２２Ｅ〜２２Ｈの場合は第一配線層３および第
二配線層４いずれにでも配線が可能である。
【００４１】（第３の実施形態）図３は本発明の第３の
実施形態の半導体装置の機能ブロックの配線構造を示す
配線図であり、図において、２１ａ、２１ｂは機能ブロ
ック１０の角部に所定の間隔を開けて斜めに形成された
階段状の切欠面、２２Ａ〜２２Ｄは階段状の切欠面２１
ａに沿って配列された端子、２２Ｅ〜２２Ｈは階段状の
切欠面２１ｂに沿って配列された端子である。
実施形態の半導体装置の機能ブロックの配線構造を示す
配線図であり、図において、２１ａ、２１ｂは機能ブロ
ック１０の角部に所定の間隔を開けて斜めに形成された
階段状の切欠面、２２Ａ〜２２Ｄは階段状の切欠面２１
ａに沿って配列された端子、２２Ｅ〜２２Ｈは階段状の
切欠面２１ｂに沿って配列された端子である。
【００４２】機能ブロック１０の端子２２Ａ〜２２Ｈそ
れぞれには、スルーホール２ａが形成されており、端子
２２Ａ〜２２Ｈから直接的に第一配線層３の配線３ａお
よぴ第二配線層４の配線４ａに接続を行うことができ
る。このように、機能ブロック１０の端子２２Ａ〜２２
Ｈから引き出すことの出来る配線の方向は、複数の方
向、例えば、端子２２Ａ〜２２Ｈが配置されている角部
に隣接する二辺１０ａ、１０ｂに沿った二方向（図中Ｘ
軸方向及びＹ軸方向）となり、端子２２Ａ〜２２Ｈから
接続出来る配線層は、第一配線層３、第二配線層４のど
ちらにでも配線が可能となる。
れぞれには、スルーホール２ａが形成されており、端子
２２Ａ〜２２Ｈから直接的に第一配線層３の配線３ａお
よぴ第二配線層４の配線４ａに接続を行うことができ
る。このように、機能ブロック１０の端子２２Ａ〜２２
Ｈから引き出すことの出来る配線の方向は、複数の方
向、例えば、端子２２Ａ〜２２Ｈが配置されている角部
に隣接する二辺１０ａ、１０ｂに沿った二方向（図中Ｘ
軸方向及びＹ軸方向）となり、端子２２Ａ〜２２Ｈから
接続出来る配線層は、第一配線層３、第二配線層４のど
ちらにでも配線が可能となる。
【００４３】（第４の実施形態）図４は本発明の第４の
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３の配線３ａおよぴ第二配線
層４の配線４ａに接続を行うことができる。
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３の配線３ａおよぴ第二配線
層４の配線４ａに接続を行うことができる。
【００４４】同様に、機能ブロック１１の端子１ｅ〜１
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３の配線３ａおよぴ第二配線
層４の配線４ａに接続を行うことができる。
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３の配線３ａおよぴ第二配線
層４の配線４ａに接続を行うことができる。
【００４５】機能ブロック１０の端子１ａは、機能ブロ
ック１１の端子１ｅに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ａに接続されている。機能ブロック１０の端
子１ｂは、機能ブロック１１の端子１ｆに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｂに接続されている。
ック１１の端子１ｅに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ａに接続されている。機能ブロック１０の端
子１ｂは、機能ブロック１１の端子１ｆに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｂに接続されている。
【００４６】機能ブロック１０の端子１ｃは、機能ブロ
ック１１の端子１ｇに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｃに接続されている。機能ブロック１０の端
子１ｄは、機能ブロック１１の端子１ｈに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｄに接続されている。
ック１１の端子１ｇに接続され、さらに機能ブロック１
０、１１以外の他の機能ブロックに接続する第二配線層
５の配線５ｃに接続されている。機能ブロック１０の端
子１ｄは、機能ブロック１１の端子１ｈに接続され、さ
らに機能ブロック１０、１１以外の他の機能ブロックに
接続する第二配線層５の配線５ｄに接続されている。
【００４７】この場合、機能ブロックの配線は、機能ブ
ロック１０の端子１ａ〜１ｄと機能ブロック１１の端子
１ｅ〜１ｈをそれぞれ第一配線層３の配線３ａにて接続
し、機能ブロック１０の端子１ａ〜１ｄより機能ブロッ
ク１０、１１以外の他の機能ブロックに接続する第二配
線層５による配線５ａ〜５ｄヘ、それぞれ直接的に接続
する。
ロック１０の端子１ａ〜１ｄと機能ブロック１１の端子
１ｅ〜１ｈをそれぞれ第一配線層３の配線３ａにて接続
し、機能ブロック１０の端子１ａ〜１ｄより機能ブロッ
ク１０、１１以外の他の機能ブロックに接続する第二配
線層５による配線５ａ〜５ｄヘ、それぞれ直接的に接続
する。
【００４８】ここで、第二配線層５による配線５ａ〜５
ｄの最小間隔Ｑを１μｍ、第二配線層５による配線５ａ
〜５ｄの幅を０．５μｍ、端子とスル一ホールの最小間
隔を１μｍ、端子と端子の最小間隔を１μｍ、端子の大
きさを０．５μｍ×Ｏ．５μｍとすると、機能ブロック
１０、１１間の距離は、機能ブロック間の最小間隔を満
足する限り配線の本数には依存しない。言い換えれば、
機能ブロック間の距離を０μｍにすることが出来る。
ｄの最小間隔Ｑを１μｍ、第二配線層５による配線５ａ
〜５ｄの幅を０．５μｍ、端子とスル一ホールの最小間
隔を１μｍ、端子と端子の最小間隔を１μｍ、端子の大
きさを０．５μｍ×Ｏ．５μｍとすると、機能ブロック
１０、１１間の距離は、機能ブロック間の最小間隔を満
足する限り配線の本数には依存しない。言い換えれば、
機能ブロック間の距離を０μｍにすることが出来る。
【００４９】本実施形態の半導体装置によれば、機能ブ
ロック１０の端子１ａ〜１ｄと他の機能ブロック１１の
端子１ｅ〜１ｈとを接続する際に、端子１ａ〜１ｈそれ
ぞれの引き出すことの出来る配線の方向を、機能ブロッ
ク１０、１１それぞれの隣接する二辺に沿った二方向と
することができるので、配線方向の自由度が増し、スル
ーホールの数を滅少させることができ、機能ブロック１
０、１１を接続する際に必要であった距離を０μｍにす
ることができる。したがって、機能ブロック１０、１１
同士を接続する場合、接続する複数の機能ブロックの配
置距離を短くすることができる。
ロック１０の端子１ａ〜１ｄと他の機能ブロック１１の
端子１ｅ〜１ｈとを接続する際に、端子１ａ〜１ｈそれ
ぞれの引き出すことの出来る配線の方向を、機能ブロッ
ク１０、１１それぞれの隣接する二辺に沿った二方向と
することができるので、配線方向の自由度が増し、スル
ーホールの数を滅少させることができ、機能ブロック１
０、１１を接続する際に必要であった距離を０μｍにす
ることができる。したがって、機能ブロック１０、１１
同士を接続する場合、接続する複数の機能ブロックの配
置距離を短くすることができる。
【００５０】（第５の実施形態）図５は本発明の第５の
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３およぴ第二配線層４に接続
を行うことができる。
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３およぴ第二配線層４に接続
を行うことができる。
【００５１】同様に、機能ブロック１１の端子１ｅ〜１
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３およぴ第二配線層４に接続
を行うことができる。同様に、機能ブロック１２の端子
１ｉ〜１ｌは、機能ブロック１２の角部に形成された階
段状の切欠面２４に配列され、これら端子１ｉ〜１ｌそ
れぞれには、スルーホール２ａが形成されており、端子
１ｉ〜１ｌから直接的に第一配線層３およぴ第二配線層
５に接続を行うことができる。
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３およぴ第二配線層４に接続
を行うことができる。同様に、機能ブロック１２の端子
１ｉ〜１ｌは、機能ブロック１２の角部に形成された階
段状の切欠面２４に配列され、これら端子１ｉ〜１ｌそ
れぞれには、スルーホール２ａが形成されており、端子
１ｉ〜１ｌから直接的に第一配線層３およぴ第二配線層
５に接続を行うことができる。
【００５２】機能ブロック１０の端子１ａは、機能ブロ
ック１１の端子１ｅおよび機能ブロック１２の端子１ｌ
に接続され、さらに機能ブロック１０、１１、１２以外
の他の機能ブロックに接続する第二配線層５による配線
５ｄに接続されている。機能ブロック１０の端子１ｂ
は、機能ブロック１１の端子１ｆおよび機能ブロック１
２の端子１ｋに接続され、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続する第二配線層
５による配線５ｃに接続されている。
ック１１の端子１ｅおよび機能ブロック１２の端子１ｌ
に接続され、さらに機能ブロック１０、１１、１２以外
の他の機能ブロックに接続する第二配線層５による配線
５ｄに接続されている。機能ブロック１０の端子１ｂ
は、機能ブロック１１の端子１ｆおよび機能ブロック１
２の端子１ｋに接続され、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続する第二配線層
５による配線５ｃに接続されている。
【００５３】機能ブロック１０の端子１ｃは、機能ブロ
ック１１の端子１ｇおよび機能ブロック１２の端子１ｊ
に接続され、さらに機能ブロック１０、１１、１２以外
の他の機能ブロックに接続する第二配線層５による配線
５ｂに接続されている。機能ブロック１０の端子１ｄ
は、機能ブロック１１の端子１ｈおよび機能ブロック１
２の端子１ｉに接続され、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続する第二配線層
５による配線５ａに接続されている。
ック１１の端子１ｇおよび機能ブロック１２の端子１ｊ
に接続され、さらに機能ブロック１０、１１、１２以外
の他の機能ブロックに接続する第二配線層５による配線
５ｂに接続されている。機能ブロック１０の端子１ｄ
は、機能ブロック１１の端子１ｈおよび機能ブロック１
２の端子１ｉに接続され、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続する第二配線層
５による配線５ａに接続されている。
【００５４】この場合、機能ブロックの配線は、機能ブ
ロック１０の端子１ａ〜１ｄと機能ブロック１１の端子
１ｅ〜１ｈをそれぞれ第二配線層４の配線４ａにて接続
し、機能ブロック１１の端子１ｅ〜１ｈと機能ブロック
１２の端子１ｉ〜１ｌをそれぞれ第一配線層３の配線３
ａにて接続する。そして、機能ブロック１２の端子１ｉ
〜１ｌより機能ブロック１０、１１、１２以外の他の機
能ブロックに接続する第二配線層５による配線５ａ〜５
ｄへ直接的に接続する。
ロック１０の端子１ａ〜１ｄと機能ブロック１１の端子
１ｅ〜１ｈをそれぞれ第二配線層４の配線４ａにて接続
し、機能ブロック１１の端子１ｅ〜１ｈと機能ブロック
１２の端子１ｉ〜１ｌをそれぞれ第一配線層３の配線３
ａにて接続する。そして、機能ブロック１２の端子１ｉ
〜１ｌより機能ブロック１０、１１、１２以外の他の機
能ブロックに接続する第二配線層５による配線５ａ〜５
ｄへ直接的に接続する。
【００５５】本実施形態の半導体装置によれば、従来、
機能ブロック内部の角部には機能ブロック内の配線が集
中することは少なく、機能ブロック内の角部の集積密度
は比較的小さいため、この角部に端子を配列させること
により、機能ブロック内の集積密度を向上させることが
できる。しかも、機能ブロックの角部に隣接する二辺を
横切る直線に沿ってカットして切欠面とし、この切欠面
に複数の端子を配列させるので、機能ブロック内の集積
密度をさらに向上させることができ、したがって、これ
らの機能ブロックを複数個使用した半導体装置の集積密
度を高めることができる。
機能ブロック内部の角部には機能ブロック内の配線が集
中することは少なく、機能ブロック内の角部の集積密度
は比較的小さいため、この角部に端子を配列させること
により、機能ブロック内の集積密度を向上させることが
できる。しかも、機能ブロックの角部に隣接する二辺を
横切る直線に沿ってカットして切欠面とし、この切欠面
に複数の端子を配列させるので、機能ブロック内の集積
密度をさらに向上させることができ、したがって、これ
らの機能ブロックを複数個使用した半導体装置の集積密
度を高めることができる。
【００５６】なお、上記各実施形態では、機能ブロック
の角部に階段状の切欠面を形成し、この階段状の切欠面
に複数の端子を配列した構成としたが、複数の端子それ
ぞれの引き出すことの出来る配線の方向が複数の方向で
あればよく、前記切欠面を外側が凸とされた曲面とし、
この曲面に沿って複数の端子を配列した構成等、様々な
構成が可能である。
の角部に階段状の切欠面を形成し、この階段状の切欠面
に複数の端子を配列した構成としたが、複数の端子それ
ぞれの引き出すことの出来る配線の方向が複数の方向で
あればよく、前記切欠面を外側が凸とされた曲面とし、
この曲面に沿って複数の端子を配列した構成等、様々な
構成が可能である。
【００５７】
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、前記複数個の端子の少なくともその一部を、
前記ブロックの角部に、斜めに配列したので、これらの
端子の配線可能な方向を、複数の方向、例えば、前記ブ
ロックの角部の２つの辺に沿った二方向とすることがで
き、これらの端子の配線方向の自由度を高めることがで
き、ブロック間の端子同士を接続する際に配線領域を縮
小することができ、高集積化、小型化を図ることができ
る。
によれば、前記複数個の端子の少なくともその一部を、
前記ブロックの角部に、斜めに配列したので、これらの
端子の配線可能な方向を、複数の方向、例えば、前記ブ
ロックの角部の２つの辺に沿った二方向とすることがで
き、これらの端子の配線方向の自由度を高めることがで
き、ブロック間の端子同士を接続する際に配線領域を縮
小することができ、高集積化、小型化を図ることができ
る。
【００５８】また、これらの端子の配線可能な方向を、
複数の方向より最適な方向を選択することができるの
で、従来行われていたブロックの複数の端子からの配線
をスルーホールを用いて他の配線に移動させて配線の方
向を変える必要が無くなる。
複数の方向より最適な方向を選択することができるの
で、従来行われていたブロックの複数の端子からの配線
をスルーホールを用いて他の配線に移動させて配線の方
向を変える必要が無くなる。
【図１】 本発明の第１の実施形態の半導体装置の機能
ブロックの配線構造を示す配線図である。
ブロックの配線構造を示す配線図である。
【図２】 本発明の第２の実施形態の半導体装置の機能
ブロックの配線構造を示す配線図である。
ブロックの配線構造を示す配線図である。
【図３】 本発明の第３の実施形態の半導体装置の機能
ブロックの配線構造を示す配線図である。
ブロックの配線構造を示す配線図である。
【図４】 本発明の第４の実施形態の半導体装置の機能
ブロック間の配線構造を示す配線図である。
ブロック間の配線構造を示す配線図である。
【図５】 本発明の第５の実施形態の半導体装置の機能
ブロック間の配線構造を示す配線図である。
ブロック間の配線構造を示す配線図である。
【図６】 従来の第１の例の半導体装置の機能ブロック
間の配線構造を示す配線図である。
間の配線構造を示す配線図である。
【図７】 従来の第２の例の半導体装置の機能ブロック
間の配線構造を示す配線図である。
間の配線構造を示す配線図である。
【図８】 従来の第３の例の半導体装置の機能ブロック
間の配線構造を示す配線図である。
間の配線構造を示す配線図である。
【図９】 従来の第４の例の半導体装置の機能ブロック
間の配線構造を示す配線図である。
間の配線構造を示す配線図である。
１ａ〜１ｐ 端子 ２ａ〜２ｋ スル−ホール ３ 第一配線層 ３ａ、３ｂ 第一配線層の配線 ４ 第二配線層 ４ａ、４ｂ 第二配線層の配線 ５ 第二配線層 ５ａ〜５ｈ 第二配線層の配線 ６ 第三配線層 ６ａ 第三配線層の配線 １０〜１３ 機能ブロック（論理セルの組み合わせによ
り構成されるブロック） １０ａ、１０ｂ 辺 ２１、２３、２４ 階段状の切欠面 ２１ａ、２１ｂ 階段状の切欠面 ２２Ａ〜２２Ｈ 端子 ３２Ａ〜３２Ｄ 端子 ３３ａ スル−ホール Ｐ、Ｓ 機能ブロック間の距離 Ｑ 第二配線層の配線の最小間隔 Ｘ Ｘ軸方向 Ｙ Ｙ軸方向
り構成されるブロック） １０ａ、１０ｂ 辺 ２１、２３、２４ 階段状の切欠面 ２１ａ、２１ｂ 階段状の切欠面 ２２Ａ〜２２Ｈ 端子 ３２Ａ〜３２Ｄ 端子 ３３ａ スル−ホール Ｐ、Ｓ 機能ブロック間の距離 Ｑ 第二配線層の配線の最小間隔 Ｘ Ｘ軸方向 Ｙ Ｙ軸方向
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図７は、従来の第２の例である半導体装置
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、１ｋ、１ｌは端子、４ｂは第二配線層４の配
線、５は配線５ａ〜５ｄを有する第二配線層である。機
能ブロック１０の端子１ａ〜１ｄ、機能ブロック１１の
端子１ｅ〜１ｈ、機能ブロック１２の端子１ｉ〜１ｌ
は、それぞれの機能ブロック１０、１１、１２の各辺上
に一列に配置されているため、機能ブロック１０、１
１、１２それぞれの端子１ａ〜１ｌからの配線可能な方
向は垂直方向のみである。
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、１ｋ、１ｌは端子、４ｂは第二配線層４の配
線、５は配線５ａ〜５ｄを有する第二配線層である。機
能ブロック１０の端子１ａ〜１ｄ、機能ブロック１１の
端子１ｅ〜１ｈ、機能ブロック１２の端子１ｉ〜１ｌ
は、それぞれの機能ブロック１０、１１、１２の各辺上
に一列に配置されているため、機能ブロック１０、１
１、１２それぞれの端子１ａ〜１ｌからの配線可能な方
向は垂直方向のみである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】ここでは、機能ブロック１０の端子１ａ
は、機能ブロック１１の端子１ｅおよび機能ブロック１
２の端子１ｌに接続されており、さらに機能ブロック１
０、１１、１２以外の他の機能ブロックに接続される第
二配線層５の配線５ｄに接続されている。また、機能ブ
ロック１０の端子１ｂは、機能ブロック１１の端子１ｆ
および機能ブロック１２の端子１ｋに接続されており、
さらに機能ブロック１０、１１、１２以外の他の機能ブ
ロックに接続される第二配線層５の配線５ｃに接続され
ている。
は、機能ブロック１１の端子１ｅおよび機能ブロック１
２の端子１ｌに接続されており、さらに機能ブロック１
０、１１、１２以外の他の機能ブロックに接続される第
二配線層５の配線５ｄに接続されている。また、機能ブ
ロック１０の端子１ｂは、機能ブロック１１の端子１ｆ
および機能ブロック１２の端子１ｋに接続されており、
さらに機能ブロック１０、１１、１２以外の他の機能ブ
ロックに接続される第二配線層５の配線５ｃに接続され
ている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、機能ブロック１０の端子１ｃは、機
能ブロック１１の端子１ｇおよび機能ブロック１２の端
子１ｊに接続されており、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続される第二配線
層５の配線５ｂに接続されている。また、機能ブロック
１０の端子１ｄは、機能ブロック１１の端子１ｈおよび
機能ブロック１２の端子１ｉに接続されており、さらに
機能ブロック１０、１１、１２以外の他の機能ブロック
に接続される第二配線層５の配線５ａに接続されてい
る。
能ブロック１１の端子１ｇおよび機能ブロック１２の端
子１ｊに接続されており、さらに機能ブロック１０、１
１、１２以外の他の機能ブロックに接続される第二配線
層５の配線５ｂに接続されている。また、機能ブロック
１０の端子１ｄは、機能ブロック１１の端子１ｈおよび
機能ブロック１２の端子１ｉに接続されており、さらに
機能ブロック１０、１１、１２以外の他の機能ブロック
に接続される第二配線層５の配線５ａに接続されてい
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】図８は、従来の第３の例である半導体装置
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、Ｐは機能ブロック１０、１１間の距離、Ｑは第
二配線層５の配線５ａ〜５ｄの最小間隔である。機能ブ
ロック１０の端子１ａ〜１ｄ、及び機能ブロック１１の
端子１ｅ〜１ｈは、それぞれの機能ブロック１０、１１
の各辺上に−列に配置されているため、機能ブロック１
０の端子１ａ〜１ｄ、及び機能ブロック１１の端子１ｅ
〜１ｈそれぞれの配線可能な方向は水平方向のみであ
る。
の機能ブロック間の配線構造を示す配線図であり、図に
おいて、Ｐは機能ブロック１０、１１間の距離、Ｑは第
二配線層５の配線５ａ〜５ｄの最小間隔である。機能ブ
ロック１０の端子１ａ〜１ｄ、及び機能ブロック１１の
端子１ｅ〜１ｈは、それぞれの機能ブロック１０、１１
の各辺上に−列に配置されているため、機能ブロック１
０の端子１ａ〜１ｄ、及び機能ブロック１１の端子１ｅ
〜１ｈそれぞれの配線可能な方向は水平方向のみであ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】この場合、機能ブロックの配線は、機能ブ
ロック１０、１１の端子同士を接続する第−配線層３の
配線３ａ上にスル−ホール２ａを設け、第二配線層５に
よる配線５ａ〜５ｈと接続する。この例では、第二配線
層５による配線５ａ〜５ｈの最小間隔Ｑを１μｍ、これ
らの配線５ａ〜５ｈの幅をそれぞれ０．５μｍ、端子と
スルーホール２ａの最小間隔を１μｍ、端子と端子の最
小間隔を１μｍ、端子の大きさを０．５μｍ×０．５μ
ｍとすると、機能ブロック１０、１１間の距離Ｓは１４
μｍ以上である。
ロック１０、１１の端子同士を接続する第−配線層３の
配線３ａ上にスル−ホール２ａを設け、第二配線層５に
よる配線５ａ〜５ｈと接続する。この例では、第二配線
層５による配線５ａ〜５ｈの最小間隔Ｑを１μｍ、これ
らの配線５ａ〜５ｈの幅をそれぞれ０．５μｍ、端子と
スルーホール２ａの最小間隔を１μｍ、端子と端子の最
小間隔を１μｍ、端子の大きさを０．５μｍ×０．５μ
ｍとすると、機能ブロック１０、１１間の距離Ｓは１４
μｍ以上である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】第２の問題点は、機能ブロックの端子と他
の機能ブロックの端子との接続を行う場合、機能ブロッ
クと他の機能ブロックの間の距離を大きく取る必要があ
るという点である。殊に、接続する配線の数が多くなれ
ばなる程、この問題は顕著になる。例えば、従来の第３
の例の場合では、機能ブロック１０、１１間の距離Ｐは
８μｍ以上必要となり、さらに、従来の第４の例の場合
では、機能ブロック１０、１１間の距離Ｓは１４μｍ以
上も必要となる。
の機能ブロックの端子との接続を行う場合、機能ブロッ
クと他の機能ブロックの間の距離を大きく取る必要があ
るという点である。殊に、接続する配線の数が多くなれ
ばなる程、この問題は顕著になる。例えば、従来の第３
の例の場合では、機能ブロック１０、１１間の距離Ｐは
８μｍ以上必要となり、さらに、従来の第４の例の場合
では、機能ブロック１０、１１間の距離Ｓは１４μｍ以
上も必要となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】このように、機能ブロックの端子と他の機
能ブロックの端子との接続を行う場合、機能ブロック間
の距離を大きく取らなければならない原因は、機能ブロ
ックの複数の端子が機能ブロックの各辺上に一列に配置
されているために、機能ブロックの端子からの配線可能
な方向が一方向に限定されてしまうことにある。
能ブロックの端子との接続を行う場合、機能ブロック間
の距離を大きく取らなければならない原因は、機能ブロ
ックの複数の端子が機能ブロックの各辺上に一列に配置
されているために、機能ブロックの端子からの配線可能
な方向が一方向に限定されてしまうことにある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】機能ブロック１０の端子２２Ａ〜２２Ｈそ
れぞれには、スルーホール２ａが形成されており、端子
２２Ａ〜２２Ｈから直接的に第一配線層３の配線３ａお
よび第二配線層４の配線４ａに接続を行うことができ
る。このように、機能ブロック１０の端子２２Ａ〜２２
Ｈから引き出すことの出来る配線の方向は、複数の方
向、例えば、端子２２Ａ〜２２Ｈが配置されている角部
に隣接する二辺１０ａ、１０ｂに沿った二方向（図中Ｘ
軸方向及びＹ軸方向）となり、端子２２Ａ〜２２Ｈから
接続出来る配線層は、第一配線層３、第二配線層４のど
ちらにでも配線が可能となる。
れぞれには、スルーホール２ａが形成されており、端子
２２Ａ〜２２Ｈから直接的に第一配線層３の配線３ａお
よび第二配線層４の配線４ａに接続を行うことができ
る。このように、機能ブロック１０の端子２２Ａ〜２２
Ｈから引き出すことの出来る配線の方向は、複数の方
向、例えば、端子２２Ａ〜２２Ｈが配置されている角部
に隣接する二辺１０ａ、１０ｂに沿った二方向（図中Ｘ
軸方向及びＹ軸方向）となり、端子２２Ａ〜２２Ｈから
接続出来る配線層は、第一配線層３、第二配線層４のど
ちらにでも配線が可能となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】（第４の実施形態）図４は本発明の第４の
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３の配線３ａおよび第二配線
層５の配線５ａ〜５ｄに接続を行うことができる。
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３の配線３ａおよび第二配線
層５の配線５ａ〜５ｄに接続を行うことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】同様に、機能ブロック１１の端子１ｅ〜１
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３の配線３ａおよび第二配線
層５の配線５ａ〜５ｄに接続を行うことができる。
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３の配線３ａおよび第二配線
層５の配線５ａ〜５ｄに接続を行うことができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】本実施形態の半導体装置によれば、機能ブ
ロック１０の端子１ａ〜１ｄと他の機能ブロック１１の
端子１ｅ〜１ｈとを接続する際に、端子１ａ〜１ｈそれ
ぞれの引き出すことの出来る配線の方向を、機能ブロッ
ク１０、１１それぞれの隣接する二辺に沿った二方向と
することができるので、配線方向の自由度が増し、スル
ーホールの数を減少させることができ、機能ブロック１
０、１１を接続する際に必要であった距離を０μｍにす
ることができる。したがって、機能ブロック１０、１１
同士を接続する場合、接続する複数の機能ブロックの配
置距離を短くすることができる。
ロック１０の端子１ａ〜１ｄと他の機能ブロック１１の
端子１ｅ〜１ｈとを接続する際に、端子１ａ〜１ｈそれ
ぞれの引き出すことの出来る配線の方向を、機能ブロッ
ク１０、１１それぞれの隣接する二辺に沿った二方向と
することができるので、配線方向の自由度が増し、スル
ーホールの数を減少させることができ、機能ブロック１
０、１１を接続する際に必要であった距離を０μｍにす
ることができる。したがって、機能ブロック１０、１１
同士を接続する場合、接続する複数の機能ブロックの配
置距離を短くすることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】（第５の実施形態）図５は本発明の第５の
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３および第二配線層４に接続
を行うことができる。
実施形態の半導体装置の機能ブロック間の配線構造を示
す配線図である。機能ブロック１０の端子１ａ〜１ｄ
は、機能ブロック１０の角部に形成された階段状の切欠
面２１に配列され、これら端子１ａ〜１ｄそれぞれに
は、スルーホール２ａが形成されており、端子１ａ〜１
ｄから直接的に第一配線層３および第二配線層４に接続
を行うことができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】同様に、機能ブロック１１の端子１ｅ〜１
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３および第二配線層４に接続
を行うことができる。同様に、機能ブロック１２の端子
１ｉ〜１ｌは、機能ブロック１２の角部に形成された階
段状の切欠面２４に配列され、これら端子１ｉ〜１ｌそ
れぞれには、スルーホール２ａが形成されており、端子
１ｉ〜１ｌから直接的に第一配線層３および第二配線層
５に接続を行うことができる。
ｈは、機能ブロック１１の角部に形成された階段状の切
欠面２３に配列され、これら端子１ｅ〜１ｈそれぞれに
は、スルーホール２ａが形成されており、端子１ｅ〜１
ｈから直接的に第一配線層３および第二配線層４に接続
を行うことができる。同様に、機能ブロック１２の端子
１ｉ〜１ｌは、機能ブロック１２の角部に形成された階
段状の切欠面２４に配列され、これら端子１ｉ〜１ｌそ
れぞれには、スルーホール２ａが形成されており、端子
１ｉ〜１ｌから直接的に第一配線層３および第二配線層
５に接続を行うことができる。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (5)
- 【請求項１】 論理セルの組み合わせにより構成され複
数個の端子を有するブロックと、他のブロックと接続す
る配線とを備えた半導体装置において、前記複数個の端
子の少なくともその一部を、前記ブロックの角部に、斜
めに配列してなることを特徴とする半導体装置。 - 【請求項２】 前記ブロックの角部に斜めに配列された
各端子には、複数の配線層を接続するスルーホールが形
成されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記ブロックの角部に、隣接する側面そ
れぞれに対して鈍角に交わる切欠面を形成し、該切欠面
に前記複数個の端子の少なくともその一部を配列したこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記切欠面は、前記側面に向かう方向に
沿って階段状とされていることを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 前記切欠面は、外側が凸とされた曲面で
あることを特徴とする請求項３記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191541A JPH1140736A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置 |
| US09/114,941 US6218865B1 (en) | 1997-07-16 | 1998-07-14 | Semiconductor device having function blocks with obliquely arranged signal terminals connected through two-dimensionally extensible signal lines |
| KR1019980028764A KR100299895B1 (ko) | 1997-07-16 | 1998-07-15 | 비스듬히배열된신호단자들이2차원상으로연장가능한신호선들을통해접속되는기능블록을갖는반도체장치 |
| CN98117203A CN1212460A (zh) | 1997-07-16 | 1998-07-16 | 具有倾斜设置的端子的功能块的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191541A JPH1140736A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140736A true JPH1140736A (ja) | 1999-02-12 |
Family
ID=16276397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191541A Pending JPH1140736A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6218865B1 (ja) |
| JP (1) | JPH1140736A (ja) |
| KR (1) | KR100299895B1 (ja) |
| CN (1) | CN1212460A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8126519B2 (en) * | 2007-08-31 | 2012-02-28 | Hewlett-Packard Development Company, L.P. | Housing for mobile computing device having construction to slide and pivot into multiple positions |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197555A (en) * | 1975-12-29 | 1980-04-08 | Fujitsu Limited | Semiconductor device |
| EP0154346B1 (en) * | 1984-03-08 | 1991-09-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JPS62120042A (ja) | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 自動配線方式 |
| JPH0738414B2 (ja) * | 1987-01-09 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| JPS647650A (en) | 1987-06-30 | 1989-01-11 | Toshiba Corp | Image reader |
| JP2965626B2 (ja) * | 1990-06-25 | 1999-10-18 | 株式会社東芝 | 半導体集積回路 |
| CA2046554A1 (en) * | 1990-07-10 | 1992-01-11 | Masahiro Kugishima | Basic cell and arrangement structure thereof |
| US5095325A (en) * | 1991-02-14 | 1992-03-10 | Peter Carstens | Flash adaptor for adjusting the position of a flash relative to a camera while maintaining the flash in a constant angular orientation |
| JP3030991B2 (ja) * | 1991-11-14 | 2000-04-10 | 日本電気株式会社 | 半導体集積回路 |
| US5682107A (en) * | 1994-04-01 | 1997-10-28 | Xilinx, Inc. | FPGA architecture with repeatable tiles including routing matrices and logic matrices |
| US5663677A (en) * | 1995-03-30 | 1997-09-02 | Lucent Technologies Inc. | Integrated circuit multi-level interconnection technique |
| US5723883A (en) * | 1995-11-14 | 1998-03-03 | In-Chip | Gate array cell architecture and routing scheme |
| US5894142A (en) * | 1996-12-11 | 1999-04-13 | Hewlett-Packard Company | Routing for integrated circuits |
| JPH10335613A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1997
- 1997-07-16 JP JP9191541A patent/JPH1140736A/ja active Pending
-
1998
- 1998-07-14 US US09/114,941 patent/US6218865B1/en not_active Expired - Lifetime
- 1998-07-15 KR KR1019980028764A patent/KR100299895B1/ko not_active Expired - Fee Related
- 1998-07-16 CN CN98117203A patent/CN1212460A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990013909A (ko) | 1999-02-25 |
| KR100299895B1 (ko) | 2001-10-27 |
| US6218865B1 (en) | 2001-04-17 |
| CN1212460A (zh) | 1999-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |