JPH1141066A - ディジタルフィルタ回路 - Google Patents
ディジタルフィルタ回路Info
- Publication number
- JPH1141066A JPH1141066A JP9192141A JP19214197A JPH1141066A JP H1141066 A JPH1141066 A JP H1141066A JP 9192141 A JP9192141 A JP 9192141A JP 19214197 A JP19214197 A JP 19214197A JP H1141066 A JPH1141066 A JP H1141066A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- digital filter
- filter circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】 ヒルベルトフィルタ等で用いる小規模なディ
ジタルフィルタ回路を提供する。 【解決手段】 入力データを格納する第１の記憶手段20
01と、前記第１の記憶手段2001に格納されたデータを入
力とするビット反転手段1701と、前記ビット反転手段17
01の出力を格納する第２の記憶手段2002と、前記入力デ
ータまたは前記第１の記憶手段2001に格納されたデータ
と前記第２の記憶手段2002に格納されたデータと定数１
1301〜1303を入力とする複数のキャリーイン付き加算手
段2101〜2103と、前記複数のキャリーイン付き加算手段
2101〜2103の出力にそれぞれ係数1401〜1403を乗じる複
数の乗算手段1501〜1503と、前記複数の乗算手段1501〜
1503の出力を足し合わせる多入力加算手段1901を備え、
前記多入力加算手段1901の出力を出力データとするディ
ジタルフィルタ回路である。
ジタルフィルタ回路を提供する。 【解決手段】 入力データを格納する第１の記憶手段20
01と、前記第１の記憶手段2001に格納されたデータを入
力とするビット反転手段1701と、前記ビット反転手段17
01の出力を格納する第２の記憶手段2002と、前記入力デ
ータまたは前記第１の記憶手段2001に格納されたデータ
と前記第２の記憶手段2002に格納されたデータと定数１
1301〜1303を入力とする複数のキャリーイン付き加算手
段2101〜2103と、前記複数のキャリーイン付き加算手段
2101〜2103の出力にそれぞれ係数1401〜1403を乗じる複
数の乗算手段1501〜1503と、前記複数の乗算手段1501〜
1503の出力を足し合わせる多入力加算手段1901を備え、
前記多入力加算手段1901の出力を出力データとするディ
ジタルフィルタ回路である。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号処理
で用いるディジタルフィルタ回路に関する。
で用いるディジタルフィルタ回路に関する。
【０００２】
【従来の技術】近年、ディジタル通信技術と半導体集積
技術の進歩に伴い、テレビ放送のディジタル化が進めら
れている。その中でも、地上波によるディジタル放送に
用いられる変調方式の一つに、VSB(vestigial sideban
d：残留側波帯)変調がある。このVSB変調において、受
信側における波形等化処理を行うときに、位相検出の処
理が必要となる。この位相検出は、受信されたIチャネ
ルデータからヒルベルト変換を用いてQチャネルデータ
を生成することで行う。このヒルベルト変換は、ディジ
タルフィルタ回路によって構成されるが、実用化のため
には、ディジタルフィルタ回路を小規模化し、低コスト
化をはかることが重要な課題となっている。
技術の進歩に伴い、テレビ放送のディジタル化が進めら
れている。その中でも、地上波によるディジタル放送に
用いられる変調方式の一つに、VSB(vestigial sideban
d：残留側波帯)変調がある。このVSB変調において、受
信側における波形等化処理を行うときに、位相検出の処
理が必要となる。この位相検出は、受信されたIチャネ
ルデータからヒルベルト変換を用いてQチャネルデータ
を生成することで行う。このヒルベルト変換は、ディジ
タルフィルタ回路によって構成されるが、実用化のため
には、ディジタルフィルタ回路を小規模化し、低コスト
化をはかることが重要な課題となっている。
【０００３】ディジタルフィルタ回路の一例として、羽
鳥、持田：“ディジタル信号処理”、丸善、pp.37-38、
ISBN 4-621-03923-7 C3355(1994)に記載されたものがあ
る。上記した、ディジタルフィルタ回路には、（タップ
数−１）のレジスタと、タップ数と同じ個数の乗算器
と、乗算器の全出力を入力とする多入力加算器が備えら
れている。
鳥、持田：“ディジタル信号処理”、丸善、pp.37-38、
ISBN 4-621-03923-7 C3355(1994)に記載されたものがあ
る。上記した、ディジタルフィルタ回路には、（タップ
数−１）のレジスタと、タップ数と同じ個数の乗算器
と、乗算器の全出力を入力とする多入力加算器が備えら
れている。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、入力データおよびレジスタの出力毎に乗
算を行なわなくてはならないため、タップ数と同じ個数
の乗算手段が必要になり、回路規模の増大やそれに伴う
消費電力の増大という問題点を有していた。
うな構成では、入力データおよびレジスタの出力毎に乗
算を行なわなくてはならないため、タップ数と同じ個数
の乗算手段が必要になり、回路規模の増大やそれに伴う
消費電力の増大という問題点を有していた。
【０００５】ところで、ヒルベルト変換をディジタルフ
ィルタで構成する場合、ディジタルフィルタ回路のタッ
プ数をN（Nは2以上の整数）とし、N=偶数の時、フィル
タ係数をCi(i=0〜(N-2)/2)とし、N=奇数の時、フィルタ
係数をCi(i=0〜(N-3)/2)とすると、Ci=-C(N-i-1)の関係
がある。
ィルタで構成する場合、ディジタルフィルタ回路のタッ
プ数をN（Nは2以上の整数）とし、N=偶数の時、フィル
タ係数をCi(i=0〜(N-2)/2)とし、N=奇数の時、フィルタ
係数をCi(i=0〜(N-3)/2)とすると、Ci=-C(N-i-1)の関係
がある。
【０００６】そこで、本発明は、ディジタルフィルタ回
路において、フィルタ係数の絶対値が等しいタップの対
を乗算の前に先に減算することができる点に新たに着目
して、新たに減算手段を付け加えるかわりに、乗算手段
を削減して得られたものである。また、減算手段の代わ
りに、減算手段に比べて回路規模が小さくなる加算手段
と一つの符号反転手段を用いることにより得られたもの
である。
路において、フィルタ係数の絶対値が等しいタップの対
を乗算の前に先に減算することができる点に新たに着目
して、新たに減算手段を付け加えるかわりに、乗算手段
を削減して得られたものである。また、減算手段の代わ
りに、減算手段に比べて回路規模が小さくなる加算手段
と一つの符号反転手段を用いることにより得られたもの
である。
【０００７】さらに、減算手段の代わりに、減算手段に
比べて回路規模が小さくなる加算手段と一つのビット反
転手段を用いることにより得られたものである。
比べて回路規模が小さくなる加算手段と一つのビット反
転手段を用いることにより得られたものである。
【０００８】従って本発明は上記問題点に鑑み、その目
的は、小規模なディジタルフィルタ回路を提供すること
にある。
的は、小規模なディジタルフィルタ回路を提供すること
にある。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のディジタルフィルタ回路は、入力データを
格納する第１の記憶手段と、第１の記憶手段に格納され
たデータを入力とする第２の記憶手段と、入力データま
たは第１の記憶手段に格納されたデータと第２の記憶手
段に格納されたデータの減算を行う減算手段と、減算手
段の出力にそれぞれ係数を乗じる乗算手段と、乗算手段
の出力を足し合わせる多入力加算手段を備え、多入力加
算手段の出力を出力データとするものである。
めに本発明のディジタルフィルタ回路は、入力データを
格納する第１の記憶手段と、第１の記憶手段に格納され
たデータを入力とする第２の記憶手段と、入力データま
たは第１の記憶手段に格納されたデータと第２の記憶手
段に格納されたデータの減算を行う減算手段と、減算手
段の出力にそれぞれ係数を乗じる乗算手段と、乗算手段
の出力を足し合わせる多入力加算手段を備え、多入力加
算手段の出力を出力データとするものである。
【００１０】また、請求項１記載のディジタルフィルタ
回路において、減算手段を符号反転手段と加算手段置で
構成することで減算機能を実現することを特徴とするも
のである。
回路において、減算手段を符号反転手段と加算手段置で
構成することで減算機能を実現することを特徴とするも
のである。
【００１１】また、請求項１記載のディジタルフィルタ
回路において、減算手段をビット反転手段とキャリーイ
ン付き加算手段で構成することで減算機能を実現するこ
とを特徴とするものである。
回路において、減算手段をビット反転手段とキャリーイ
ン付き加算手段で構成することで減算機能を実現するこ
とを特徴とするものである。
【００１２】本発明は上記した構成によって、入力デー
タを格納した第１の記憶手段と、中間データを格納した
第２の記憶手段からの出力を減算することにより、乗算
手段の数の削減と、乗算手段の出力を足しあわせる多入
力加算手段の回路規模を削減するものである。なぜな
ら、従来はタップ毎のデータにまず乗算を行い、次に乗
算結果に減算を施していたためにタップ数と同数の乗算
手段が必要であったのであるが、本発明によりその演算
の順序を逆にする、すなわち先に減算を行い減算結果に
乗算を施すことにより乗算を行うデータの数を減らすこ
とができるので、乗算手段を削減でき、全体の回路規模
も削減できるのである。
タを格納した第１の記憶手段と、中間データを格納した
第２の記憶手段からの出力を減算することにより、乗算
手段の数の削減と、乗算手段の出力を足しあわせる多入
力加算手段の回路規模を削減するものである。なぜな
ら、従来はタップ毎のデータにまず乗算を行い、次に乗
算結果に減算を施していたためにタップ数と同数の乗算
手段が必要であったのであるが、本発明によりその演算
の順序を逆にする、すなわち先に減算を行い減算結果に
乗算を施すことにより乗算を行うデータの数を減らすこ
とができるので、乗算手段を削減でき、全体の回路規模
も削減できるのである。
【００１３】また、本発明は上記した構成によって、請
求項１の減算手段を１つの符号反転手段と加算手段より
構成し、符号反転手段を第１の記憶手段と第２の記憶手
段の間に配置することで加算手段毎に符号反転手段を設
ける場合に比べて符号反転手段の数を減らし、回路規模
を削減するものである。
求項１の減算手段を１つの符号反転手段と加算手段より
構成し、符号反転手段を第１の記憶手段と第２の記憶手
段の間に配置することで加算手段毎に符号反転手段を設
ける場合に比べて符号反転手段の数を減らし、回路規模
を削減するものである。
【００１４】さらに、本発明は上記した構成によって、
請求項１の減算手段をビット反転手段とキャリーイン付
き加算手段で構成し、ビット反転手段を第１の記憶手段
と第２の記憶手段の間に配置することで、加算手段毎に
ビット反転手段を設ける場合に比べてビット反転手段の
数を減らすことで回路規模を削減するものである。
請求項１の減算手段をビット反転手段とキャリーイン付
き加算手段で構成し、ビット反転手段を第１の記憶手段
と第２の記憶手段の間に配置することで、加算手段毎に
ビット反転手段を設ける場合に比べてビット反転手段の
数を減らすことで回路規模を削減するものである。
【００１５】
【発明の実施の形態】以下本発明の一実施の形態のディ
ジタルフィルタ回路について、図面を参照しながら説明
する。
ジタルフィルタ回路について、図面を参照しながら説明
する。
【００１６】（実施の形態１）図１は本発明の実施の形
態１におけるヒルベルト変換を行うディジタルフィルタ
回路の構成図である。図１において、2001は入力データ
を格納する第１の記憶手段、2002は第１の記憶手段2001
の出力を格納する第２の記憶手段、1201〜1203は入力デ
ータまたは第１の記憶手段2001の出力から第２の記憶手
段2002の出力を引く減算手段である。第１の記憶手段20
01の構成要素は、レジスタ1001、1002であり、それぞれ
は直列接続されている。第２の記憶手段2002の構成要素
は、レジスタ1003〜1005であり、それぞれは直列接続さ
れている。1501〜1503は減算手段1201〜1203の出力と係
数1401〜1403を掛け合わせる乗算手段であり、乗算手段
1501〜1503の出力は1901の多入力加算手段により全て加
算され出力となる。
態１におけるヒルベルト変換を行うディジタルフィルタ
回路の構成図である。図１において、2001は入力データ
を格納する第１の記憶手段、2002は第１の記憶手段2001
の出力を格納する第２の記憶手段、1201〜1203は入力デ
ータまたは第１の記憶手段2001の出力から第２の記憶手
段2002の出力を引く減算手段である。第１の記憶手段20
01の構成要素は、レジスタ1001、1002であり、それぞれ
は直列接続されている。第２の記憶手段2002の構成要素
は、レジスタ1003〜1005であり、それぞれは直列接続さ
れている。1501〜1503は減算手段1201〜1203の出力と係
数1401〜1403を掛け合わせる乗算手段であり、乗算手段
1501〜1503の出力は1901の多入力加算手段により全て加
算され出力となる。
【００１７】以上のように構成されたディジタルフィル
タ回路について、以下図１を用いてその動作を説明す
る。入力されたデータは、第１の記憶手段2001を構成す
るレジスタ1001、1002と第２の記憶手段2002を構成する
レジスタ1003〜1005へ格納される。次に、第１の記憶手
段2001の出力または入力データから第２の記憶手段2002
の出力データを減算手段1201〜1203によって減じる。減
算手段1201〜1203の出力は、それぞれ乗算手段1501〜15
03に入力されて係数1401〜1403がそれぞれ乗じられる。
乗算手段1501〜1503の出力は多入力加算手段1901に入力
され全て足し合わされた後、出力データとなる。
タ回路について、以下図１を用いてその動作を説明す
る。入力されたデータは、第１の記憶手段2001を構成す
るレジスタ1001、1002と第２の記憶手段2002を構成する
レジスタ1003〜1005へ格納される。次に、第１の記憶手
段2001の出力または入力データから第２の記憶手段2002
の出力データを減算手段1201〜1203によって減じる。減
算手段1201〜1203の出力は、それぞれ乗算手段1501〜15
03に入力されて係数1401〜1403がそれぞれ乗じられる。
乗算手段1501〜1503の出力は多入力加算手段1901に入力
され全て足し合わされた後、出力データとなる。
【００１８】以上のように本実施の形態によれば、減算
手段1201〜1203を設け、第１の記憶手段2001の出力また
は入力データから第２の記憶手段2002の出力データを減
算手段1201〜1203によって減じることにより、乗算手段
1501〜1503の数を半減し、乗算手段の出力を足しあわせ
る多入力加算手段1901の回路規模を半減することができ
る。
手段1201〜1203を設け、第１の記憶手段2001の出力また
は入力データから第２の記憶手段2002の出力データを減
算手段1201〜1203によって減じることにより、乗算手段
1501〜1503の数を半減し、乗算手段の出力を足しあわせ
る多入力加算手段1901の回路規模を半減することができ
る。
【００１９】ここで、データ入力をｘ（０）、レジスタ
1001〜1005のデータ出力を各々、ｘ（１）〜ｘ（５）と
すると、データ出力Ｙは、（数３）となる。
1001〜1005のデータ出力を各々、ｘ（１）〜ｘ（５）と
すると、データ出力Ｙは、（数３）となる。
【００２０】
【数３】
【００２１】これは、タップ数が６の場合のヒルベルト
変換に他ならない。このように、本実施の形態１のディ
ジタルフィルタは、タップ数が６の場合のヒルベルト変
換を行うことができる。
変換に他ならない。このように、本実施の形態１のディ
ジタルフィルタは、タップ数が６の場合のヒルベルト変
換を行うことができる。
【００２２】（実施の形態２）以下本発明の実施の形態
２について図面を参照しながら説明する。
２について図面を参照しながら説明する。
【００２３】図２は本発明の実施の形態２におけるディ
ジタルフィルタ回路の構成図である。図１と異なるのは
減算手段として、一つの符号反転手段1601と加算手段11
01〜1103を設けた点である。図２に於いて、図１と同一
の機能を有するものには同一の符号を付してその詳細な
説明を省略する。
ジタルフィルタ回路の構成図である。図１と異なるのは
減算手段として、一つの符号反転手段1601と加算手段11
01〜1103を設けた点である。図２に於いて、図１と同一
の機能を有するものには同一の符号を付してその詳細な
説明を省略する。
【００２４】以上のように構成されたディジタルフィル
タ回路について、以下図２を用いてその動作を説明す
る。入力されたデータは、第１の記憶手段2001を構成す
るレジスタ1001、1002に格納される。第１の記憶手段20
01の出力は符号反転手段1601によって出力データの値の
符号が反転され、第２の記憶手段2002を構成するレジス
タ1003〜1005へ格納される。次に、第１の記憶手段2001
の出力または入力データと第２の記憶手段2002の出力デ
ータを加算手段1101〜1103によって加算する。加算手段
1101〜1103の出力は、それぞれ乗算手段1501〜1503に入
力されて係数1401〜1403がそれぞれ乗じられる。乗算手
段1501〜1503の出力は多入力加算手段1901に入力され全
て足し合わされた後、出力データとなる。
タ回路について、以下図２を用いてその動作を説明す
る。入力されたデータは、第１の記憶手段2001を構成す
るレジスタ1001、1002に格納される。第１の記憶手段20
01の出力は符号反転手段1601によって出力データの値の
符号が反転され、第２の記憶手段2002を構成するレジス
タ1003〜1005へ格納される。次に、第１の記憶手段2001
の出力または入力データと第２の記憶手段2002の出力デ
ータを加算手段1101〜1103によって加算する。加算手段
1101〜1103の出力は、それぞれ乗算手段1501〜1503に入
力されて係数1401〜1403がそれぞれ乗じられる。乗算手
段1501〜1503の出力は多入力加算手段1901に入力され全
て足し合わされた後、出力データとなる。
【００２５】以上のように本実施の形態によれば、符号
反転手段1601と加算手段1101〜1103を設け、第１の記憶
手段2001の出力または入力データと符号反転手段1601に
よって符号が反転されたデータが格納された第２の記憶
手段2002の出力データを加算手段1101〜1103によって加
算することにより、実施の形態１で用いていた減算手段
1201〜1203の代わりに、減算手段1201〜1203に比べて回
路規模が小さくなる加算手段1101〜1103と１つの符号反
転手段1601を用いるにより回路規模を削減することがで
きる。また、フィルタのタップ数に依存することなく符
号反転手段1601の数は１つで済むために、タップ数が増
大するにしたがって回路規模削減の効果は大きくなる。
反転手段1601と加算手段1101〜1103を設け、第１の記憶
手段2001の出力または入力データと符号反転手段1601に
よって符号が反転されたデータが格納された第２の記憶
手段2002の出力データを加算手段1101〜1103によって加
算することにより、実施の形態１で用いていた減算手段
1201〜1203の代わりに、減算手段1201〜1203に比べて回
路規模が小さくなる加算手段1101〜1103と１つの符号反
転手段1601を用いるにより回路規模を削減することがで
きる。また、フィルタのタップ数に依存することなく符
号反転手段1601の数は１つで済むために、タップ数が増
大するにしたがって回路規模削減の効果は大きくなる。
【００２６】（実施の形態３）以下本発明の実施の形態
３について図面を参照しながら説明する。
３について図面を参照しながら説明する。
【００２７】図３は本発明の実施の形態３におけるディ
ジタルフィルタ回路の構成図である。図１と異なるのは
減算手段として、一つのビット反転手段1701とキャリー
イン付き加算手段2101〜2103と定数１1301〜1303を設け
た点である。図３に於いて、図１と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。
ジタルフィルタ回路の構成図である。図１と異なるのは
減算手段として、一つのビット反転手段1701とキャリー
イン付き加算手段2101〜2103と定数１1301〜1303を設け
た点である。図３に於いて、図１と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。
【００２８】以上のように構成されたディジタルフィル
タ回路について、以下図３を用いてその動作を説明す
る。入力されたデータは、第１の記憶手段2001を構成す
るレジスタ1001、1002に格納される。第１の記憶手段20
01の出力はビット反転手段1701によって出力データの全
ビットが反転され、第２の記憶手段2002を構成するレジ
スタ1003〜1005へ格納される。次に、第１の記憶手段の
出力または入力データと第２の記憶手段の出力データと
定数１1301〜1303をキャリーイン付き加算手段2101〜21
03によって加算する。キャリーイン付き加算手段2101〜
2103の出力は、それぞれ乗算手段1501〜1503に入力され
て係数1401〜1403がそれぞれ乗じられる。乗算手段1501
〜1503の出力は多入力加算手段1901に入力され全て足し
合わされた後、出力データとなる。以上のように本実施
の形態によれば、ビット反転手段1701とキャリーイン付
き加算手段2101〜2103と定数１1301〜1303を設け、第１
の記憶手段の出力または入力データとビット反転手段17
01によって全ビットが反転されたデータが格納された第
２の記憶手段の出力データと定数１1301〜1303をキャリ
ーイン付き加算手段2101〜2103によって加算することに
より、実施例２で用いていた符号反転手段1601の代わり
に、符号反転手段1601に比べて回路規模が小さくなるビ
ット反転手段1601を用いるにより回路規模を削減するこ
とができる。また、フィルタのタップ数に依存すること
なくビット反転手段1701の数は１つで済むために、タッ
プ数が増大するにしたがって回路規模削減の効果は大き
くなる。
タ回路について、以下図３を用いてその動作を説明す
る。入力されたデータは、第１の記憶手段2001を構成す
るレジスタ1001、1002に格納される。第１の記憶手段20
01の出力はビット反転手段1701によって出力データの全
ビットが反転され、第２の記憶手段2002を構成するレジ
スタ1003〜1005へ格納される。次に、第１の記憶手段の
出力または入力データと第２の記憶手段の出力データと
定数１1301〜1303をキャリーイン付き加算手段2101〜21
03によって加算する。キャリーイン付き加算手段2101〜
2103の出力は、それぞれ乗算手段1501〜1503に入力され
て係数1401〜1403がそれぞれ乗じられる。乗算手段1501
〜1503の出力は多入力加算手段1901に入力され全て足し
合わされた後、出力データとなる。以上のように本実施
の形態によれば、ビット反転手段1701とキャリーイン付
き加算手段2101〜2103と定数１1301〜1303を設け、第１
の記憶手段の出力または入力データとビット反転手段17
01によって全ビットが反転されたデータが格納された第
２の記憶手段の出力データと定数１1301〜1303をキャリ
ーイン付き加算手段2101〜2103によって加算することに
より、実施例２で用いていた符号反転手段1601の代わり
に、符号反転手段1601に比べて回路規模が小さくなるビ
ット反転手段1601を用いるにより回路規模を削減するこ
とができる。また、フィルタのタップ数に依存すること
なくビット反転手段1701の数は１つで済むために、タッ
プ数が増大するにしたがって回路規模削減の効果は大き
くなる。
【００２９】なお、実施の形態１，２，３，４におい
て、各記憶手段はシフトレジスタ構成としたが、１つも
しくは複数のＲＡＭを用いて構成してもよい。
て、各記憶手段はシフトレジスタ構成としたが、１つも
しくは複数のＲＡＭを用いて構成してもよい。
【００３０】また、実施の形態１、２、３、４におい
て、レジスタの数は、各々５個としたが、１つ以上であ
ればいくつでもよい。その場合、レジスタの数をｎ個、
入力データをｘ（０）、レジスタの１番目〜ｎ番目の出
力データを各々ｘ（１）〜ｘ（ｎ）とし、減算を行うデ
ータの組み合わせをｘ（J）−ｘ（K）（Ｊ＋Ｋ＝ｎ、但
しｎが偶数の時、ｘ（ｎ/２）は減算手段に入力しな
い）とすることにより、レジスタ数が奇数の場合（数
１）、レジスタ数が偶数の場合（数２）に示すヒルベル
ト変換の演算を行うことができる。
て、レジスタの数は、各々５個としたが、１つ以上であ
ればいくつでもよい。その場合、レジスタの数をｎ個、
入力データをｘ（０）、レジスタの１番目〜ｎ番目の出
力データを各々ｘ（１）〜ｘ（ｎ）とし、減算を行うデ
ータの組み合わせをｘ（J）−ｘ（K）（Ｊ＋Ｋ＝ｎ、但
しｎが偶数の時、ｘ（ｎ/２）は減算手段に入力しな
い）とすることにより、レジスタ数が奇数の場合（数
１）、レジスタ数が偶数の場合（数２）に示すヒルベル
ト変換の演算を行うことができる。
【００３１】
【数４】
【００３２】
【数５】
【００３３】また、実施の形態１において、複数の減算
手段と複数の乗算手段を用いて構成したが、時分割多重
化を行うことで、１つの減算手段と１つの乗算手段を用
いて構成してもよい。
手段と複数の乗算手段を用いて構成したが、時分割多重
化を行うことで、１つの減算手段と１つの乗算手段を用
いて構成してもよい。
【００３４】また、実施の形態２，３、４において、複
数の加算手段と複数の乗算手段を用いて構成したが、時
分割多重化を行うことで１つの加算手段と１つの乗算手
段を用いて構成してもよい。
数の加算手段と複数の乗算手段を用いて構成したが、時
分割多重化を行うことで１つの加算手段と１つの乗算手
段を用いて構成してもよい。
【００３５】また、実施の形態１，２，３、４におい
て、複数の乗算手段とその出力を足し合わせる多入力加
算手段を用いて構成したが、時分割多重化を行うこと
で、１つの積和演算手段を用いて構成してもよい。
て、複数の乗算手段とその出力を足し合わせる多入力加
算手段を用いて構成したが、時分割多重化を行うこと
で、１つの積和演算手段を用いて構成してもよい。
【００３６】
【発明の効果】以上のように本発明は、入力データを格
納した第１の記憶手段と、中間データを格納した第２の
記憶手段からの出力を減算することにより、乗算手段の
数を半減し、乗算手段の出力を足しあわせる多入力加算
手段の回路規模を半減することができる。
納した第１の記憶手段と、中間データを格納した第２の
記憶手段からの出力を減算することにより、乗算手段の
数を半減し、乗算手段の出力を足しあわせる多入力加算
手段の回路規模を半減することができる。
【００３７】また、本発明は上記した構成によって、請
求項１記載の複数の減算手段を１つの符号反転手段と複
数の加算手段に置き換え、符号反転手段を第１の記憶手
段と第２の記憶手段の間に配置することで、複数の減算
手段の構成要素である複数の符号反転手段をを１つの符
号反転手段で構成することができ、回路規模を削減する
ことができる。さらに、本発明は上記した構成によっ
て、請求項１記載の減算手段をビット反転手段とキャリ
ーイン付き加算手段で置き換え、ビット反転手段を第１
の記憶手段と第２の記憶手段の間に配置することで、複
数の減算手段の構成要素である複数のビット反転手段を
１つのビット反転手段で構成することができ、回路規模
を削減することができる。
求項１記載の複数の減算手段を１つの符号反転手段と複
数の加算手段に置き換え、符号反転手段を第１の記憶手
段と第２の記憶手段の間に配置することで、複数の減算
手段の構成要素である複数の符号反転手段をを１つの符
号反転手段で構成することができ、回路規模を削減する
ことができる。さらに、本発明は上記した構成によっ
て、請求項１記載の減算手段をビット反転手段とキャリ
ーイン付き加算手段で置き換え、ビット反転手段を第１
の記憶手段と第２の記憶手段の間に配置することで、複
数の減算手段の構成要素である複数のビット反転手段を
１つのビット反転手段で構成することができ、回路規模
を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるディジタルフィ
ルタ回路の構成図
ルタ回路の構成図
【図２】本発明の実施の形態２におけるディジタルフィ
ルタ回路の構成図
ルタ回路の構成図
【図３】本発明の実施の形態３におけるディジタルフィ
ルタ回路の構成図
ルタ回路の構成図
１００１，１００２，１００３，１００４，１００５
レジスタ １１０１，１１０２，１１０３ 加算手段 ２１０１，２１０２，２１０３ キャリーイン付き加算
手段 １２０１，１２０２，１２０３ 減算手段 １３０１，１３０２，１３０３ 定数１ １４０１ 係数Ｃ１ １４０２ 係数Ｃ２ １４０３ 係数Ｃ３ １５０１，１５０２，１５０３ 乗算手段 １６０１ 符号反転手段 １７０１ ビット反転手段 １９０１ 多入力加算手段 ２００１ 第１の記憶手段 ２００２ 第２の記憶手段
レジスタ １１０１，１１０２，１１０３ 加算手段 ２１０１，２１０２，２１０３ キャリーイン付き加算
手段 １２０１，１２０２，１２０３ 減算手段 １３０１，１３０２，１３０３ 定数１ １４０１ 係数Ｃ１ １４０２ 係数Ｃ２ １４０３ 係数Ｃ３ １５０１，１５０２，１５０３ 乗算手段 １６０１ 符号反転手段 １７０１ ビット反転手段 １９０１ 多入力加算手段 ２００１ 第１の記憶手段 ２００２ 第２の記憶手段
Claims (5)
- 【請求項１】 入力データを格納する第１の記憶手段
と、前記第１の記憶手段に格納されたデータを入力とす
る第２の記憶手段と、前記入力データまたは前記第１の
記憶手段に格納されたデータと、前記第２の記憶手段に
格納されたデータの減算を行う減算手段と、前記減算手
段の出力にそれぞれ係数を乗じる乗算手段と、前記乗算
手段の出力を足し合わせる多入力加算手段を備え、前記
多入力加算手段の出力を出力データとするディジタルフ
ィルタ回路。 - 【請求項２】 請求項１記載のディジタルフィルタ回路
において、減算手段を減算器で構成することを特徴とす
るディジタルフィルタ回路。 - 【請求項３】 請求項１記載のディジタルフィルタ回路
において、減算手段を符号反転手段と加算手段で構成
し、第１の記憶手段に格納されたデータを前記符号反転
手段に入力し、前記符号反転手段の出力を第２の記憶手
段に格納し、前記第１の記憶手段の出力と前記第２の記
憶手段の出力を前記加算手段に入力することを特徴とす
るディジタルフィルタ回路。 - 【請求項４】 請求項１記載のディジタルフィルタ回路
において、減算手段をビット反転手段とキャリーイン付
き加算手段で構成し、第１の記憶手段に格納されたデー
タを前記ビット反転手段に入力し、前記ビット反転手段
の出力を第２の記憶手段に格納し、前記第１の記憶手段
の出力と前記第２の記憶手段の出力と定数１を前記キャ
リーイン付き加算手段に入力することを特徴とするディ
ジタルフィルタ回路。 - 【請求項５】 請求項１、２、３、又は４記載のディジ
タルフィルタ回路において、ディジタルフィルタ回路の
タップ数をN（Nは2以上の整数）とし、入力データをx
(i)(i=0〜(N-1)の整数)とし、係数をCiとし、前記入力
データまたは第１の記憶手段に格納されているデータと
第２の記憶手段に格納されている中間データから｛x(i)
-x(N-1-i)｝を演算し、前記演算結果と前記係数から乗
算手段により{x(i)-x(N-1-i)}*Ciを演算し、前記乗算手
段の出力を多入力加算手段により、N=偶数の時、(数１)
のシグマに示す組合わせで加算し、N=奇数の時、(数２)
のシグマに示す組合わせで加算することを特徴とするデ
ィジタルフィルタ回路。 【数１】 【数２】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192141A JPH1141066A (ja) | 1997-07-17 | 1997-07-17 | ディジタルフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192141A JPH1141066A (ja) | 1997-07-17 | 1997-07-17 | ディジタルフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141066A true JPH1141066A (ja) | 1999-02-12 |
Family
ID=16286381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192141A Pending JPH1141066A (ja) | 1997-07-17 | 1997-07-17 | ディジタルフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141066A (ja) |
-
1997
- 1997-07-17 JP JP9192141A patent/JPH1141066A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6337741A (ja) | デジタル・ヘテロダイン回路 | |
| JP2007181236A (ja) | デジタル信号処理の方法および装置 | |
| JPH05216627A (ja) | 乗算器および乗算方法 | |
| JPS5838023A (ja) | 第１および第２の２進数の２進減算を行うデジタルフイルタを含む装置 | |
| JP3003467B2 (ja) | 演算装置 | |
| US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
| US5781462A (en) | Multiplier circuitry with improved storage and transfer of booth control coefficients | |
| JPH1141066A (ja) | ディジタルフィルタ回路 | |
| JP2885121B2 (ja) | ディジタルフィルタ | |
| KR0147942B1 (ko) | 승산기에서의 부스 레코딩회로 | |
| JPH0344456B2 (ja) | ||
| JPH03661B2 (ja) | ||
| JPH0981541A (ja) | 累算器 | |
| Singh et al. | High performance VLSI architecture for wave digital filtering | |
| JP3008842B2 (ja) | ディジタルフィルタ | |
| Cardarilli et al. | Efficient modulo extraction for CRT based residue to binary converters | |
| JP2864598B2 (ja) | ディジタル演算回路 | |
| Seidel | High-Performance Multiplication Modulo 2 n–3 | |
| JP4042215B2 (ja) | 演算処理装置およびその方法 | |
| KR920010993B1 (ko) | 고차 다항식 연산장치 | |
| JPS6165362A (ja) | デジタル信号処理装置 | |
| JP3865469B2 (ja) | バタフライ演算器 | |
| JPS63163927A (ja) | 乗算回路 | |
| JPH03196712A (ja) | ディジタル演算回路 | |
| JPH0795671B2 (ja) | デイジタルフイルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040707 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050624 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |