JPH0795671B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPH0795671B2 JPH0795671B2 JP61128355A JP12835586A JPH0795671B2 JP H0795671 B2 JPH0795671 B2 JP H0795671B2 JP 61128355 A JP61128355 A JP 61128355A JP 12835586 A JP12835586 A JP 12835586A JP H0795671 B2 JPH0795671 B2 JP H0795671B2
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- Japan
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- bit
- filter
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- signals
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル入力信号のフイルタ処理を回路規
模の小さい回路構成で行うようにしたディジタルフイル
タに関するものである。
模の小さい回路構成で行うようにしたディジタルフイル
タに関するものである。
この発明は、シフトレジスタを用いて一括した態様でビ
ット並列に遅延させたディジタル入力信号の同一桁を夫
々アドレス信号として、予め記憶させた演算データをマ
ルチポートメモリから夫々読み出し、この読み出した夫
々の演算データに定数を乗算して得た値の総和を算出す
ることにより、回路規模を小さくしてIC化に適する回路
を構成するようにしている。
ット並列に遅延させたディジタル入力信号の同一桁を夫
々アドレス信号として、予め記憶させた演算データをマ
ルチポートメモリから夫々読み出し、この読み出した夫
々の演算データに定数を乗算して得た値の総和を算出す
ることにより、回路規模を小さくしてIC化に適する回路
を構成するようにしている。
一般にディジタルフイルタは、乗算回路、遅延回路、お
よび加算回路などを用いて構成されるが、そのうち乗算
回路の実現方法として例えば以下のようなものが知られ
ている。
よび加算回路などを用いて構成されるが、そのうち乗算
回路の実現方法として例えば以下のようなものが知られ
ている。
（１）論理演算回路などで構成する直列乗算方式。この
方式は、低速の通信・音声処理の分野などで採用されて
おり、回路規模は小さいが、部分積の加算を時分割で行
うので高速処理には向かない。
方式は、低速の通信・音声処理の分野などで採用されて
おり、回路規模は小さいが、部分積の加算を時分割で行
うので高速処理には向かない。
（２）並列に設けた乗算回路で構成する並列乗算方式。
この方式は、ディジタルオーディオの分野などで採用さ
れており、高速処理は可能であるが、回路規模が大き
い。
この方式は、ディジタルオーディオの分野などで採用さ
れており、高速処理は可能であるが、回路規模が大き
い。
（３）ビットシフト回路で構成し、２の冪乗の乗算のみ
を行う方式。この方式は、ディジタル画像処理の分野な
どで採用されており、フィルタの仕様が固定されている
場合には利用できるが、完全な専用回路となり汎用性に
欠けるため、量産が可能でコスト的に採算の取れる回路
にしか用いることができない。
を行う方式。この方式は、ディジタル画像処理の分野な
どで採用されており、フィルタの仕様が固定されている
場合には利用できるが、完全な専用回路となり汎用性に
欠けるため、量産が可能でコスト的に採算の取れる回路
にしか用いることができない。
（４）乗算器の代わりん、乗算した結果をROMやRAM中に
テーブルマップとして記憶させ、乗数をアドレス信号と
して当該テーブルマップから所望の乗算結果を得るよう
に構成するメモリ乗算方式。この方式は（２）の並列乗
算方式と並んで高速乗算によく用いられる。メモリとし
てROMを用いる場合は、フィルタ仕様は固定されてしま
うが、フィルタ仕様を変えても回路構成自体は変化しな
い点で（３）の方式と異なる。またメモリにRAMを使用
するときは低速ながらRAMの内容を書き替えてフィルタ
仕様を変更することができるため、電源入力時やフィル
タ特性切り換え時を除いてリアルタイム処理が可能であ
る。特に、画像処理の場合では、ブランキング時間にRA
Mを書き替えることができるため実用的である。
テーブルマップとして記憶させ、乗数をアドレス信号と
して当該テーブルマップから所望の乗算結果を得るよう
に構成するメモリ乗算方式。この方式は（２）の並列乗
算方式と並んで高速乗算によく用いられる。メモリとし
てROMを用いる場合は、フィルタ仕様は固定されてしま
うが、フィルタ仕様を変えても回路構成自体は変化しな
い点で（３）の方式と異なる。またメモリにRAMを使用
するときは低速ながらRAMの内容を書き替えてフィルタ
仕様を変更することができるため、電源入力時やフィル
タ特性切り換え時を除いてリアルタイム処理が可能であ
る。特に、画像処理の場合では、ブランキング時間にRA
Mを書き替えることができるため実用的である。
メモリ乗算方式は、乗算入力語長をＢとすると、必要と
なるメモリ容量は１乗算当たり2Bワードとなり、語長が
増えるに従ってメモリ容量は急激に大きくなってしまう
という欠点がある。
なるメモリ容量は１乗算当たり2Bワードとなり、語長が
増えるに従ってメモリ容量は急激に大きくなってしまう
という欠点がある。
本発明によるディジタルフィルタは、ディジタル入力信
号AINをを一括した態様でビット並列に順次遅延させる
シフトレジスタ１と、 これらシフトレジスタ１を用いてディジタル入力信号を
順次遅延させた信号中の同一桁のビットをビットスライ
スする態様で抽出してアドレス信号を生成するアドレス
生成回路３と、 あらかじめ演算したフィルタ演算結果を演算データとし
て記憶し、入力した複数のアドレス信号に対応して、演
算データを夫々重複した態様で読み出し得るよう構成し
たマルチポートメモリ４と、 マルチポートメモリ４から読み出した演算データを入力
として、演算データに所定の定数を乗算またはビットシ
フトした結果の総和を算出する和算出回路５とより構成
される。
号AINをを一括した態様でビット並列に順次遅延させる
シフトレジスタ１と、 これらシフトレジスタ１を用いてディジタル入力信号を
順次遅延させた信号中の同一桁のビットをビットスライ
スする態様で抽出してアドレス信号を生成するアドレス
生成回路３と、 あらかじめ演算したフィルタ演算結果を演算データとし
て記憶し、入力した複数のアドレス信号に対応して、演
算データを夫々重複した態様で読み出し得るよう構成し
たマルチポートメモリ４と、 マルチポートメモリ４から読み出した演算データを入力
として、演算データに所定の定数を乗算またはビットシ
フトした結果の総和を算出する和算出回路５とより構成
される。
ディジタル入力信号AINをシフトレジスタ１に入力して
順次遅延させ、この遅延させた信号から、アドレス生成
回路３により同一の桁のビット例えばMSB、2ndMSB・・
・LSBをいわばビットスライスする態様で抽出して複数
のアドレス信号を生成し、この複数のアドレス信号をマ
ルチポートメモリ４に入力して、予め記憶させておいた
演算データを夫々読み出す。この読み出した演算データ
を、和算出回路５に入力して所望のフイルタ処理を行っ
た結果を出力することにより、回路規模を小さくしてIC
化に適した回路構成を可能にしている。
順次遅延させ、この遅延させた信号から、アドレス生成
回路３により同一の桁のビット例えばMSB、2ndMSB・・
・LSBをいわばビットスライスする態様で抽出して複数
のアドレス信号を生成し、この複数のアドレス信号をマ
ルチポートメモリ４に入力して、予め記憶させておいた
演算データを夫々読み出す。この読み出した演算データ
を、和算出回路５に入力して所望のフイルタ処理を行っ
た結果を出力することにより、回路規模を小さくしてIC
化に適した回路構成を可能にしている。
第１図は本発明の原理的構成図を示す。
第１図において、シフトレジスタ１は、例えば夫々Ｂビ
ットの並列入出力端子を有するレジスタR1ないしR8より
成り、直線位相FIR型ディジタルフィルタの対称な係数
を乗ずる遅延タップどうしを加算するのに都合がよいよ
うに配置したものであり、レジスタR1に入力されたＢビ
ット入力信号AINが順次遅延されて、このレジスタR1お
よびこれに接続されたレジスタR2ないしR8の出力端子か
ら例えば１クロックサイクル分順次遅延されたＢビット
の並列のタップ出力信号が夫々出力されるように構成さ
れている。
ットの並列入出力端子を有するレジスタR1ないしR8より
成り、直線位相FIR型ディジタルフィルタの対称な係数
を乗ずる遅延タップどうしを加算するのに都合がよいよ
うに配置したものであり、レジスタR1に入力されたＢビ
ット入力信号AINが順次遅延されて、このレジスタR1お
よびこれに接続されたレジスタR2ないしR8の出力端子か
ら例えば１クロックサイクル分順次遅延されたＢビット
の並列のタップ出力信号が夫々出力されるように構成さ
れている。
これらレジスタR1ないしR8から出力された夫々Ｂビット
のディジタル信号を、図示のようにレジスタR1とR8、R2
とR7、R3とR6、R4とR5の出力信号を、夫々Ｂ＋１ビット
の演算能力を有する加算器２−１ないし２−４に入力し
てその和を算出する。これにより、乗算処理すべき信号
の数が半分に削減できる。
のディジタル信号を、図示のようにレジスタR1とR8、R2
とR7、R3とR6、R4とR5の出力信号を、夫々Ｂ＋１ビット
の演算能力を有する加算器２−１ないし２−４に入力し
てその和を算出する。これにより、乗算処理すべき信号
の数が半分に削減できる。
アドレス生成回路３は、加算器２−１ないし２−４より
の加算出力の同一桁のビットをビットスライスする態様
で抽出して複数のアドレス信号を生成するものである。
の加算出力の同一桁のビットをビットスライスする態様
で抽出して複数のアドレス信号を生成するものである。
マルチポートメモリ４は、複数のアドレス信号を入力と
して、当該アドレス信号に対応づけて演算データとして
予め記憶させておいたビット桁ごとのフィルタ演算結果
が夫々独立した態様で読み出し得るように構成した複数
のアドレス入力と複数の出力ポートとを有するメモリで
あり、アドレス生成回路３において同一桁のビットをビ
ットスライスする態様で抽出された加算器２−１ないし
２−４の夫々の和出力が、複数のアドレスとして入力さ
れるものである。
して、当該アドレス信号に対応づけて演算データとして
予め記憶させておいたビット桁ごとのフィルタ演算結果
が夫々独立した態様で読み出し得るように構成した複数
のアドレス入力と複数の出力ポートとを有するメモリで
あり、アドレス生成回路３において同一桁のビットをビ
ットスライスする態様で抽出された加算器２−１ないし
２−４の夫々の和出力が、複数のアドレスとして入力さ
れるものである。
和算出回路５は、マルチポートメモリ４から読み出した
演算データを入力として、当該演算データに所定の定数
を乗算またはビットシフトした結果の総和を算出しフィ
ルタ出力を得るものである。
演算データを入力として、当該演算データに所定の定数
を乗算またはビットシフトした結果の総和を算出しフィ
ルタ出力を得るものである。
このことは、乗算が乗数のビットごとの被乗数との部分
積を加算することにより構成することができることに基
づいている。FIR（Finite Impulse Response）型ディジ
タルフイルタでは、入力データは、遅延回路（例えばシ
フトレジスタ１）に導かれ、この遅延回路の各タップの
データにフイルタ係数が夫々乗算され、この乗算結果の
全てを加算してフイルタ演算出力が得られるが、遅延回
路の各タップから出力されたデータを各ビット桁ごとに
対するフイルタ係数の部分積を夫々まず演算し、次い
で、これら全ての部分積をビット桁の重みづけを考慮し
て加算すればよい。この際、当然加算の順序は関係ない
ので、入力語長やタップ数を任意に分割して演算し、そ
の出力を加算しても同様の演算結果を得ることができ
る。
積を加算することにより構成することができることに基
づいている。FIR（Finite Impulse Response）型ディジ
タルフイルタでは、入力データは、遅延回路（例えばシ
フトレジスタ１）に導かれ、この遅延回路の各タップの
データにフイルタ係数が夫々乗算され、この乗算結果の
全てを加算してフイルタ演算出力が得られるが、遅延回
路の各タップから出力されたデータを各ビット桁ごとに
対するフイルタ係数の部分積を夫々まず演算し、次い
で、これら全ての部分積をビット桁の重みづけを考慮し
て加算すればよい。この際、当然加算の順序は関係ない
ので、入力語長やタップ数を任意に分割して演算し、そ
の出力を加算しても同様の演算結果を得ることができ
る。
第２図を用いて本発明のより詳細な実施例およびその動
作を説明する。第１図と同様の要素は同じ番号を付与
し、その説明を省略する。
作を説明する。第１図と同様の要素は同じ番号を付与
し、その説明を省略する。
第２図において、シフトレジスタ１は、例えば夫々９ビ
ットの並列入出力端子を有するレジスタR1ないしR4より
成るシフトレジスタ１−１およびレジスタR5ないしR8よ
り成るシフトレジスタ１−２が並列に配置されており、
入力信号AINおよび入力信号BINを夫々、順次遅延させた
出力信号AOUTおよび出力信号BOUTを得るとともに、夫々
のレジスタR1ないしR8の出力端子より９ビットの並列タ
ップ出力を得るように構成されている。
ットの並列入出力端子を有するレジスタR1ないしR4より
成るシフトレジスタ１−１およびレジスタR5ないしR8よ
り成るシフトレジスタ１−２が並列に配置されており、
入力信号AINおよび入力信号BINを夫々、順次遅延させた
出力信号AOUTおよび出力信号BOUTを得るとともに、夫々
のレジスタR1ないしR8の出力端子より９ビットの並列タ
ップ出力を得るように構成されている。
従って、入力信号AINをこのレジスタR1から入力する
と、このレジスタR1およびこれに接続されたレジスタR2
ないしR4から例えば１クロックサイクル分順次遅延され
た９ビットの並列タップ出力信号が夫々出力され、同様
に、レジスタR4から出力された出力信号AOUTを入力信号
BINとしてレジスタR5に入力することにより、このレジ
スタR5およびこれに接続されたレジスタR6ないしR8から
例えば１クロックサイクル分順次遅延された９ビットの
並列タップ出力信号が夫々出力される。なお、レジスタ
R5とR6の間にはタップの数を偶数にするか奇数にするか
を切り換えるためのスイッチが設けられており、シフト
レジスタ１を単体で用いる場合にタップ数を８から７に
切り換えることができる。
と、このレジスタR1およびこれに接続されたレジスタR2
ないしR4から例えば１クロックサイクル分順次遅延され
た９ビットの並列タップ出力信号が夫々出力され、同様
に、レジスタR4から出力された出力信号AOUTを入力信号
BINとしてレジスタR5に入力することにより、このレジ
スタR5およびこれに接続されたレジスタR6ないしR8から
例えば１クロックサイクル分順次遅延された９ビットの
並列タップ出力信号が夫々出力される。なお、レジスタ
R5とR6の間にはタップの数を偶数にするか奇数にするか
を切り換えるためのスイッチが設けられており、シフト
レジスタ１を単体で用いる場合にタップ数を８から７に
切り換えることができる。
レジスタR1ないしR8から出力された９ビットの並列タッ
プ出力信号が加算器２−１ないし２−４によって加算さ
れた10ビットの信号は、フリップフロップ（FF）３−１
ないし３−40によって同一の桁のビット例えばMSB、2nd
MSB・・・LSBがいわばビットスライスした態様で抽出さ
れる。このフリップフロップ（FF）３−１ないし３−40
は、本来的には必ずしも必要としないが、パイプライン
処理を行って高速処理を行う場合に必要となるものであ
る。
プ出力信号が加算器２−１ないし２−４によって加算さ
れた10ビットの信号は、フリップフロップ（FF）３−１
ないし３−40によって同一の桁のビット例えばMSB、2nd
MSB・・・LSBがいわばビットスライスした態様で抽出さ
れる。このフリップフロップ（FF）３−１ないし３−40
は、本来的には必ずしも必要としないが、パイプライン
処理を行って高速処理を行う場合に必要となるものであ
る。
抽出された信号は、アドレス信号としてマルチポートメ
モリ４−１、４−２に入力され、当該アドレス信号に対
応づけて演算データとして予め記憶させておいたビット
桁ごとのフィルタ演算結果が夫々独立した態様で出力さ
れる。このマルチポートメモリ４−１、４−２は、夫
々、例えば16ワード、５ポートのものである。シフトレ
ジスタ１のタップ数が、1/2にされて４個になるので、
メモリ容量は24＝16（ワード）でよい。入力語長は、９
ビットであるが、加算によって10ビットとなるので、10
ポート分準備してある。この実施例ではマルチポートメ
モリを２個設けることで語長を２分割している。このマ
ルチポートメモリ４−１、４−２夫々に対して、図示せ
ずも、所定の演算結果などを書き込むために、別に入力
ポートが１ポート準備されている。一方、読み出しの場
合には、全てのポートから同時に各々読み出し得るもの
であって、たとえ各アドレス端子に全く同一のアドレス
が入力された場合でも当該アドレスに対応する演算結果
が夫々いわば独立した態様で各ポートから読み出し得る
ものである。
モリ４−１、４−２に入力され、当該アドレス信号に対
応づけて演算データとして予め記憶させておいたビット
桁ごとのフィルタ演算結果が夫々独立した態様で出力さ
れる。このマルチポートメモリ４−１、４−２は、夫
々、例えば16ワード、５ポートのものである。シフトレ
ジスタ１のタップ数が、1/2にされて４個になるので、
メモリ容量は24＝16（ワード）でよい。入力語長は、９
ビットであるが、加算によって10ビットとなるので、10
ポート分準備してある。この実施例ではマルチポートメ
モリを２個設けることで語長を２分割している。このマ
ルチポートメモリ４−１、４−２夫々に対して、図示せ
ずも、所定の演算結果などを書き込むために、別に入力
ポートが１ポート準備されている。一方、読み出しの場
合には、全てのポートから同時に各々読み出し得るもの
であって、たとえ各アドレス端子に全く同一のアドレス
が入力された場合でも当該アドレスに対応する演算結果
が夫々いわば独立した態様で各ポートから読み出し得る
ものである。
和算出回路５は、レジスタＲ、加算器、および乗算器
（“×2"、“×4"など）から構成されている。この乗算
器は、マルチポートメモリ４−１、４−２に入力したア
ドレス信号を生成した際のいわばビットスライスの原理
に基づくビット桁ごとの重みがけを行うものであるか
ら、単なるビットシフトの配線だけで済む簡単なもので
ある。また、MSBを抽出して生成したアドレス信号に基
づいて、マルチポートメモリ４−１から読み出された演
算データに対しては、減算するようにされている。これ
はこの回路では２の補数表示でデータを扱うということ
を仮定しているためである。
（“×2"、“×4"など）から構成されている。この乗算
器は、マルチポートメモリ４−１、４−２に入力したア
ドレス信号を生成した際のいわばビットスライスの原理
に基づくビット桁ごとの重みがけを行うものであるか
ら、単なるビットシフトの配線だけで済む簡単なもので
ある。また、MSBを抽出して生成したアドレス信号に基
づいて、マルチポートメモリ４−１から読み出された演
算データに対しては、減算するようにされている。これ
はこの回路では２の補数表示でデータを扱うということ
を仮定しているためである。
また、加算器５−１は、タップ拡張のためのものであっ
て、第２図図示構成のディジタルフィルタを縦接続して
タップ数を拡張するためのものである。この場合、シフ
トレジスタRi（ｉは１ないし８）の数を拡張するため
に、第２図図示と同一のものを複数個用意し、縦接続す
ればよい。すなわち、ある段の出力信号AOUTを次段の入
力信号AINに入力するとともに、ある段の入力信号BINに
対して前段の出力信号BOUTを入力する。最終段のシフト
レジスタでは、奇数タップフイルタか、あるいは偶数の
タップフイルタかによって上述のスイッチSWを切り換え
る。最終段以外の場合には、このSWはシフトレジスタR5
とシフトレジスタR6とを接続するようにする。また、フ
イルタ演算出力信号COUTを次段のフイルタ演算入力信号
CINに入力する。拡張時には、フイルタ演算入力信号CIN
が外部からの入力信号となり、フイルタ演算出力信号C
OUTが外部に対する出力信号となる。
て、第２図図示構成のディジタルフィルタを縦接続して
タップ数を拡張するためのものである。この場合、シフ
トレジスタRi（ｉは１ないし８）の数を拡張するため
に、第２図図示と同一のものを複数個用意し、縦接続す
ればよい。すなわち、ある段の出力信号AOUTを次段の入
力信号AINに入力するとともに、ある段の入力信号BINに
対して前段の出力信号BOUTを入力する。最終段のシフト
レジスタでは、奇数タップフイルタか、あるいは偶数の
タップフイルタかによって上述のスイッチSWを切り換え
る。最終段以外の場合には、このSWはシフトレジスタR5
とシフトレジスタR6とを接続するようにする。また、フ
イルタ演算出力信号COUTを次段のフイルタ演算入力信号
CINに入力する。拡張時には、フイルタ演算入力信号CIN
が外部からの入力信号となり、フイルタ演算出力信号C
OUTが外部に対する出力信号となる。
尚、マルチポートメモリ４は、RAMを用いて構成されて
いるため、記憶内容を書き替えることによってフィルタ
仕様を容易に変更することができる。例えばTVのＹ（輝
度信号）とＣ（カラー信号）とを分離するために使用し
た場合、ブランキング時間中に当該内容を書き替えるこ
とにより、フイルタ仕様を所望の内容に容易に変更する
ことが可能である。
いるため、記憶内容を書き替えることによってフィルタ
仕様を容易に変更することができる。例えばTVのＹ（輝
度信号）とＣ（カラー信号）とを分離するために使用し
た場合、ブランキング時間中に当該内容を書き替えるこ
とにより、フイルタ仕様を所望の内容に容易に変更する
ことが可能である。
以上説明したように、遅延させた夫々の入力信号の同一
の桁のビットをいわばビットスライスする態様で抽出し
てアドレス信号を生成し、この生成したアドレス信号を
マルチポートメモリ４−１、４−２に入力して所望の演
算結果を読み出してフイルタ処理を行っているため、極
めて回路規模を小さくしたディジタルフイルタを構成す
ることが可能となる。
の桁のビットをいわばビットスライスする態様で抽出し
てアドレス信号を生成し、この生成したアドレス信号を
マルチポートメモリ４−１、４−２に入力して所望の演
算結果を読み出してフイルタ処理を行っているため、極
めて回路規模を小さくしたディジタルフイルタを構成す
ることが可能となる。
以上説明したように、本発明によれば、シフトレジスタ
を用いて一括した態様で並列に遅延させた入力信号の同
一桁でいわばビットスライスした態様のアドレス信号を
夫々生成し、この生成した夫々のアドレス信号を用いて
予め記憶させたビット桁ごとのフィルタ演算結果を夫々
読み出し、この読み出した夫々の演算結果に定数を乗算
して得た値の総和を算出する構成を採用しているため、
回路規模が小さくかつIC化に適したディジタルフイルタ
を構成することができる。また、パイプライン処理を行
わせることにより、更に高速にフイルタ演算処理を行う
ことができる。
を用いて一括した態様で並列に遅延させた入力信号の同
一桁でいわばビットスライスした態様のアドレス信号を
夫々生成し、この生成した夫々のアドレス信号を用いて
予め記憶させたビット桁ごとのフィルタ演算結果を夫々
読み出し、この読み出した夫々の演算結果に定数を乗算
して得た値の総和を算出する構成を採用しているため、
回路規模が小さくかつIC化に適したディジタルフイルタ
を構成することができる。また、パイプライン処理を行
わせることにより、更に高速にフイルタ演算処理を行う
ことができる。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例構成図を示す。 図中、１はシフトレジスタ、２−１ないし２−４、５−
１は加算器、３はアドレス生成回路、４、４−１、４−
２はマルチポートメモリ、５は和算出回路を表わす。
施例構成図を示す。 図中、１はシフトレジスタ、２−１ないし２−４、５−
１は加算器、３はアドレス生成回路、４、４−１、４−
２はマルチポートメモリ、５は和算出回路を表わす。
Claims (1)
- 【請求項１】ディジタル入力信号を一括した態様でビッ
ト並列に順次遅延させるシフトレジスタと、 これらシフトレジスタによって順次遅延された信号のう
ちの、対称な係数となるシフトレジスタの信号を加算す
る加算器と、 これら加算器によって加算された後の夫々の信号中の同
一桁のビットをビットスライスする態様で夫々抽出して
各同一桁毎の複数のアドレス信号を同時に生成するアド
レス生成回路と、 あらかじめ演算したフィルタ演算結果を演算データとし
て記憶し、入力した複数のアドレス信号に対応して、上
記演算データを夫々重複した態様で読み出し得るよう構
成したマルチポートメモリと、 このマルチポートメモリから上記同一桁毎の複数のアド
レス信号によって夫々同時に読み出した上記演算データ
に対して、所定の定数を乗算またはビットシフトした結
果の総和を算出する和算出回路とを備え、 この和算出回路からの出力結果を出力するよう構成した
ことを特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128355A JPH0795671B2 (ja) | 1986-06-03 | 1986-06-03 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128355A JPH0795671B2 (ja) | 1986-06-03 | 1986-06-03 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62284512A JPS62284512A (ja) | 1987-12-10 |
| JPH0795671B2 true JPH0795671B2 (ja) | 1995-10-11 |
Family
ID=14982769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128355A Expired - Fee Related JPH0795671B2 (ja) | 1986-06-03 | 1986-06-03 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795671B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377619B1 (en) * | 1997-09-26 | 2002-04-23 | Agere Systems Guardian Corp. | Filter structure and method |
| US6542539B1 (en) * | 1997-12-23 | 2003-04-01 | Agere Systems Guardian Corp. | Multiported register file for coefficient use in filters |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528446A (en) * | 1978-08-17 | 1980-02-29 | Sanyo Electric Co | Refrigerator |
| JPS55109024A (en) * | 1979-02-13 | 1980-08-21 | Fujitsu Ltd | Digital filter |
-
1986
- 1986-06-03 JP JP61128355A patent/JPH0795671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62284512A (ja) | 1987-12-10 |
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