JPH114275A - Ｌｓｉ - Google Patents
ＬｓｉInfo
- Publication number
- JPH114275A JPH114275A JP9156237A JP15623797A JPH114275A JP H114275 A JPH114275 A JP H114275A JP 9156237 A JP9156237 A JP 9156237A JP 15623797 A JP15623797 A JP 15623797A JP H114275 A JPH114275 A JP H114275A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- frequency
- lsi
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 複数の回路を１チップＩＣ化したＬＳＩにお
いて、クロックにより消費される電力を低減する。 【解決手段】 クロック形成回路２４において、複数の
回路１４〜１７、２２、２３で必要とされるそれぞれの
周波数のクロックCK14〜CK17、CK22、CK23を形成する。
このクロックCK14〜CK17、CK22、CK23を回路１４〜１
７、２２、２３にそれぞれ供給する。
いて、クロックにより消費される電力を低減する。 【解決手段】 クロック形成回路２４において、複数の
回路１４〜１７、２２、２３で必要とされるそれぞれの
周波数のクロックCK14〜CK17、CK22、CK23を形成する。
このクロックCK14〜CK17、CK22、CK23を回路１４〜１
７、２２、２３にそれぞれ供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、デジタルオーデ
ィオ放送の受信回路に適用して好適なＬＳＩに関する。
ィオ放送の受信回路に適用して好適なＬＳＩに関する。
【０００２】
【従来の技術】ヨーロッパでは、Ｅｕｒｅｋａ１４７規
格にしたがったＤＡＢ（デジタルオーディオ放送）が実
施されているが、その送信側における信号処理は次のと
おりである。 (1) 最大で64チャンネルのデジタルオーディオデータ
を、チャンネルごとにＭＰＥＧオーディオのレイヤIIに
よりデータ圧縮する。 (2) (1) 項の結果の各チャンネルのデータに、畳み込み
符号化および時間軸のインターリーブにより誤り訂正用
のエンコード処理を行う。 (3) (2) 項の結果を１つのチャンネルに多重化する。こ
のとき、ＰＡＤなどの補助的なデータも付加する。 (4) (3) 項の結果を、周波数軸でインターリーブ処理す
るとともに、同期用のシンボルを付加する。 (5) (4) の結果をＯＦＤＭ処理（直交周波数分割多重処
理）し、さらにＤ／Ａ変換する。 (6) (5) 項の結果によりキャリア信号をＱＰＳＫ変調
（直交変調）し、このＱＰＳＫ信号を送信する。
格にしたがったＤＡＢ（デジタルオーディオ放送）が実
施されているが、その送信側における信号処理は次のと
おりである。 (1) 最大で64チャンネルのデジタルオーディオデータ
を、チャンネルごとにＭＰＥＧオーディオのレイヤIIに
よりデータ圧縮する。 (2) (1) 項の結果の各チャンネルのデータに、畳み込み
符号化および時間軸のインターリーブにより誤り訂正用
のエンコード処理を行う。 (3) (2) 項の結果を１つのチャンネルに多重化する。こ
のとき、ＰＡＤなどの補助的なデータも付加する。 (4) (3) 項の結果を、周波数軸でインターリーブ処理す
るとともに、同期用のシンボルを付加する。 (5) (4) の結果をＯＦＤＭ処理（直交周波数分割多重処
理）し、さらにＤ／Ａ変換する。 (6) (5) 項の結果によりキャリア信号をＱＰＳＫ変調
（直交変調）し、このＱＰＳＫ信号を送信する。
【０００３】したがって、このＤＡＢの受信機は、例え
ば図２に示すように、構成することができる。すなわ
ち、ＤＡＢの放送波信号がアンテナ１１により受信さ
れ、この受信信号が、スーパーヘテロダイン形式に構成
されたフロントエンド回路１２に供給されて中間周波信
号に変換され、この中間周波信号がＡ／Ｄコンバータ回
路１３に供給されてデジタル信号とされる。
ば図２に示すように、構成することができる。すなわ
ち、ＤＡＢの放送波信号がアンテナ１１により受信さ
れ、この受信信号が、スーパーヘテロダイン形式に構成
されたフロントエンド回路１２に供給されて中間周波信
号に変換され、この中間周波信号がＡ／Ｄコンバータ回
路１３に供給されてデジタル信号とされる。
【０００４】そして、このデジタル中間周波信号が直交
復調回路１４に供給されてベースバンドのデータが復調
され、このデータがバッファ用のＲＡＭ２１に順次書き
込まれるとともに、このＲＡＭ２１に書き込まれたデー
タがＦＦＴ回路１５に取り込まれてＯＦＤＭ復調が行わ
れ、この復調されたデータがＲＡＭ２１に順次書き込ま
れていく。
復調回路１４に供給されてベースバンドのデータが復調
され、このデータがバッファ用のＲＡＭ２１に順次書き
込まれるとともに、このＲＡＭ２１に書き込まれたデー
タがＦＦＴ回路１５に取り込まれてＯＦＤＭ復調が行わ
れ、この復調されたデータがＲＡＭ２１に順次書き込ま
れていく。
【０００５】次に、このＲＡＭ２１に書き込まれたデー
タがビタビデコーダ回路１６に取り込まれてデインター
リーブおよびエラー訂正が行われる。また、このとき、
システム制御用のマイクロコンピュータ４０からデコー
ダ回路１６に所定の選択信号が供給されて選局（番組選
択）が行われ、目的とするチャンネルのデータが選択さ
れ、そのデータがＲＡＭ２１に順次書き込まれる。
タがビタビデコーダ回路１６に取り込まれてデインター
リーブおよびエラー訂正が行われる。また、このとき、
システム制御用のマイクロコンピュータ４０からデコー
ダ回路１６に所定の選択信号が供給されて選局（番組選
択）が行われ、目的とするチャンネルのデータが選択さ
れ、そのデータがＲＡＭ２１に順次書き込まれる。
【０００６】そして、このＲＡＭ２１に書き込まれたデ
ータがデータ伸長回路１７に取り込まれて目的のチャン
ネルのデジタルオーディオデータがもとのデータにデー
タ伸長され、このデータ伸長されたデジタルオーディオ
データがＤ／Ａコンバータ回路１８に供給されてアナロ
グオーディオ信号にＤ／Ａ変換され、この信号が端子１
９に取り出される。
ータがデータ伸長回路１７に取り込まれて目的のチャン
ネルのデジタルオーディオデータがもとのデータにデー
タ伸長され、このデータ伸長されたデジタルオーディオ
データがＤ／Ａコンバータ回路１８に供給されてアナロ
グオーディオ信号にＤ／Ａ変換され、この信号が端子１
９に取り出される。
【０００７】また、ビタビデコーダ回路１６によりＲＡ
Ｍ２１に書き込まれたデータが、ＲＤＩ回路２２に取り
込まれて所定の転送フォーマットのデータとされ、この
データが端子２９に出力されるとともに、マイクロコン
ピュータ４０に供給される。
Ｍ２１に書き込まれたデータが、ＲＤＩ回路２２に取り
込まれて所定の転送フォーマットのデータとされ、この
データが端子２９に出力されるとともに、マイクロコン
ピュータ４０に供給される。
【０００８】さらに、例えばＤＳＰにより同期プロセッ
サ２３が構成されてフロントエンド回路１２のＡＦＣが
行われるとともに、ＦＦＴ回路１５における時間同期な
どの処理が実行される。なお、このとき、ＲＡＭ２１
が、同期プロセッサ２３のバッファ用およびワークエリ
ア用として使用される。
サ２３が構成されてフロントエンド回路１２のＡＦＣが
行われるとともに、ＦＦＴ回路１５における時間同期な
どの処理が実行される。なお、このとき、ＲＡＭ２１
が、同期プロセッサ２３のバッファ用およびワークエリ
ア用として使用される。
【０００９】また、クロック形成回路２４により周波数
が例えば24ＭHzのクロックCKが形成され、このクロック
CKが回路１３〜１８、２２、２３、４０にそれぞれ供給
される。さらに、鎖線で囲った回路１４〜１７、２１〜
２４は、ＬＳＩ１０に１チップＩＣ化される。
が例えば24ＭHzのクロックCKが形成され、このクロック
CKが回路１３〜１８、２２、２３、４０にそれぞれ供給
される。さらに、鎖線で囲った回路１４〜１７、２１〜
２４は、ＬＳＩ１０に１チップＩＣ化される。
【００１０】
【発明が解決しようとする課題】ところで、鎖線で囲っ
た回路１４〜１７、２２、２３は、ＬＳＩ１０にＩＣ化
されているので、ＲＡＭ２１が用意され、このＲＡＭ２
１が回路１４〜１７、２２、２３のバッファ用あるいは
ワーク用に共通に使用されるとともに、クロック形成回
路２４において、クロックCKが回路１３〜１８、２２、
２３に共通に形成される。
た回路１４〜１７、２２、２３は、ＬＳＩ１０にＩＣ化
されているので、ＲＡＭ２１が用意され、このＲＡＭ２
１が回路１４〜１７、２２、２３のバッファ用あるいは
ワーク用に共通に使用されるとともに、クロック形成回
路２４において、クロックCKが回路１３〜１８、２２、
２３に共通に形成される。
【００１１】ところが、このように共通のクロックCKに
すると、このクロックCKの周波数は、各回路で必要とさ
れる最低のクロック周波数の最小公倍数の値となり、上
記の場合、ＦＦＴ回路１５が周波数24ＭHzのクロックを
必要とするので、形成回路２４の形成するクロックCKの
周波数は24ＭHzとなってしまう。
すると、このクロックCKの周波数は、各回路で必要とさ
れる最低のクロック周波数の最小公倍数の値となり、上
記の場合、ＦＦＴ回路１５が周波数24ＭHzのクロックを
必要とするので、形成回路２４の形成するクロックCKの
周波数は24ＭHzとなってしまう。
【００１２】そして、回路１４〜１７、２２、２３がＬ
ＳＩ化されていると、それらのクロックCKはＬＳＩ１０
の中をはいまわることになるが、そのとき、上記のよう
にクロックCKの周波数が高いとロスが大きくなり、クロ
ックCKにより消費される電力が大きくなってしまう。
ＳＩ化されていると、それらのクロックCKはＬＳＩ１０
の中をはいまわることになるが、そのとき、上記のよう
にクロックCKの周波数が高いとロスが大きくなり、クロ
ックCKにより消費される電力が大きくなってしまう。
【００１３】この発明は、このような問題点を解決しよ
うとするものである。
うとするものである。
【００１４】
【課題を解決するための手段】このため、この発明にお
いては、複数の機能ブロックを１チップＩＣ化したＬＳ
Ｉにおいて、クロック形成回路を有し、このクロック形
成回路において、上記複数の機能ブロックで必要とされ
るそれぞれの周波数のクロックを形成し、この形成され
たクロックを上記複数の機能ブロックにそれぞれ供給す
るようにしたＬＳＩとするものである。したがって、ク
ロックの周波数が低くなり、ロスが減少する。
いては、複数の機能ブロックを１チップＩＣ化したＬＳ
Ｉにおいて、クロック形成回路を有し、このクロック形
成回路において、上記複数の機能ブロックで必要とされ
るそれぞれの周波数のクロックを形成し、この形成され
たクロックを上記複数の機能ブロックにそれぞれ供給す
るようにしたＬＳＩとするものである。したがって、ク
ロックの周波数が低くなり、ロスが減少する。
【００１５】
【発明の実施の形態】図１において、ＤＡＢの放送波信
号がアンテナ１１により受信され、この受信信号が、ス
ーパーヘテロダイン形式に構成されたフロントエンド回
路１２に供給されて中間周波信号に変換され、この中間
周波信号がＡ／Ｄコンバータ回路１３に供給されてデジ
タル信号とされる。
号がアンテナ１１により受信され、この受信信号が、ス
ーパーヘテロダイン形式に構成されたフロントエンド回
路１２に供給されて中間周波信号に変換され、この中間
周波信号がＡ／Ｄコンバータ回路１３に供給されてデジ
タル信号とされる。
【００１６】そして、このデジタル信号が直交復調回路
１４に供給されてベースバンドのデータが復調され、こ
のデータがＦＦＴ回路１５に供給されてＯＦＤＭ復調さ
れ、そのＯＦＤＭ復調されたデータがビタビデコーダ回
路１６に供給されてデインターリーブおよびエラー訂正
が行われる。
１４に供給されてベースバンドのデータが復調され、こ
のデータがＦＦＴ回路１５に供給されてＯＦＤＭ復調さ
れ、そのＯＦＤＭ復調されたデータがビタビデコーダ回
路１６に供給されてデインターリーブおよびエラー訂正
が行われる。
【００１７】また、このとき、システム制御用のマイク
ロコンピュータ４０からデコーダ回路１６に所定の選択
信号が供給されて選局（番組選択）が行われ、目的とす
るチャンネルのデジタルオーディオデータが選択され、
この選択されたデータ伸長回路１７に供給されてＭＰＥ
Ｇデータ伸長が行われる。
ロコンピュータ４０からデコーダ回路１６に所定の選択
信号が供給されて選局（番組選択）が行われ、目的とす
るチャンネルのデジタルオーディオデータが選択され、
この選択されたデータ伸長回路１７に供給されてＭＰＥ
Ｇデータ伸長が行われる。
【００１８】こうして、データ伸長回路１７からは、目
的とするチャンネルのデジタルオーディオデータがもと
のデータにデータ伸長されて取り出される。そして、こ
の取り出されたデジタルオーディオデータがＤ／Ａコン
バータ回路１８に供給されてアナログオーディオ信号に
Ｄ／Ａ変換され、この信号が端子１９に取り出される。
的とするチャンネルのデジタルオーディオデータがもと
のデータにデータ伸長されて取り出される。そして、こ
の取り出されたデジタルオーディオデータがＤ／Ａコン
バータ回路１８に供給されてアナログオーディオ信号に
Ｄ／Ａ変換され、この信号が端子１９に取り出される。
【００１９】さらに、ビタビデコーダ回路１６からデー
タの一部がＲＤＩ回路２２に供給されて所定の転送フォ
ーマットのデータとされ、このデータが端子２９に出力
されるとともに、マイクロコンピュータ４０に供給され
る。また、例えばＤＳＰにより同期プロセッサ２３が構
成されてフロントエンド回路１２のＡＦＣが行われると
ともに、ＦＦＴ回路１５における同期などの処理が実行
される。
タの一部がＲＤＩ回路２２に供給されて所定の転送フォ
ーマットのデータとされ、このデータが端子２９に出力
されるとともに、マイクロコンピュータ４０に供給され
る。また、例えばＤＳＰにより同期プロセッサ２３が構
成されてフロントエンド回路１２のＡＦＣが行われると
ともに、ＦＦＴ回路１５における同期などの処理が実行
される。
【００２０】さらに、以上の処理において、回路１４〜
１７、２２、２３にはＲＡＭ３４〜３７、３２、３３が
それぞれ接続され、これらＲＡＭ３４〜３７、３２、３
３が、それらの接続された回路のデータ処理時のバッフ
ァあるいはワークエリアとして使用されるとともに、次
段へデータを受け渡すときのバッファとしても使用され
る。
１７、２２、２３にはＲＡＭ３４〜３７、３２、３３が
それぞれ接続され、これらＲＡＭ３４〜３７、３２、３
３が、それらの接続された回路のデータ処理時のバッフ
ァあるいはワークエリアとして使用されるとともに、次
段へデータを受け渡すときのバッファとしても使用され
る。
【００２１】また、クロック形成回路２４において、回
路１３〜１８、２２、２３、４０のクロックCK13〜CK1
8、CK22、CK23、CK40が形成され、それぞれの回路１３
〜１８、２２、２３、４０に供給される。ただし、この
場合、これらクロックCK13〜CK18、CK22、CK23、CK40の
周波数は、これらクロックが供給される各回路にとって
必要な最低の周波数とされる。例えば、 CK14＝４ＭHz、CK15＝24ＭHz、CK16＝12ＭHz、CK17＝３
ＭHz CK22＝３ＭHz、CK23＝12ＭHz とされる。
路１３〜１８、２２、２３、４０のクロックCK13〜CK1
8、CK22、CK23、CK40が形成され、それぞれの回路１３
〜１８、２２、２３、４０に供給される。ただし、この
場合、これらクロックCK13〜CK18、CK22、CK23、CK40の
周波数は、これらクロックが供給される各回路にとって
必要な最低の周波数とされる。例えば、 CK14＝４ＭHz、CK15＝24ＭHz、CK16＝12ＭHz、CK17＝３
ＭHz CK22＝３ＭHz、CK23＝12ＭHz とされる。
【００２２】さらに、例えば鎖線で囲った回路１４〜１
７、２２〜２４、３２〜３７が、ＬＳＩ１０に１チップ
ＩＣ化される。
７、２２〜２４、３２〜３７が、ＬＳＩ１０に１チップ
ＩＣ化される。
【００２３】このような構成によれば、回路１４〜１
７、２２、２３がＬＳＩ化されていると、それらのクロ
ックCK14〜CK17、CK22、CK23がＬＳＩ１０の中をはいま
わることになるが、これらのクロックCK14〜CK23の周波
数は、クロックCK15を除いて、上記のように、図２のク
ロックCKの周波数24ＭHzの１／８〜１／２とされてい
る。したがって、これらクロックCK14〜CK23がＬＳＩ１
０の中をはいまわっても、ロスは小さくなり、クロック
CK14〜CK23により消費される電力が少なくなる。
７、２２、２３がＬＳＩ化されていると、それらのクロ
ックCK14〜CK17、CK22、CK23がＬＳＩ１０の中をはいま
わることになるが、これらのクロックCK14〜CK23の周波
数は、クロックCK15を除いて、上記のように、図２のク
ロックCKの周波数24ＭHzの１／８〜１／２とされてい
る。したがって、これらクロックCK14〜CK23がＬＳＩ１
０の中をはいまわっても、ロスは小さくなり、クロック
CK14〜CK23により消費される電力が少なくなる。
【００２４】また、高い周波数のクロックがＬＳＩ１０
の中をはいまわらないので、そのクロックの飛び込みに
よるトラブルを低減することができる。
の中をはいまわらないので、そのクロックの飛び込みに
よるトラブルを低減することができる。
【００２５】なお、上述において、Ａ／Ｄコンバータ回
路１３やＤ／Ａコンバータ回路１８などをＬＳＩ１０に
一体にＩＣ化することもできる。また、上述において
は、この発明をＤＡＢ受信機の受信回路に適用した場合
であるが、複数の機能ブロック（回路）をＬＳＩ化した
場合であれば、この発明を適用することができる。
路１３やＤ／Ａコンバータ回路１８などをＬＳＩ１０に
一体にＩＣ化することもできる。また、上述において
は、この発明をＤＡＢ受信機の受信回路に適用した場合
であるが、複数の機能ブロック（回路）をＬＳＩ化した
場合であれば、この発明を適用することができる。
【００２６】
【発明の効果】この発明によれば、複数の回路をＬＳＩ
化しても、クロックよる消費電力を低減することができ
る。また、クロックの飛び込みによるトラブルを低減す
ることができる。
化しても、クロックよる消費電力を低減することができ
る。また、クロックの飛び込みによるトラブルを低減す
ることができる。
【図１】この発明の一形態を示す系統図である。
【図２】この発明を説明するための系統図である。
１０…ＬＳＩ、１２…フロントエンド回路、１３…Ａ／
Ｄコンバータ回路、１４…直交復調回路、１５…ＦＦＴ
回路、１６…ビタビデコーダ回路、１７…データ伸長回
路、１８…Ｄ／Ａコンバータ回路、２２…ＲＤＩ回路、
２３…同期プロセッサ、２４…クロック形成回路、３２
〜３７…ＲＡＭ、４０…マイクロコンピュータ
Ｄコンバータ回路、１４…直交復調回路、１５…ＦＦＴ
回路、１６…ビタビデコーダ回路、１７…データ伸長回
路、１８…Ｄ／Ａコンバータ回路、２２…ＲＤＩ回路、
２３…同期プロセッサ、２４…クロック形成回路、３２
〜３７…ＲＡＭ、４０…マイクロコンピュータ
Claims (2)
- 【請求項１】複数の機能ブロックを１チップＩＣ化した
ＬＳＩにおいて、 クロック形成回路を有し、 このクロック形成回路において、上記複数の機能ブロッ
クで必要とされるそれぞれの周波数のクロックを形成
し、 この形成されたクロックを上記複数の機能ブロックにそ
れぞれ供給するようにしたＬＳＩ。 - 【請求項２】請求項１に記載のＬＳＩにおいて、 上記複数の機能ブロックのそれぞれが、デジタルオーデ
ィオ放送を受信してデジタルオーディオデータを取り出
すための回路のそれぞれであるようにしたＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156237A JPH114275A (ja) | 1997-06-13 | 1997-06-13 | Ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156237A JPH114275A (ja) | 1997-06-13 | 1997-06-13 | Ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114275A true JPH114275A (ja) | 1999-01-06 |
Family
ID=15623377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156237A Abandoned JPH114275A (ja) | 1997-06-13 | 1997-06-13 | Ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114275A (ja) |
-
1997
- 1997-06-13 JP JP9156237A patent/JPH114275A/ja not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050119 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050216 |