JPH1145081A - オンスクリーンディスプレイ装置および画像表示方法 - Google Patents
オンスクリーンディスプレイ装置および画像表示方法Info
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- JPH1145081A JPH1145081A JP9198879A JP19887997A JPH1145081A JP H1145081 A JPH1145081 A JP H1145081A JP 9198879 A JP9198879 A JP 9198879A JP 19887997 A JP19887997 A JP 19887997A JP H1145081 A JPH1145081 A JP H1145081A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 小さなハードウエアで表示画像の動的表示が
できなかった。 【解決手段】 表示すべき画像の画像コードを格納する
ための第１のメモリと、表示すべき画像の画像データが
あらかじめ格納されている第２のメモリと、動的表示を
実行するか否かを示す情報を格納するラッチ回路と、少
なくとも１水平ライン分の画像を格納するラインメモリ
と、ラインメモリに格納するイメージデータを生成する
手段と、ラッチ回路に動的表示を実行する旨の情報が格
納されていない場合には第２のメモリの出力データを選
択し、格納されている場合にはラインメモリの出力デー
タを選択するセレクタとを具備したものである。
できなかった。 【解決手段】 表示すべき画像の画像コードを格納する
ための第１のメモリと、表示すべき画像の画像データが
あらかじめ格納されている第２のメモリと、動的表示を
実行するか否かを示す情報を格納するラッチ回路と、少
なくとも１水平ライン分の画像を格納するラインメモリ
と、ラインメモリに格納するイメージデータを生成する
手段と、ラッチ回路に動的表示を実行する旨の情報が格
納されていない場合には第２のメモリの出力データを選
択し、格納されている場合にはラインメモリの出力デー
タを選択するセレクタとを具備したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、画面に文字、図
形等を表示する表示装置に関するものである。
形等を表示する表示装置に関するものである。
【０００２】
【従来の技術】文字及び図形等をスクリーンに表示する
方法は大きく分けて２つある。一つは、キャラクタベー
スオンスクリーンディスプレイ（以下、キャラクタＯＳ
Ｄと記す）であり、その特徴は比較的小さなハードウエ
アで文字表示を実現することができる。しかし、その反
面、時間的に文字及び図形を動かす動的表示は不可能で
あり、その表示能力に限界がある。もう一つはビットマ
ップオンスクリーンディスプレイ（以下、ビットマップ
ＯＳＤと記す）であり、グラフィック表示などの動的表
示は可能であり、高い表示能力をもっている。しかし大
容量の表示用メモリを必要とし、ハードウエアが大きく
なる。
方法は大きく分けて２つある。一つは、キャラクタベー
スオンスクリーンディスプレイ（以下、キャラクタＯＳ
Ｄと記す）であり、その特徴は比較的小さなハードウエ
アで文字表示を実現することができる。しかし、その反
面、時間的に文字及び図形を動かす動的表示は不可能で
あり、その表示能力に限界がある。もう一つはビットマ
ップオンスクリーンディスプレイ（以下、ビットマップ
ＯＳＤと記す）であり、グラフィック表示などの動的表
示は可能であり、高い表示能力をもっている。しかし大
容量の表示用メモリを必要とし、ハードウエアが大きく
なる。
【０００３】図１１は従来のキャラクタＯＳＤ装置の回
路の構成を示すブロック図である。図において、１は装
置全体の動作を統括するＣＰＵ、２はフォントデータが
格納されているフォントＲＯＭ、３は文字コード等が格
納されているＯＳＤＲＡＭ、４は各ブロックを動作させ
るのに必要な制御信号を生成する制御信号生成回路、５
はＣＰＵ１を動作させるプログラムが格納されるメイン
メモリ、６は制御信号生成回路４によって生成される制
御信号にしたがってフォントＲＯＭ２からの出力信号を
ラッチするラッチ回路、７はラッチ回路６の出力を制御
信号生成回路４から制御信号にしたがって出力するシフ
トレジスタ、８はシフトレジスタ７から出力されたデー
タに着色処理を施すＯＳＤＲＧＢ回路をそれぞれ示して
いる。
路の構成を示すブロック図である。図において、１は装
置全体の動作を統括するＣＰＵ、２はフォントデータが
格納されているフォントＲＯＭ、３は文字コード等が格
納されているＯＳＤＲＡＭ、４は各ブロックを動作させ
るのに必要な制御信号を生成する制御信号生成回路、５
はＣＰＵ１を動作させるプログラムが格納されるメイン
メモリ、６は制御信号生成回路４によって生成される制
御信号にしたがってフォントＲＯＭ２からの出力信号を
ラッチするラッチ回路、７はラッチ回路６の出力を制御
信号生成回路４から制御信号にしたがって出力するシフ
トレジスタ、８はシフトレジスタ７から出力されたデー
タに着色処理を施すＯＳＤＲＧＢ回路をそれぞれ示して
いる。
【０００４】図１２は図１１の制御信号生成回路４の詳
細な構成を示すブロック図である。図において、９から
２４は各ブロックを制御するための制御レジスタ、２５
は垂直同期信号Ｖ−ＳＹＮＣによってリセットされ、水
平同期信号Ｈ−ＳＹＮＣのパルスをカウントする水平同
期信号パルスカウンタ、２６は水平同期信号パルスカウ
ンタ２５の出力値と各ブロックの制御レジスタ９から２
４の値とを比較する比較器、２７は比較器２６から出力
される表示ブロック番号をラッチするラッチ回路、２８
は水平同期信号Ｈ−ＳＹＮＣを分周する分周器、２９は
分周した水平同期信号Ｈ−ＳＹＮＣをラッチする垂直ラ
インカウンタ、３０は表示用クロックから水平表示文字
番号、ＯＳＤＲＡＭアクセス信号、フォントＲＯＭアク
セス信号、シフトレジスタラッチ信号、ラッチ信号等を
生成する水平制御信号生成回路をそれぞれ示している。
細な構成を示すブロック図である。図において、９から
２４は各ブロックを制御するための制御レジスタ、２５
は垂直同期信号Ｖ−ＳＹＮＣによってリセットされ、水
平同期信号Ｈ−ＳＹＮＣのパルスをカウントする水平同
期信号パルスカウンタ、２６は水平同期信号パルスカウ
ンタ２５の出力値と各ブロックの制御レジスタ９から２
４の値とを比較する比較器、２７は比較器２６から出力
される表示ブロック番号をラッチするラッチ回路、２８
は水平同期信号Ｈ−ＳＹＮＣを分周する分周器、２９は
分周した水平同期信号Ｈ−ＳＹＮＣをラッチする垂直ラ
インカウンタ、３０は表示用クロックから水平表示文字
番号、ＯＳＤＲＡＭアクセス信号、フォントＲＯＭアク
セス信号、シフトレジスタラッチ信号、ラッチ信号等を
生成する水平制御信号生成回路をそれぞれ示している。
【０００５】次に動作について説明する。まずレジスタ
等の設定について説明する。メインメモリ５に格納され
ているプログラムに従い、まず、ＣＰＵ１が制御信号生
成回路４の各ブロックの制御レジスタ９から２４を設定
する。各ブロックの制御レジスタ９から２４には各ブロ
ック１から１６に対して各ブロックの垂直表示開始位置
等のデータが格納される。次に、ＣＰＵ１は表示させた
い箇所（第何ブロックの水平方向の第何文字目）に対応
するＯＳＤＲＡＭ３のアドレスに表示させたい文字の文
字コード等を格納する。そして、制御信号生成回路４に
ある表示開始を制御するビット等（図示省略）を設定す
ることで表示を開始する。
等の設定について説明する。メインメモリ５に格納され
ているプログラムに従い、まず、ＣＰＵ１が制御信号生
成回路４の各ブロックの制御レジスタ９から２４を設定
する。各ブロックの制御レジスタ９から２４には各ブロ
ック１から１６に対して各ブロックの垂直表示開始位置
等のデータが格納される。次に、ＣＰＵ１は表示させた
い箇所（第何ブロックの水平方向の第何文字目）に対応
するＯＳＤＲＡＭ３のアドレスに表示させたい文字の文
字コード等を格納する。そして、制御信号生成回路４に
ある表示開始を制御するビット等（図示省略）を設定す
ることで表示を開始する。
【０００６】次に垂直表示開始位置の決定について説明
する。水平同期信号パルスカウンタ２５は垂直同期信号
Ｖ−ＳＹＮＣでリセットされ、その後水平同期信号Ｈ−
ＳＹＮＣのパルスをカウントする。比較器２６は水平同
期信号Ｈ−ＳＹＮＣのパルスが入る度に水平同期信号パ
ルスカウンタ２５のカウント値と制御レジスタ９から２
４に格納されている垂直表示開始位置の値を順次比較す
る。そしてこれらの値が一致したら垂直位置一致信号を
出力する。そして表示ブロックの番号がラッチ回路２７
に転送される。ラッチされた表示ブロック番号はＯＳＤ
ＲＡＭ３に入力される。
する。水平同期信号パルスカウンタ２５は垂直同期信号
Ｖ−ＳＹＮＣでリセットされ、その後水平同期信号Ｈ−
ＳＹＮＣのパルスをカウントする。比較器２６は水平同
期信号Ｈ−ＳＹＮＣのパルスが入る度に水平同期信号パ
ルスカウンタ２５のカウント値と制御レジスタ９から２
４に格納されている垂直表示開始位置の値を順次比較す
る。そしてこれらの値が一致したら垂直位置一致信号を
出力する。そして表示ブロックの番号がラッチ回路２７
に転送される。ラッチされた表示ブロック番号はＯＳＤ
ＲＡＭ３に入力される。
【０００７】そして垂直表示開始位置が決定したら、垂
直位置一致信号に基づいて水平制御信号生成回路３０を
動作させる。水平制御信号生成回路３０は表示用クロッ
クに基づいて水平表示文字数、ＯＳＤＲＡＭアクセス信
号、フォントＲＯＭアクセス信号、シフトレジスタラッ
チ信号及び表示用クロック、ラッチ信号を生成する。
直位置一致信号に基づいて水平制御信号生成回路３０を
動作させる。水平制御信号生成回路３０は表示用クロッ
クに基づいて水平表示文字数、ＯＳＤＲＡＭアクセス信
号、フォントＲＯＭアクセス信号、シフトレジスタラッ
チ信号及び表示用クロック、ラッチ信号を生成する。
【０００８】ラッチ回路２７に格納されている表示ブロ
ック番号と水平表示文字番号はＯＳＤＲＡＭ３のアドレ
スとして供給される。そしてＯＳＤＲＡＭアクセス信号
に従いＯＳＤＲＡＭ３から表示する文字コード等が読み
出される。文字コードはフォントＲＯＭ２に入力され
る。ＯＳＤＲＡＭ３から出力される文字コードと垂直ラ
インカウンタ２９のカウント値とがフォントＲＯＭ２の
アドレスとなる。そしてフォントＲＯＭアクセス信号に
従いフォントデータを出力し、ラッチ回路６に格納され
る。
ック番号と水平表示文字番号はＯＳＤＲＡＭ３のアドレ
スとして供給される。そしてＯＳＤＲＡＭアクセス信号
に従いＯＳＤＲＡＭ３から表示する文字コード等が読み
出される。文字コードはフォントＲＯＭ２に入力され
る。ＯＳＤＲＡＭ３から出力される文字コードと垂直ラ
インカウンタ２９のカウント値とがフォントＲＯＭ２の
アドレスとなる。そしてフォントＲＯＭアクセス信号に
従いフォントデータを出力し、ラッチ回路６に格納され
る。
【０００９】垂直ラインカウンタ２９は垂直位置一致信
号によりリセットされ、分周器２８により水平同期信号
Ｈ−ＳＹＮＣを分周した信号をカウントする。分周器２
８での分周比は表示文字の垂直文字サイズにより異な
る。シフトレジスタ７のラッチ動作に従いラッチ回路６
に格納されているフォントデータをシフトレジスタ７に
格納する。シフトレジスタ７は水平文字サイズに合わせ
て表示クロックを分周した表示用クロックによってフォ
ントデータをシリアルにシフトし、ＯＳＤＲＧＢ回路８
で着色され出力される。着色に必要な色情報はＯＳＤＲ
ＡＭ３に格納されているがこの発明と直接関係ないため
その詳細な説明は省略する。
号によりリセットされ、分周器２８により水平同期信号
Ｈ−ＳＹＮＣを分周した信号をカウントする。分周器２
８での分周比は表示文字の垂直文字サイズにより異な
る。シフトレジスタ７のラッチ動作に従いラッチ回路６
に格納されているフォントデータをシフトレジスタ７に
格納する。シフトレジスタ７は水平文字サイズに合わせ
て表示クロックを分周した表示用クロックによってフォ
ントデータをシリアルにシフトし、ＯＳＤＲＧＢ回路８
で着色され出力される。着色に必要な色情報はＯＳＤＲ
ＡＭ３に格納されているがこの発明と直接関係ないため
その詳細な説明は省略する。
【００１０】図１３は以上説明した従来のキャラクタＯ
ＳＤの動作を示すタイミングチャートである。図に示す
ように、水平表示文字番号を示す信号に追従してフォン
トＲＯＭ２からのフォントデータがラッチされシフトレ
ジスタ７から出力される。
ＳＤの動作を示すタイミングチャートである。図に示す
ように、水平表示文字番号を示す信号に追従してフォン
トＲＯＭ２からのフォントデータがラッチされシフトレ
ジスタ７から出力される。
【００１１】図１４は従来のビットマップ形式でフレー
ムメモリに書き込むことでＯＳＤ表示を行うビットマッ
プＯＳＤの構成を示すブロック図である。図において、
５１は統括的に動作を制御するＣＰＵ、５２はフォント
データが格納されているフォントＲＯＭ、５３は表示し
たい画面の画素容量を持つフレームメモリ、５４はＣＰ
Ｕ５１を動かすプログラム及びデータが格納されている
メインメモリ、５５はフレームメモリ５３から出力され
てきたデータを格納するファーストイン・ファーストア
ウトメモリ（以下、ＦＩＦＯメモリと記す）、５６は表
示データから色データに変換するカラーパレット、５７
はカラーパレット５６からのディジタル出力をアナログ
信号に変換して出力するＤ／Ａコンバータである。
ムメモリに書き込むことでＯＳＤ表示を行うビットマッ
プＯＳＤの構成を示すブロック図である。図において、
５１は統括的に動作を制御するＣＰＵ、５２はフォント
データが格納されているフォントＲＯＭ、５３は表示し
たい画面の画素容量を持つフレームメモリ、５４はＣＰ
Ｕ５１を動かすプログラム及びデータが格納されている
メインメモリ、５５はフレームメモリ５３から出力され
てきたデータを格納するファーストイン・ファーストア
ウトメモリ（以下、ＦＩＦＯメモリと記す）、５６は表
示データから色データに変換するカラーパレット、５７
はカラーパレット５６からのディジタル出力をアナログ
信号に変換して出力するＤ／Ａコンバータである。
【００１２】次に図１４に示す従来のビットマップＯＳ
Ｄの動作について説明する。ＣＰＵ５１はメインメモリ
５４に格納されているプログラムに従い動作する。ま
ず、最初にＣＰＵ５１はフォントＲＯＭ５２に格納され
たフォントデータを読み込み、それを加工し、フレーム
メモリ５３に転送する。もしくは、ＣＰＵ５１がメイン
メモリ５４に格納されているプログラムに従いフォント
データを生成してそれをフレームメモリ５３に格納す
る。フレームメモリ５３は表示画面と対応しているので
ＣＰＵ５１がフォントデータをフレームメモリ５３に格
納する際、表示したい画面の位置に対応したフレームメ
モリ５３のアドレスに格納する必要がある。フレームメ
モリ５３に設定された表示データは表示する順番でＦＩ
ＦＯメモリ５５に送られる。ＦＩＦＯメモリ５５は表示
クロックに従いデータをシフトしコンスタントにデータ
をカラーパレット５６に送る。カラーパレット５６は表
示データをＤ／Ａコンバータ５７に出力し、そこでアナ
ログデータに変換される。
Ｄの動作について説明する。ＣＰＵ５１はメインメモリ
５４に格納されているプログラムに従い動作する。ま
ず、最初にＣＰＵ５１はフォントＲＯＭ５２に格納され
たフォントデータを読み込み、それを加工し、フレーム
メモリ５３に転送する。もしくは、ＣＰＵ５１がメイン
メモリ５４に格納されているプログラムに従いフォント
データを生成してそれをフレームメモリ５３に格納す
る。フレームメモリ５３は表示画面と対応しているので
ＣＰＵ５１がフォントデータをフレームメモリ５３に格
納する際、表示したい画面の位置に対応したフレームメ
モリ５３のアドレスに格納する必要がある。フレームメ
モリ５３に設定された表示データは表示する順番でＦＩ
ＦＯメモリ５５に送られる。ＦＩＦＯメモリ５５は表示
クロックに従いデータをシフトしコンスタントにデータ
をカラーパレット５６に送る。カラーパレット５６は表
示データをＤ／Ａコンバータ５７に出力し、そこでアナ
ログデータに変換される。
【００１３】図１１から図１３に示す従来のキャラクタ
ＯＳＤ装置では文字及び図形等を動かす動的表示は不可
能である。また、図１４に示すビットマップＯＳＤ装置
では文字及び図面の動的表示は可能であるが、大容量の
フレームメモリを必要としていた。例えば、縦１６行、
横４０文字の表示で１文字のフォントデータのドット構
成が縦２０ドット、横１６ドットの場合、表示色を２色
としても２５．６キロバイト必要となる。このようにビ
ットマップＯＳＤをシステムオンチップ化しようとする
とフレームメモリだけでハードウエアの大半を占めるこ
とになる。
ＯＳＤ装置では文字及び図形等を動かす動的表示は不可
能である。また、図１４に示すビットマップＯＳＤ装置
では文字及び図面の動的表示は可能であるが、大容量の
フレームメモリを必要としていた。例えば、縦１６行、
横４０文字の表示で１文字のフォントデータのドット構
成が縦２０ドット、横１６ドットの場合、表示色を２色
としても２５．６キロバイト必要となる。このようにビ
ットマップＯＳＤをシステムオンチップ化しようとする
とフレームメモリだけでハードウエアの大半を占めるこ
とになる。
【００１４】
【発明が解決しようとする課題】従来のオンスクリーン
ディスプレイ装置および画像表示方法は以上のように構
成されているので、文字、図形等の動的表示をするには
大容量のフレームメモリを設けることが必要であった。
ディスプレイ装置および画像表示方法は以上のように構
成されているので、文字、図形等の動的表示をするには
大容量のフレームメモリを設けることが必要であった。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、大容量のフレームメモリ等を必要
とせずに文字及び図形等の動的表示を実行できるオンス
クリーンディスプレイ装置および画像表示方法を得るこ
とを目的とする。
めになされたもので、大容量のフレームメモリ等を必要
とせずに文字及び図形等の動的表示を実行できるオンス
クリーンディスプレイ装置および画像表示方法を得るこ
とを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明に係
るオンスクリーンディスプレイ装置は、画像の画像コー
ドを格納するための第１のメモリと、画像のフォントデ
ータがあらかじめ格納されており、第１のメモリに格納
される画像コードに対応する画像のフォントデータを出
力する第２のメモリと、動的表示を実行するか否かを示
す情報を格納するラッチ回路と、少なくとも１水平ライ
ン分の画像を格納するラインメモリと、ラインメモリに
格納するイメージデータを生成するイメージデータ生成
手段と、ラッチ回路に動的表示を実行する旨の情報が格
納されていない場合には第２のメモリの出力データを選
択し、ラッチ回路に動的表示を実行する旨の情報が格納
されている場合にはラインメモリの出力データを選択す
るセレクタとを具備するものである。
るオンスクリーンディスプレイ装置は、画像の画像コー
ドを格納するための第１のメモリと、画像のフォントデ
ータがあらかじめ格納されており、第１のメモリに格納
される画像コードに対応する画像のフォントデータを出
力する第２のメモリと、動的表示を実行するか否かを示
す情報を格納するラッチ回路と、少なくとも１水平ライ
ン分の画像を格納するラインメモリと、ラインメモリに
格納するイメージデータを生成するイメージデータ生成
手段と、ラッチ回路に動的表示を実行する旨の情報が格
納されていない場合には第２のメモリの出力データを選
択し、ラッチ回路に動的表示を実行する旨の情報が格納
されている場合にはラインメモリの出力データを選択す
るセレクタとを具備するものである。
【００１７】請求項２記載の発明に係るオンスクリーン
ディスプレイ装置は、ラインメモリは２水平ライン分の
画像を格納するラインメモリであり、一方のライン分の
画像を読み出している間に他方のライン分の画像の書き
込みを行うものである。
ディスプレイ装置は、ラインメモリは２水平ライン分の
画像を格納するラインメモリであり、一方のライン分の
画像を読み出している間に他方のライン分の画像の書き
込みを行うものである。
【００１８】請求項３記載の発明に係るオンスクリーン
ディスプレイ装置は、第１のメモリとラインメモリとを
共通のメモリで構成している。
ディスプレイ装置は、第１のメモリとラインメモリとを
共通のメモリで構成している。
【００１９】請求項４記載の発明に係るオンスクリーン
ディスプレイ装置は、ラッチ回路はスクリーンの表示ブ
ロック単位に動的表示をするか否かを示す情報を格納す
るものある。
ディスプレイ装置は、ラッチ回路はスクリーンの表示ブ
ロック単位に動的表示をするか否かを示す情報を格納す
るものある。
【００２０】請求項５記載の発明に係るオンスクリーン
ディスプレイ装置は、ラッチ回路はスクリーンの表示ブ
ロック中の１画像単位に動的表示をするか否かを示す情
報を格納するものである。
ディスプレイ装置は、ラッチ回路はスクリーンの表示ブ
ロック中の１画像単位に動的表示をするか否かを示す情
報を格納するものである。
【００２１】請求項６記載の発明に係る画像表示方法
は、スクリーンの任意の領域内の水平同期信号に対応し
て中央処理回路に割り込みを発生させる工程と、任意の
領域内でセレクタによる選択を第１のメモリの出力から
ラインメモリの出力に変更させる工程と、割り込みによ
り中央処理回路が次または数本先の水平走査線に対応す
る表示データを中央処理回路が読み出して表示データを
加工し、ラインメモリに格納する工程とを具備するもの
である。
は、スクリーンの任意の領域内の水平同期信号に対応し
て中央処理回路に割り込みを発生させる工程と、任意の
領域内でセレクタによる選択を第１のメモリの出力から
ラインメモリの出力に変更させる工程と、割り込みによ
り中央処理回路が次または数本先の水平走査線に対応す
る表示データを中央処理回路が読み出して表示データを
加工し、ラインメモリに格納する工程とを具備するもの
である。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＯ
ＳＤ装置の構成を示すブロック図である。図において、
１０１は装置全体の動作を統括するＣＰＵ（イメージデ
ータ生成手段、中央処理回路）、１０２はフォントデー
タが格納されているフォントＲＯＭ（第２のメモリ）、
１０３は文字コード等が格納されているＯＳＤＲＡＭ
（第１のメモリ）、１０４は各ブロックを動作させるの
に必要な制御信号を生成する制御信号生成回路、１０５
はＣＰＵ１０１を動作させるプログラムが格納されるメ
インメモリ、１０６は制御信号生成回路１０４によって
生成される制御信号に従ってフォントＲＯＭ１０２から
の出力信号をラッチするラッチ回路、１０７はラッチ回
路１０６の出力を制御信号生成回路１０４から制御信号
に従って出力するシフトレジスタ、１０８はシフトレジ
スタ１０７から出力されたデータに着色処理を施すＯＳ
ＤＲＧＢ回路をそれぞれ示している。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＯ
ＳＤ装置の構成を示すブロック図である。図において、
１０１は装置全体の動作を統括するＣＰＵ（イメージデ
ータ生成手段、中央処理回路）、１０２はフォントデー
タが格納されているフォントＲＯＭ（第２のメモリ）、
１０３は文字コード等が格納されているＯＳＤＲＡＭ
（第１のメモリ）、１０４は各ブロックを動作させるの
に必要な制御信号を生成する制御信号生成回路、１０５
はＣＰＵ１０１を動作させるプログラムが格納されるメ
インメモリ、１０６は制御信号生成回路１０４によって
生成される制御信号に従ってフォントＲＯＭ１０２から
の出力信号をラッチするラッチ回路、１０７はラッチ回
路１０６の出力を制御信号生成回路１０４から制御信号
に従って出力するシフトレジスタ、１０８はシフトレジ
スタ１０７から出力されたデータに着色処理を施すＯＳ
ＤＲＧＢ回路をそれぞれ示している。
【００２３】また、１００はランダムアクセスメモリか
らなるラインメモリであり、ＯＳＤ装置の水平走査線の
２本分の表示内容を記憶できるメモリ容量をもつ。この
実施の形態の水平表示文字数４０文字で１文字の水平分
解能が１６ドットの場合では、ラインメモリ１００のメ
モリ容量は２×４０×１６＝１２８０ビット（１６０バ
イト）となる。１１０はデータバス、１１１はフォント
ＲＯＭ１０２から出力されたフォントデータとラインメ
モリ１００からのデータを選択して出力するセレクタを
示している。ラインメモリ１００はデュアルポートＲＡ
Ｍもしくはそれと同等の構成をしていてデータバス１１
０を介してＣＰＵ１０１による読み書きができるととも
に同時にデータをセレクタ１１１に出力することができ
るようになっている。なお、セレクタ１１１の出力はラ
ッチ回路１０６に供給されるようになっている。また、
ラインメモリ１００はＣＰＵ１０１等が高速動作する場
合は１ライン分の画像を保持するもので構成する事がで
き、この場合にはあるラインの表示と次のラインの表示
との間にデータを加工してラインメモリ１００に格納す
る。さらに速度に余裕を持たせる場合または低速のＣＰ
Ｕ１０１を用いる場合には３本分以上のラインの画像を
格納できるラインメモリ１００を用いることもできる。
らなるラインメモリであり、ＯＳＤ装置の水平走査線の
２本分の表示内容を記憶できるメモリ容量をもつ。この
実施の形態の水平表示文字数４０文字で１文字の水平分
解能が１６ドットの場合では、ラインメモリ１００のメ
モリ容量は２×４０×１６＝１２８０ビット（１６０バ
イト）となる。１１０はデータバス、１１１はフォント
ＲＯＭ１０２から出力されたフォントデータとラインメ
モリ１００からのデータを選択して出力するセレクタを
示している。ラインメモリ１００はデュアルポートＲＡ
Ｍもしくはそれと同等の構成をしていてデータバス１１
０を介してＣＰＵ１０１による読み書きができるととも
に同時にデータをセレクタ１１１に出力することができ
るようになっている。なお、セレクタ１１１の出力はラ
ッチ回路１０６に供給されるようになっている。また、
ラインメモリ１００はＣＰＵ１０１等が高速動作する場
合は１ライン分の画像を保持するもので構成する事がで
き、この場合にはあるラインの表示と次のラインの表示
との間にデータを加工してラインメモリ１００に格納す
る。さらに速度に余裕を持たせる場合または低速のＣＰ
Ｕ１０１を用いる場合には３本分以上のラインの画像を
格納できるラインメモリ１００を用いることもできる。
【００２４】図２は図１の制御信号生成回路１０４の詳
細な構成を示すブロック図である。図において、２０９
から２２４は各ブロックを制御するための制御レジス
タ、２２５は垂直同期信号Ｖ−ＳＹＮＣによってリセッ
トされ、水平同期信号Ｈ−ＳＹＮＣのパルスをカウント
する水平同期信号パルスカウンタ、２２６は水平同期信
号パルスカウンタ２２５の出力値と各ブロックの制御レ
ジスタ２０９から２２４の値とを比較する比較器、２２
７は比較器２２６から出力されるブロック番号をラッチ
するラッチ回路、２２８は水平同期信号Ｈ−ＳＹＮＣを
分周する分周器、２２９は分周した水平同期信号Ｈ−Ｓ
ＹＮＣをラッチする垂直ラインカウンタ、２３０は表示
用クロックから水平表示文字番号、ＯＳＤＲＡＭアクセ
ス信号、フォントＲＯＭアクセス信号、シフトレジスタ
ラッチ信号、ラッチ信号等を生成する水平制御信号生成
回路をそれぞれ示している。
細な構成を示すブロック図である。図において、２０９
から２２４は各ブロックを制御するための制御レジス
タ、２２５は垂直同期信号Ｖ−ＳＹＮＣによってリセッ
トされ、水平同期信号Ｈ−ＳＹＮＣのパルスをカウント
する水平同期信号パルスカウンタ、２２６は水平同期信
号パルスカウンタ２２５の出力値と各ブロックの制御レ
ジスタ２０９から２２４の値とを比較する比較器、２２
７は比較器２２６から出力されるブロック番号をラッチ
するラッチ回路、２２８は水平同期信号Ｈ−ＳＹＮＣを
分周する分周器、２２９は分周した水平同期信号Ｈ−Ｓ
ＹＮＣをラッチする垂直ラインカウンタ、２３０は表示
用クロックから水平表示文字番号、ＯＳＤＲＡＭアクセ
ス信号、フォントＲＯＭアクセス信号、シフトレジスタ
ラッチ信号、ラッチ信号等を生成する水平制御信号生成
回路をそれぞれ示している。
【００２５】さらに、図２において、２４１から２５６
はブロック１からブロック１６に対応した制御レジスタ
２０９から２２４中に追加した１ビット分の動的表示オ
ンオフビットを格納するラッチ回路を示している。２５
７はラッチ回路２２７に追加した１ビット分のラッチ回
路である。２５８はアンド回路であり、水平同期信号Ｈ
−ＳＹＮＣまたは分周器２２８の出力とラッチ回路２５
７の出力との論理積がとられてＣＰＵ１０１に割り込み
信号として供給される。２５９はトグルフリップフロッ
プであり、水平同期信号Ｈ−ＳＹＮＣまたは分周器２２
８の出力をクロックとして垂直位置一致信号によりリセ
ットされる。表示ブロックのラッチ回路２２７及びフォ
ントＲＯＭ１０２の垂直ラインカウンタ２２９はそれぞ
れデータバス１１０に接続されており、表示ブロックの
ラッチ回路２２７およびフォントＲＯＭ１０２の垂直ラ
インカウンタ２２９の値はＣＰＵ１０１からそれらの値
を読み出すことができる。またトグルフリップフロップ
回路２５９及び水平制御信号生成回路２３０から出力さ
れる水平表示文字番号はラインメモリ１００に入力され
る。トグルフリップフロップ回路２５９の出力と水平制
御信号生成回路から出力される水平表示文字番号はライ
ンメモリ１００からセレクタ１１１にデータを読み出す
際のラインメモリ１００のアドレスとなる。ＣＰＵ１０
１がラインメモリ１００をアクセスする際のアドレスは
ＣＰＵ１０１からラインメモリ１００に入っているが図
１では省略している。ラッチ回路２５７の値はセレクタ
１１１へ転送されるように構成されている。なお、アン
ド回路２５８の出力はシフトレジスタ１０７に転送され
るように構成されている。
はブロック１からブロック１６に対応した制御レジスタ
２０９から２２４中に追加した１ビット分の動的表示オ
ンオフビットを格納するラッチ回路を示している。２５
７はラッチ回路２２７に追加した１ビット分のラッチ回
路である。２５８はアンド回路であり、水平同期信号Ｈ
−ＳＹＮＣまたは分周器２２８の出力とラッチ回路２５
７の出力との論理積がとられてＣＰＵ１０１に割り込み
信号として供給される。２５９はトグルフリップフロッ
プであり、水平同期信号Ｈ−ＳＹＮＣまたは分周器２２
８の出力をクロックとして垂直位置一致信号によりリセ
ットされる。表示ブロックのラッチ回路２２７及びフォ
ントＲＯＭ１０２の垂直ラインカウンタ２２９はそれぞ
れデータバス１１０に接続されており、表示ブロックの
ラッチ回路２２７およびフォントＲＯＭ１０２の垂直ラ
インカウンタ２２９の値はＣＰＵ１０１からそれらの値
を読み出すことができる。またトグルフリップフロップ
回路２５９及び水平制御信号生成回路２３０から出力さ
れる水平表示文字番号はラインメモリ１００に入力され
る。トグルフリップフロップ回路２５９の出力と水平制
御信号生成回路から出力される水平表示文字番号はライ
ンメモリ１００からセレクタ１１１にデータを読み出す
際のラインメモリ１００のアドレスとなる。ＣＰＵ１０
１がラインメモリ１００をアクセスする際のアドレスは
ＣＰＵ１０１からラインメモリ１００に入っているが図
１では省略している。ラッチ回路２５７の値はセレクタ
１１１へ転送されるように構成されている。なお、アン
ド回路２５８の出力はシフトレジスタ１０７に転送され
るように構成されている。
【００２６】次に動作について説明する。図３は表示画
面とオンスクリーン表示との関係を示す図である。図に
示すように、この例では４０文字、１６行となってお
り、水平１ラインの表示毎にブロック１からブロック１
６が表示されている。なお、１つのブロックの中の１つ
の文字または図形はブロック１の右から２文字目の「３
９」の表示例に示すように横１６ドット、縦２０ドット
となっている。
面とオンスクリーン表示との関係を示す図である。図に
示すように、この例では４０文字、１６行となってお
り、水平１ラインの表示毎にブロック１からブロック１
６が表示されている。なお、１つのブロックの中の１つ
の文字または図形はブロック１の右から２文字目の「３
９」の表示例に示すように横１６ドット、縦２０ドット
となっている。
【００２７】まず、グラフィック等の動的な表示をしな
い場合つまり静的表示の場合について説明する。各ブロ
ックの制御レジスタ２０９から２２４に垂直表示開始位
置を設定する。また各ブロックの制御レジスタ２０９か
ら２２４の動的表示オンオフビット２４１から２５６に
は動的表示オフを意味する値“０”を設定する。その他
のＯＳＤＲＡＭ１０３等の設定は図１０のＯＳＤＲＡＭ
３のものと同様である。
い場合つまり静的表示の場合について説明する。各ブロ
ックの制御レジスタ２０９から２２４に垂直表示開始位
置を設定する。また各ブロックの制御レジスタ２０９か
ら２２４の動的表示オンオフビット２４１から２５６に
は動的表示オフを意味する値“０”を設定する。その他
のＯＳＤＲＡＭ１０３等の設定は図１０のＯＳＤＲＡＭ
３のものと同様である。
【００２８】まずレジスタ等の設定について説明する。
メインメモリ１０５に格納されているプログラムに従
い、まず、ＣＰＵ１０１が制御信号生成回路１０４の各
ブロックの制御レジスタ２０９から２２４を設定する。
各ブロックの制御レジスタ２０９から２２４には各ブロ
ック１から１６に対して各ブロックの垂直表示開始位置
等のデータが格納される。次に、ＣＰＵ１０１は表示さ
せたい箇所（第何ブロックの水平方向の第何文字目）に
対応するＯＳＤＲＡＭ１０３のアドレスに表示させたい
文字の文字コード等を格納する。そして、制御信号生成
回路１０４にある表示開始を制御するビット等（図示省
略）を設定することで表示を開始する。
メインメモリ１０５に格納されているプログラムに従
い、まず、ＣＰＵ１０１が制御信号生成回路１０４の各
ブロックの制御レジスタ２０９から２２４を設定する。
各ブロックの制御レジスタ２０９から２２４には各ブロ
ック１から１６に対して各ブロックの垂直表示開始位置
等のデータが格納される。次に、ＣＰＵ１０１は表示さ
せたい箇所（第何ブロックの水平方向の第何文字目）に
対応するＯＳＤＲＡＭ１０３のアドレスに表示させたい
文字の文字コード等を格納する。そして、制御信号生成
回路１０４にある表示開始を制御するビット等（図示省
略）を設定することで表示を開始する。
【００２９】次に垂直表示開始位置の決定について説明
する。水平同期信号パルスカウンタ２２５は垂直同期信
号Ｖ−ＳＹＮＣでリセットされ、その後水平同期信号Ｈ
−ＳＹＮＣのパルスをカウントする。比較器２２６は水
平同期信号Ｈ−ＳＹＮＣのパルスが入る度に水平同期信
号パルスカウンタ２２５のカウント値と制御レジスタ２
０９から２２４に格納されている垂直表示開始位置の値
を順次比較する。そしてこれらの値が一致したら垂直位
置一致信号を出力する。そして表示ブロックの番号がラ
ッチ回路２２７に転送される。ラッチされた表示ブロッ
ク番号はＯＳＤＲＡＭ１０３に入力される。
する。水平同期信号パルスカウンタ２２５は垂直同期信
号Ｖ−ＳＹＮＣでリセットされ、その後水平同期信号Ｈ
−ＳＹＮＣのパルスをカウントする。比較器２２６は水
平同期信号Ｈ−ＳＹＮＣのパルスが入る度に水平同期信
号パルスカウンタ２２５のカウント値と制御レジスタ２
０９から２２４に格納されている垂直表示開始位置の値
を順次比較する。そしてこれらの値が一致したら垂直位
置一致信号を出力する。そして表示ブロックの番号がラ
ッチ回路２２７に転送される。ラッチされた表示ブロッ
ク番号はＯＳＤＲＡＭ１０３に入力される。
【００３０】垂直位置一致信号により表示ブロックのラ
ッチ回路２２７には垂直開始位置が一致したブロック番
号が格納される。そしてラッチ回路２５７には垂直表示
開始位置が一致したブロックの制御レジスタの動的表示
オンオフビットの値が格納される。今、各ブロックの動
的表示オンオフビット２４１から２５６には“０”が格
納されているのでラッチ回路２５７には“０”が格納さ
れる。よって図２のアンドゲート２５８によって生成さ
れる割り込み要求信号が発生しない。なお、割り込みは
エッジセンスとする。
ッチ回路２２７には垂直開始位置が一致したブロック番
号が格納される。そしてラッチ回路２５７には垂直表示
開始位置が一致したブロックの制御レジスタの動的表示
オンオフビットの値が格納される。今、各ブロックの動
的表示オンオフビット２４１から２５６には“０”が格
納されているのでラッチ回路２５７には“０”が格納さ
れる。よって図２のアンドゲート２５８によって生成さ
れる割り込み要求信号が発生しない。なお、割り込みは
エッジセンスとする。
【００３１】ラッチ回路２２７に格納された動的表示オ
フを意味する“０”の値は図１のセレクタ１１１に入力
される。ラッチ回路２５７の値が“０”のときはセレク
タ１１１はフォントＲＯＭ１０２の出力をラッチ回路１
０６に出力する。従って、以上の場合、図１の回路構成
は、従来技術で説明をした回路構成１０と同等になる。
このため、ラッチ１０６、シフトレジスタ１０７、ＯＳ
ＤＲＧＢ回路１０８の動作は従来技術で説明したラッチ
回路６、シフトレジスタ７、ＯＳＤＲＧＢ回路８の動作
と同様になる。
フを意味する“０”の値は図１のセレクタ１１１に入力
される。ラッチ回路２５７の値が“０”のときはセレク
タ１１１はフォントＲＯＭ１０２の出力をラッチ回路１
０６に出力する。従って、以上の場合、図１の回路構成
は、従来技術で説明をした回路構成１０と同等になる。
このため、ラッチ１０６、シフトレジスタ１０７、ＯＳ
ＤＲＧＢ回路１０８の動作は従来技術で説明したラッチ
回路６、シフトレジスタ７、ＯＳＤＲＧＢ回路８の動作
と同様になる。
【００３２】次に動的な表示の場合を説明する。図４は
動的な表示をする場合の動作を示す各部の信号を示すタ
イミングチャートである。また、図５はこの発明による
動的表示の例を示す図である。図５に示すように、動的
表示では時間とともに文字あるいは図形の形状が変化す
るものである。各ブロックの制御レジスタ２０９から２
２４に垂直位置開始位置を設定し、各ブロックの制御レ
ジスタの動的表示オンオフビット２４１から２５６には
動的表示オンを意味する値“１”を設定する。その他の
ＯＳＤＲＡＭ１０３の設定は静的表示の場合と同じであ
るので重複する説明を省略する。
動的な表示をする場合の動作を示す各部の信号を示すタ
イミングチャートである。また、図５はこの発明による
動的表示の例を示す図である。図５に示すように、動的
表示では時間とともに文字あるいは図形の形状が変化す
るものである。各ブロックの制御レジスタ２０９から２
２４に垂直位置開始位置を設定し、各ブロックの制御レ
ジスタの動的表示オンオフビット２４１から２５６には
動的表示オンを意味する値“１”を設定する。その他の
ＯＳＤＲＡＭ１０３の設定は静的表示の場合と同じであ
るので重複する説明を省略する。
【００３３】比較器２２６から出力される垂直位置一致
信号が発生するまでは本実施の形態で説明した静的表示
の場合と同じであるので重複する説明を省略する。垂直
位置一致信号により表示ブロックのラッチ回路２２７に
は垂直表示開始位置が一致したブロック数が格納され
る。そしてラッチ回路２５７には垂直表示開始位置が一
致したブロックの制御レジスタの動的表示オンオフビッ
トの値が格納される。
信号が発生するまでは本実施の形態で説明した静的表示
の場合と同じであるので重複する説明を省略する。垂直
位置一致信号により表示ブロックのラッチ回路２２７に
は垂直表示開始位置が一致したブロック数が格納され
る。そしてラッチ回路２５７には垂直表示開始位置が一
致したブロックの制御レジスタの動的表示オンオフビッ
トの値が格納される。
【００３４】ラッチ回路２２７に“１”が格納されると
アンドゲート２５８によって水平同期信号毎に割り込み
要求信号が発生する。この割り込み要求信号はＣＰＵ１
０１に供給される。するとＣＰＵ１０１は割り込みルー
チンのプログラムを実行する。図６はこの割り込み処理
のプログラムを示すフローチャートである。図に示すよ
うに、まず各レジスタに値を設定したのち（ステップＳ
Ｔ６０１）、走査線が垂直表示開始位置を走査して垂直
表示開始位置が一致すると（ステップＳＴ６０２）、Ｃ
ＰＵ１０１は表示ブロックのラッチ回路２２７から現在
表示しているブロック番号を読み出し、この値から動的
表示をしたい文字コードを割り出す。またＣＰＵ１０１
はフォントＲＯＭ１０２の垂直ラインカウンタ２２９か
ら現在表示中のフォントＲＯＭ１０２の垂直ライン数Ｌ
Ｎを読み込む（ステップＳＴ６０４）。これらの値から
ＣＰＵ１０１は動的表示させる文字のフォントの次のラ
インで表示するフォントデータを読み込みそれを加工す
る（ステップＳＴ６０５）。そして加工終了後はその加
工データをラインメモリ１００の次の水平走査線で表示
する所定の箇所に格納（ステップＳＴ６０６）して割り
込みルーチンを抜ける。
アンドゲート２５８によって水平同期信号毎に割り込み
要求信号が発生する。この割り込み要求信号はＣＰＵ１
０１に供給される。するとＣＰＵ１０１は割り込みルー
チンのプログラムを実行する。図６はこの割り込み処理
のプログラムを示すフローチャートである。図に示すよ
うに、まず各レジスタに値を設定したのち（ステップＳ
Ｔ６０１）、走査線が垂直表示開始位置を走査して垂直
表示開始位置が一致すると（ステップＳＴ６０２）、Ｃ
ＰＵ１０１は表示ブロックのラッチ回路２２７から現在
表示しているブロック番号を読み出し、この値から動的
表示をしたい文字コードを割り出す。またＣＰＵ１０１
はフォントＲＯＭ１０２の垂直ラインカウンタ２２９か
ら現在表示中のフォントＲＯＭ１０２の垂直ライン数Ｌ
Ｎを読み込む（ステップＳＴ６０４）。これらの値から
ＣＰＵ１０１は動的表示させる文字のフォントの次のラ
インで表示するフォントデータを読み込みそれを加工す
る（ステップＳＴ６０５）。そして加工終了後はその加
工データをラインメモリ１００の次の水平走査線で表示
する所定の箇所に格納（ステップＳＴ６０６）して割り
込みルーチンを抜ける。
【００３５】なお、図６のステップＳＴ６０３からステ
ップＳＴ６０６は図７に示すようにステップＳＴ７０１
からステップＳＴ７０３と入れ替えてもよい。この場合
には、割り込みルーチンにおいて、あらかじめメモリ等
に格納されているデータをＣＰＵ１０１に読み込む（ス
テップＳＴ７０１）。そしてＣＰＵ１０１はそのデータ
を加工して（ステップＳＴ７０２）、加工したデータを
ラインメモリ１００に格納する（ステップＳＴ７０
３）。
ップＳＴ６０６は図７に示すようにステップＳＴ７０１
からステップＳＴ７０３と入れ替えてもよい。この場合
には、割り込みルーチンにおいて、あらかじめメモリ等
に格納されているデータをＣＰＵ１０１に読み込む（ス
テップＳＴ７０１）。そしてＣＰＵ１０１はそのデータ
を加工して（ステップＳＴ７０２）、加工したデータを
ラインメモリ１００に格納する（ステップＳＴ７０
３）。
【００３６】次に、セレクタ１１１の切り換えについて
説明する。ラッチ回路２５７に格納されている値“１”
はセレクタ１１１に入力される。そしてセレクタ１１１
の出力はラインメモリ１００の出力が選択される。以下
動的表示オンオフビットを格納しているラッチ回路２５
７の値が“１”である間フォントデータはラインメモリ
１００から供給される。
説明する。ラッチ回路２５７に格納されている値“１”
はセレクタ１１１に入力される。そしてセレクタ１１１
の出力はラインメモリ１００の出力が選択される。以下
動的表示オンオフビットを格納しているラッチ回路２５
７の値が“１”である間フォントデータはラインメモリ
１００から供給される。
【００３７】ラインメモリ１００はトグルフリップフロ
ップ２５９の出力信号及び水平制御信号生成回路２３０
から出力される水平表示文字数が指定する番地のメモリ
内容をＯＳＤＲＡＭアクセス信号に従い、セレクタ１１
１に出力する。このようにして動的表示が実現される。
ップ２５９の出力信号及び水平制御信号生成回路２３０
から出力される水平表示文字数が指定する番地のメモリ
内容をＯＳＤＲＡＭアクセス信号に従い、セレクタ１１
１に出力する。このようにして動的表示が実現される。
【００３８】以上の構成をとることで、表示画面の任意
の領域の文字、図形等に対して図５に示すような動的な
表示をビットマップＯＳＤより小さな容量の表示用メモ
リ（ラインメモリ）で実現できる。例えば、実施の形態
であげたように縦１６行、横４０文字（１文字のドット
構成が２０ドット×１６ドット）を表示する場合、ライ
ンメモリ１００の容量は２×４０×１６＝１２８０ビッ
ト（１６０バイト）となり、同一条件のビットマップＯ
ＳＤのフレームメモリの容量（２５．６キロバイト）の
１６０分の１となる。また、動的表示をしない場合には
キャラクタＯＳＤとして動作するためＣＰＵ１０１に必
要以上の負荷を与えることがないという効果がある。
の領域の文字、図形等に対して図５に示すような動的な
表示をビットマップＯＳＤより小さな容量の表示用メモ
リ（ラインメモリ）で実現できる。例えば、実施の形態
であげたように縦１６行、横４０文字（１文字のドット
構成が２０ドット×１６ドット）を表示する場合、ライ
ンメモリ１００の容量は２×４０×１６＝１２８０ビッ
ト（１６０バイト）となり、同一条件のビットマップＯ
ＳＤのフレームメモリの容量（２５．６キロバイト）の
１６０分の１となる。また、動的表示をしない場合には
キャラクタＯＳＤとして動作するためＣＰＵ１０１に必
要以上の負荷を与えることがないという効果がある。
【００３９】実施の形態２．図８はこの発明の実施の形
態２によるＯＳＤ装置の構成を示すブロック図である。
図において、１０３ａはラインメモリ付のＯＳＤＲＡＭ
（共通のメモリ）、１０４ａは各ブロックを動作させる
のに必要な制御信号を生成する制御信号生成回路を示し
ている。なお、図１と同一の部分には同一符号を付し、
重複する説明は省略する。
態２によるＯＳＤ装置の構成を示すブロック図である。
図において、１０３ａはラインメモリ付のＯＳＤＲＡＭ
（共通のメモリ）、１０４ａは各ブロックを動作させる
のに必要な制御信号を生成する制御信号生成回路を示し
ている。なお、図１と同一の部分には同一符号を付し、
重複する説明は省略する。
【００４０】図９は図８の制御信号生成回路１０４ａの
詳細な構成を示すブロック図である。なお、図２と同一
の部分には同一符号を付し、重複する説明は省略する。
図９において、３００はセレクタを示しており、表示ブ
ロックのラッチ回路２２７にラッチされている表示ブロ
ック番号とトグルフリップフロップ２５９の出力信号の
うちのいずれかをラッチ回路２５７にラッチされている
信号に従って選択してラインメモリ付ＯＳＤＲＡＭ１０
３ａに供給するセレクタを示している。セレクタ３００
の出力信号と水平制御信号生成回路２３０からラインメ
モリ付ＯＳＤＲＡＭ１０３ａに供給される水平表示文字
番号はラインメモリ付ＯＳＤＲＡＭ１０３ａのアドレス
となる。また水平制御信号生成回路２３０から出力され
るＯＳＤＲＡＭアクセス信号はＯＳＤＲＡＭ１０３ａの
アクセス信号となる。
詳細な構成を示すブロック図である。なお、図２と同一
の部分には同一符号を付し、重複する説明は省略する。
図９において、３００はセレクタを示しており、表示ブ
ロックのラッチ回路２２７にラッチされている表示ブロ
ック番号とトグルフリップフロップ２５９の出力信号の
うちのいずれかをラッチ回路２５７にラッチされている
信号に従って選択してラインメモリ付ＯＳＤＲＡＭ１０
３ａに供給するセレクタを示している。セレクタ３００
の出力信号と水平制御信号生成回路２３０からラインメ
モリ付ＯＳＤＲＡＭ１０３ａに供給される水平表示文字
番号はラインメモリ付ＯＳＤＲＡＭ１０３ａのアドレス
となる。また水平制御信号生成回路２３０から出力され
るＯＳＤＲＡＭアクセス信号はＯＳＤＲＡＭ１０３ａの
アクセス信号となる。
【００４１】次に動作について説明する。ラッチ回路２
５７にラッチされている動的表示オンオフビットの値に
よりセレクタ３００を切り換える。従って、セレクタ３
００の出力は動的表示をするときはトグルフリップフロ
ップ２５９の出力となり、動的表示をしないときはラッ
チ回路２２７の出力となる。以上の動作により実質的に
実施の形態１と同様の動作を実行することができる。な
お、ラインメモリ付ＯＳＤＲＡＭ１０３ａに含まれてい
るラインメモリとして機能するメモリ部分には動的表示
をしないときは文字コードを格納することができる。
５７にラッチされている動的表示オンオフビットの値に
よりセレクタ３００を切り換える。従って、セレクタ３
００の出力は動的表示をするときはトグルフリップフロ
ップ２５９の出力となり、動的表示をしないときはラッ
チ回路２２７の出力となる。以上の動作により実質的に
実施の形態１と同様の動作を実行することができる。な
お、ラインメモリ付ＯＳＤＲＡＭ１０３ａに含まれてい
るラインメモリとして機能するメモリ部分には動的表示
をしないときは文字コードを格納することができる。
【００４２】実施の形態１のＯＳＤＲＡＭ１０３とライ
ンメモリ１００とを一つのメモリにしているため実施の
形態１よりもさらに小さなハードウエアで動的表示を実
現することができる効果がある。
ンメモリ１００とを一つのメモリにしているため実施の
形態１よりもさらに小さなハードウエアで動的表示を実
現することができる効果がある。
【００４３】実施の形態３．実施の形態１では表示内容
をフォントＲＯＭ１０２とラインメモリ１００とから選
択するセレクタ１１１を制御するラッチ回路が表示ブロ
ック毎に設けられた制御レジスタに対応していた。しか
し、セレクタ１１１を制御するビットを文字単位でもた
せるようにしてもよい。この場合には例えば、１）セレ
クタ１１１を制御するビットをラインメモリ１００に配
置する、２）セレクタ１１１を制御するビットをＯＳＤ
ＲＡＭ１０３に配置する、３）セレクタ１１１を制御す
るビットを格納するための専用レジスタを設ける等の構
成をとることができる。
をフォントＲＯＭ１０２とラインメモリ１００とから選
択するセレクタ１１１を制御するラッチ回路が表示ブロ
ック毎に設けられた制御レジスタに対応していた。しか
し、セレクタ１１１を制御するビットを文字単位でもた
せるようにしてもよい。この場合には例えば、１）セレ
クタ１１１を制御するビットをラインメモリ１００に配
置する、２）セレクタ１１１を制御するビットをＯＳＤ
ＲＡＭ１０３に配置する、３）セレクタ１１１を制御す
るビットを格納するための専用レジスタを設ける等の構
成をとることができる。
【００４４】以上のいずれかの形態をとることで、文字
単位で表示内容をフォントＲＯＭ１０２とラインメモリ
１００とから選択するセレクタ１１１を切り換えること
ができる。そして表示内容を文字単位でフォントＲＯＭ
１０２のデータとラインメモリ１００のデータとから選
択でき、より高品質の表示を実現できる効果がある。
単位で表示内容をフォントＲＯＭ１０２とラインメモリ
１００とから選択するセレクタ１１１を切り換えること
ができる。そして表示内容を文字単位でフォントＲＯＭ
１０２のデータとラインメモリ１００のデータとから選
択でき、より高品質の表示を実現できる効果がある。
【００４５】実施の形態４．図１０はこの発明の実施の
形態４によるＯＳＤ装置の構成を示すブロック図であ
る。図において、４００はイメージデータに着色を施す
着色回路を示している。この着色回路４００は図１４で
説明したＦＩＦＯ、カラーパレット、Ｄ／Ａコンバータ
等に相当するものである。なお、図１と同一の部分には
同一符号を付し、重複する説明は省略する。
形態４によるＯＳＤ装置の構成を示すブロック図であ
る。図において、４００はイメージデータに着色を施す
着色回路を示している。この着色回路４００は図１４で
説明したＦＩＦＯ、カラーパレット、Ｄ／Ａコンバータ
等に相当するものである。なお、図１と同一の部分には
同一符号を付し、重複する説明は省略する。
【００４６】実施の形態１では表示内容を選択するセレ
クタ１１１の位置がフォントＲＯＭ１０２の出力とライ
ンメモリ１００の出力との先にあったが、それ以外に図
１０に示すようにすることも可能である。表示内容を選
択するセレクタ１１１はＯＳＤＲＧＢ回路１０８の出力
と着色回路４００の出力を選択するように設けられてい
る。
クタ１１１の位置がフォントＲＯＭ１０２の出力とライ
ンメモリ１００の出力との先にあったが、それ以外に図
１０に示すようにすることも可能である。表示内容を選
択するセレクタ１１１はＯＳＤＲＧＢ回路１０８の出力
と着色回路４００の出力を選択するように設けられてい
る。
【００４７】次に動作について説明する。着色回路４０
０はラインメモリ１００の出力データを色データに変換
してセレクタ１１１に出力する。一方、このラインメモ
リ１００のデータをもとに生成された色データとフォン
トＲＯＭ１０２のデータをもとに生成された色データと
を制御信号生成回路１０４から送られてくる制御信号に
従って選択し、出力する。
０はラインメモリ１００の出力データを色データに変換
してセレクタ１１１に出力する。一方、このラインメモ
リ１００のデータをもとに生成された色データとフォン
トＲＯＭ１０２のデータをもとに生成された色データと
を制御信号生成回路１０４から送られてくる制御信号に
従って選択し、出力する。
【００４８】従って、このＯＳＤ装置においても実施の
形態１のＯＳＤ装置と同等の効果が得られる。
形態１のＯＳＤ装置と同等の効果が得られる。
【００４９】また、表示内容をフォントＲＯＭ１０２の
データとラインメモリ１００のデータとから選択するセ
レクタ１１１の位置は以上の位置以外であってもよい。
つまり、表示内容を選択するセレクタ１１１がフォント
ＲＯＭ１０２の出力データからＯＳＤＲＧＢ回路１０８
の出力に至る経路のいずれかの中間信号との先に配置さ
れた場合でも論理的に同様の効果が得られる。さらにセ
レクタ１１１は２つの入力をオアするようにしてもよ
い。このようにすることで多種の表示を実行することが
できる。
データとラインメモリ１００のデータとから選択するセ
レクタ１１１の位置は以上の位置以外であってもよい。
つまり、表示内容を選択するセレクタ１１１がフォント
ＲＯＭ１０２の出力データからＯＳＤＲＧＢ回路１０８
の出力に至る経路のいずれかの中間信号との先に配置さ
れた場合でも論理的に同様の効果が得られる。さらにセ
レクタ１１１は２つの入力をオアするようにしてもよ
い。このようにすることで多種の表示を実行することが
できる。
【００５０】
【発明の効果】この発明のオンスクリーンディスプレイ
装置は、動的表示をビットマップＯＳＤより小さな容量
のメモリで実現できる。また、文字単位で表示内容をフ
ォントＲＯＭとラインメモリから選択するセレクタを切
り換えることでより高品質の表示を実現できる効果があ
る。
装置は、動的表示をビットマップＯＳＤより小さな容量
のメモリで実現できる。また、文字単位で表示内容をフ
ォントＲＯＭとラインメモリから選択するセレクタを切
り換えることでより高品質の表示を実現できる効果があ
る。
【図１】 この発明の実施の形態１によるＯＳＤ装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１の制御信号生成回路の詳細な構成を示す
ブロック図である。
ブロック図である。
【図３】 この発明の実施の形態１による表示画面とオ
ンスクリーン表示との関係を示す図である。
ンスクリーン表示との関係を示す図である。
【図４】 この発明の実施の形態１による動的な表示を
する場合の動作を示す各部の信号を示すタイミングチャ
ートである。
する場合の動作を示す各部の信号を示すタイミングチャ
ートである。
【図５】 この発明の実施の形態１による動的表示の例
を示す図である。
を示す図である。
【図６】 この発明の実施の形態１による割り込み処理
のプログラムを示すフローチャートである。
のプログラムを示すフローチャートである。
【図７】 この発明の実施の形態１による割り込み処理
のプログラムを示すフローチャートである。
のプログラムを示すフローチャートである。
【図８】 この発明の実施の形態２によるＯＳＤ装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】 図８の制御信号生成回路の詳細な構成を示す
ブロック図である。
ブロック図である。
【図１０】 この発明の実施の形態４によるＯＳＤ装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】 従来のキャラクタＯＳＤ装置の回路の構成
を示すブロック図である。
を示すブロック図である。
【図１２】 図１１の制御信号生成回路の詳細な構成を
示すブロック図である。
示すブロック図である。
【図１３】 従来のキャラクタＯＳＤの動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１４】 従来のビットマップＯＳＤの構成を示すブ
ロック図である。
ロック図である。
１００ ラインメモリ、１０１ ＣＰＵ（イメージデー
タ生成手段、中央処理回路）、１０２ フォントＲＯＭ
（第２のメモリ）、１０３ ＯＳＤＲＡＭ（第１のメモ
リ）、１０３ａ ラインメモリ付ＯＳＤＲＡＭ（共通の
メモリ）、１１１ セレクタ、２４１〜２５６ ラッチ
回路。
タ生成手段、中央処理回路）、１０２ フォントＲＯＭ
（第２のメモリ）、１０３ ＯＳＤＲＡＭ（第１のメモ
リ）、１０３ａ ラインメモリ付ＯＳＤＲＡＭ（共通の
メモリ）、１１１ セレクタ、２４１〜２５６ ラッチ
回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年８月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図１２は図１１の制御信号生成回路４の詳
細な構成を示すブロック図である。図において、９から
２４は各ブロックを制御するための制御レジスタ、２５
は垂直同期信号Ｖ−ＳＹＮＣによってリセットされ、水
平同期信号Ｈ−ＳＹＮＣのパルスをカウントする水平同
期信号パルスカウンタ、２６は水平同期信号パルスカウ
ンタ２５の出力値と各ブロックの制御レジスタ９から２
４の値とを比較する比較器、２７は比較器２６から出力
される表示ブロック番号をラッチするラッチ回路、２８
は水平同期信号Ｈ−ＳＹＮＣを分周する分周器、２９は
分周した水平同期信号Ｈ−ＳＹＮＣをカウントする垂直
ラインカウンタ、３０は表示用クロックから水平表示文
字番号、ＯＳＤＲＡＭアクセス信号、フォントＲＯＭア
クセス信号、シフトレジスタラッチ信号、ラッチ信号等
を生成する水平制御信号生成回路をそれぞれ示してい
る。
細な構成を示すブロック図である。図において、９から
２４は各ブロックを制御するための制御レジスタ、２５
は垂直同期信号Ｖ−ＳＹＮＣによってリセットされ、水
平同期信号Ｈ−ＳＹＮＣのパルスをカウントする水平同
期信号パルスカウンタ、２６は水平同期信号パルスカウ
ンタ２５の出力値と各ブロックの制御レジスタ９から２
４の値とを比較する比較器、２７は比較器２６から出力
される表示ブロック番号をラッチするラッチ回路、２８
は水平同期信号Ｈ−ＳＹＮＣを分周する分周器、２９は
分周した水平同期信号Ｈ−ＳＹＮＣをカウントする垂直
ラインカウンタ、３０は表示用クロックから水平表示文
字番号、ＯＳＤＲＡＭアクセス信号、フォントＲＯＭア
クセス信号、シフトレジスタラッチ信号、ラッチ信号等
を生成する水平制御信号生成回路をそれぞれ示してい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】請求項１記載の発明に係
るオンスクリーンディスプレイ装置は、画像の画像コー
ドを格納するための第１のメモリと、画像の画像データ
があらかじめ格納されており、第１のメモリに格納され
る画像コードに対応する画像の画像データを出力する第
２のメモリと、動的表示を実行するか否かを示す情報を
格納するラッチ回路と、少なくとも１水平ライン分の画
像を格納するラインメモリと、ラインメモリに格納する
イメージデータを生成するイメージデータ生成手段と、
ラッチ回路に動的表示を実行する旨の情報が格納されて
いない場合には第２のメモリの出力データを選択し、ラ
ッチ回路に動的表示を実行する旨の情報が格納されてい
る場合にはラインメモリの出力データを選択するセレク
タとを具備するものである。
るオンスクリーンディスプレイ装置は、画像の画像コー
ドを格納するための第１のメモリと、画像の画像データ
があらかじめ格納されており、第１のメモリに格納され
る画像コードに対応する画像の画像データを出力する第
２のメモリと、動的表示を実行するか否かを示す情報を
格納するラッチ回路と、少なくとも１水平ライン分の画
像を格納するラインメモリと、ラインメモリに格納する
イメージデータを生成するイメージデータ生成手段と、
ラッチ回路に動的表示を実行する旨の情報が格納されて
いない場合には第２のメモリの出力データを選択し、ラ
ッチ回路に動的表示を実行する旨の情報が格納されてい
る場合にはラインメモリの出力データを選択するセレク
タとを具備するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】図２は図１の制御信号生成回路１０４の詳
細な構成を示すブロック図である。図において、２０９
から２２４は各ブロックを制御するための制御レジス
タ、２２５は垂直同期信号Ｖ−ＳＹＮＣによってリセッ
トされ、水平同期信号Ｈ−ＳＹＮＣのパルスをカウント
する水平同期信号パルスカウンタ、２２６は水平同期信
号パルスカウンタ２２５の出力値と各ブロックの制御レ
ジスタ２０９から２２４の値とを比較する比較器、２２
７は比較器２２６から出力されるブロック番号をラッチ
するラッチ回路、２２８は水平同期信号Ｈ−ＳＹＮＣを
分周する分周器、２２９は分周した水平同期信号Ｈ−Ｓ
ＹＮＣをカウントする垂直ラインカウンタ、２３０は表
示用クロックから水平表示文字番号、ＯＳＤＲＡＭアク
セス信号、フォントＲＯＭアクセス信号、シフトレジス
タラッチ信号、ラッチ信号等を生成する水平制御信号生
成回路をそれぞれ示している。
細な構成を示すブロック図である。図において、２０９
から２２４は各ブロックを制御するための制御レジス
タ、２２５は垂直同期信号Ｖ−ＳＹＮＣによってリセッ
トされ、水平同期信号Ｈ−ＳＹＮＣのパルスをカウント
する水平同期信号パルスカウンタ、２２６は水平同期信
号パルスカウンタ２２５の出力値と各ブロックの制御レ
ジスタ２０９から２２４の値とを比較する比較器、２２
７は比較器２２６から出力されるブロック番号をラッチ
するラッチ回路、２２８は水平同期信号Ｈ−ＳＹＮＣを
分周する分周器、２２９は分周した水平同期信号Ｈ−Ｓ
ＹＮＣをカウントする垂直ラインカウンタ、２３０は表
示用クロックから水平表示文字番号、ＯＳＤＲＡＭアク
セス信号、フォントＲＯＭアクセス信号、シフトレジス
タラッチ信号、ラッチ信号等を生成する水平制御信号生
成回路をそれぞれ示している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】さらに、図２において、２４１から２５６
はブロック１からブロック１６に対応した制御レジスタ
２０９から２２４中に追加した１ビット分の動的表示オ
ンオフビットを格納するラッチ回路を示している。２５
７はラッチ回路２２７に追加した１ビット分のラッチ回
路である。２５８はアンド回路であり、水平同期信号Ｈ
−ＳＹＮＣまたは分周器２２８の出力とラッチ回路２５
７の出力との論理積がとられてＣＰＵ１０１に割り込み
信号として供給される。２５９はトグルフリップフロッ
プであり、水平同期信号Ｈ−ＳＹＮＣまたは分周器２２
８の出力をクロックとして垂直位置一致信号によりリセ
ットされる。表示ブロックのラッチ回路２２７及びフォ
ントＲＯＭ１０２の垂直ラインカウンタ２２９はそれぞ
れデータバス１１０に接続されており、表示ブロックの
ラッチ回路２２７およびフォントＲＯＭ１０２の垂直ラ
インカウンタ２２９の値はＣＰＵ１０１からそれらの値
を読み出すことができる。またトグルフリップフロップ
回路２５９及び水平制御信号生成回路２３０から出力さ
れる水平表示文字番号はラインメモリ１００に入力され
る。トグルフリップフロップ回路２５９の出力と水平制
御信号生成回路から出力される水平表示文字番号はライ
ンメモリ１００からセレクタ１１１にデータを読み出す
際のラインメモリ１００のアドレスとなる。ＣＰＵ１０
１がラインメモリ１００をアクセスする際のアドレスは
ＣＰＵ１０１からラインメモリ１００に入っているが図
１では省略している。ラッチ回路２５７の値はセレクタ
１１１へ転送されるように構成されている。
はブロック１からブロック１６に対応した制御レジスタ
２０９から２２４中に追加した１ビット分の動的表示オ
ンオフビットを格納するラッチ回路を示している。２５
７はラッチ回路２２７に追加した１ビット分のラッチ回
路である。２５８はアンド回路であり、水平同期信号Ｈ
−ＳＹＮＣまたは分周器２２８の出力とラッチ回路２５
７の出力との論理積がとられてＣＰＵ１０１に割り込み
信号として供給される。２５９はトグルフリップフロッ
プであり、水平同期信号Ｈ−ＳＹＮＣまたは分周器２２
８の出力をクロックとして垂直位置一致信号によりリセ
ットされる。表示ブロックのラッチ回路２２７及びフォ
ントＲＯＭ１０２の垂直ラインカウンタ２２９はそれぞ
れデータバス１１０に接続されており、表示ブロックの
ラッチ回路２２７およびフォントＲＯＭ１０２の垂直ラ
インカウンタ２２９の値はＣＰＵ１０１からそれらの値
を読み出すことができる。またトグルフリップフロップ
回路２５９及び水平制御信号生成回路２３０から出力さ
れる水平表示文字番号はラインメモリ１００に入力され
る。トグルフリップフロップ回路２５９の出力と水平制
御信号生成回路から出力される水平表示文字番号はライ
ンメモリ１００からセレクタ１１１にデータを読み出す
際のラインメモリ１００のアドレスとなる。ＣＰＵ１０
１がラインメモリ１００をアクセスする際のアドレスは
ＣＰＵ１０１からラインメモリ１００に入っているが図
１では省略している。ラッチ回路２５７の値はセレクタ
１１１へ転送されるように構成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】まず、グラフィック等の動的な表示をしな
い場合つまり静的表示の場合について説明する。各ブロ
ックの制御レジスタ２０９から２２４に垂直表示開始位
置を設定する。また各ブロックの制御レジスタ２０９か
ら２２４の動的表示オンオフビット２４１から２５６に
は動的表示オフを意味する値“０”を設定する。その他
のＯＳＤＲＡＭ１０３等の設定は図１１のＯＳＤＲＡＭ
３のものと同様である。
い場合つまり静的表示の場合について説明する。各ブロ
ックの制御レジスタ２０９から２２４に垂直表示開始位
置を設定する。また各ブロックの制御レジスタ２０９か
ら２２４の動的表示オンオフビット２４１から２５６に
は動的表示オフを意味する値“０”を設定する。その他
のＯＳＤＲＡＭ１０３等の設定は図１１のＯＳＤＲＡＭ
３のものと同様である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】ラッチ回路２２７に“１”が格納されると
アンドゲート２５８によって水平同期信号毎に割り込み
要求信号が発生する。この割り込み要求信号はＣＰＵ１
０１に供給される。するとＣＰＵ１０１は割り込みルー
チンのプログラムを実行する。図６はこの割り込み処理
のプログラムを示すフローチャートである。図に示すよ
うに、まず各レジスタに値を設定したのち（ステップＳ
Ｔ６０１）、走査線が垂直表示開始位置を走査して垂直
表示開始位置が一致すると（ステップＳＴ６０２）、Ｃ
ＰＵ１０１は表示ブロックのラッチ回路２２７から現在
表示しているブロック番号を読み出し、この値から動的
表示をしたい文字コードを割り出す。またＣＰＵ１０１
はフォントＲＯＭ１０２の垂直ラインカウンタ２２９か
ら現在表示中のフォントＲＯＭ１０２の垂直ライン数Ｌ
Ｎを読み込む（ステップＳＴ６０３）。これらの値から
ＣＰＵ１０１は動的表示させる文字のフォントの次のラ
インで表示するフォントデータを読み込みそれを加工す
る（ステップＳＴ６０４およびＳＴ６０５）。そして加
工終了後はその加工データをラインメモリ１００の次の
水平走査線で表示する所定の箇所に格納（ステップＳＴ
６０６）して割り込みルーチンを抜ける。
アンドゲート２５８によって水平同期信号毎に割り込み
要求信号が発生する。この割り込み要求信号はＣＰＵ１
０１に供給される。するとＣＰＵ１０１は割り込みルー
チンのプログラムを実行する。図６はこの割り込み処理
のプログラムを示すフローチャートである。図に示すよ
うに、まず各レジスタに値を設定したのち（ステップＳ
Ｔ６０１）、走査線が垂直表示開始位置を走査して垂直
表示開始位置が一致すると（ステップＳＴ６０２）、Ｃ
ＰＵ１０１は表示ブロックのラッチ回路２２７から現在
表示しているブロック番号を読み出し、この値から動的
表示をしたい文字コードを割り出す。またＣＰＵ１０１
はフォントＲＯＭ１０２の垂直ラインカウンタ２２９か
ら現在表示中のフォントＲＯＭ１０２の垂直ライン数Ｌ
Ｎを読み込む（ステップＳＴ６０３）。これらの値から
ＣＰＵ１０１は動的表示させる文字のフォントの次のラ
インで表示するフォントデータを読み込みそれを加工す
る（ステップＳＴ６０４およびＳＴ６０５）。そして加
工終了後はその加工データをラインメモリ１００の次の
水平走査線で表示する所定の箇所に格納（ステップＳＴ
６０６）して割り込みルーチンを抜ける。
Claims (6)
- 【請求項１】 スクリーンの所定の位置に画像を表示す
るオンスクリーンディスプレイ装置において、前記スク
リーンに表示すべき画像の画像コードを格納するための
第１のメモリと、前記スクリーンに表示すべき画像のフ
ォントデータがあらかじめ格納されており、前記第１の
メモリに格納される画像コードに対応する画像のフォン
トデータを出力する第２のメモリと、動的表示を実行す
るか否かを示す情報を格納するラッチ回路と、前記スク
リーンの少なくとも１水平ライン分の画像を格納するラ
インメモリと、前記ラインメモリに格納するイメージデ
ータを生成するイメージデータ生成手段と、前記ラッチ
回路に動的表示を実行する旨の情報が格納されていない
場合には第２のメモリの出力データを選択し、前記ラッ
チ回路に動的表示を実行する旨の情報が格納されている
場合にはラインメモリの出力データを選択するセレクタ
とを具備することを特徴とするオンスクリーンディスプ
レイ装置。 - 【請求項２】 ラインメモリは２水平ライン分の画像を
格納するラインメモリであり、一方のライン分の画像を
読み出している間に他方のライン分の画像の書き込みを
行うことを特徴とする請求項１記載のオンスクリーンデ
ィスプレイ装置。 - 【請求項３】 第１のメモリとラインメモリとを共通の
メモリで構成したことを特徴とする請求項１または請求
項２記載のオンスクリーンディスプレイ装置。 - 【請求項４】 ラッチ回路はスクリーンの表示ブロック
単位に動的表示をするか否かを示す情報を格納すること
を特徴とする請求項１から請求項３のうちのいずれか１
項記載のオンスクリーンディスプレイ装置。 - 【請求項５】 ラッチ回路はスクリーンの表示ブロック
中の１画像単位に動的表示をするか否かを示す情報を格
納することを特徴とする請求項１から請求項３のうちの
いずれか１項記載のオンスクリーンディスプレイ装置。 - 【請求項６】 スクリーンに表示すべき画像のフォント
を予め格納している第１のメモリと前記スクリーンの少
なくとも１水平ライン分の画像を格納するラインメモリ
と前記第１のメモリからの出力データと前記ラインメモ
リからの出力データのうちのいずれか一方を選択して出
力するセレクタと装置全体を統括的に制御する中央処理
回路とを有するオンスクリーンディスプレイ装置におけ
る画像表示方法であって、前記スクリーンの任意の領域
内の水平同期信号に対応して前記中央処理回路に割り込
みを発生させる工程と、前記任意の領域内で前記セレク
タによる選択を第１のメモリの出力から前記ラインメモ
リの出力に変更させる工程と、前記割り込みによって前
記中央処理回路が次または数本先の水平走査線に対応す
る表示データを前記中央処理回路が読み出して前記表示
データを加工し、前記ラインメモリに格納する工程とを
具備することを特徴とする画像表示方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198879A JPH1145081A (ja) | 1997-07-24 | 1997-07-24 | オンスクリーンディスプレイ装置および画像表示方法 |
| US08/997,258 US5969727A (en) | 1997-07-24 | 1997-12-23 | Method and system for displaying static and moving images on a display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198879A JPH1145081A (ja) | 1997-07-24 | 1997-07-24 | オンスクリーンディスプレイ装置および画像表示方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145081A true JPH1145081A (ja) | 1999-02-16 |
Family
ID=16398448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198879A Pending JPH1145081A (ja) | 1997-07-24 | 1997-07-24 | オンスクリーンディスプレイ装置および画像表示方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5969727A (ja) |
| JP (1) | JPH1145081A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000152168A (ja) * | 1998-11-13 | 2000-05-30 | Olympus Optical Co Ltd | 画像再生装置 |
| JP2000224477A (ja) * | 1999-02-02 | 2000-08-11 | Matsushita Electric Ind Co Ltd | 映像表示装置および方法 |
| GB0023998D0 (en) * | 2000-09-30 | 2000-11-15 | Pace Micro Tech Plc | On screen display |
| US7158139B1 (en) * | 2001-07-17 | 2007-01-02 | National Semiconductor Corporation | Simple on screen display system using mapped ROM generated characters |
| US7176929B1 (en) * | 2001-07-17 | 2007-02-13 | National Semiconductor Corporation | Low cost animated sequence function for low cost OSD devices |
| JP2004258212A (ja) * | 2003-02-25 | 2004-09-16 | Renesas Technology Corp | 画面表示装置 |
| GB2401271B (en) * | 2003-04-30 | 2007-10-24 | Zarlink Semiconductor Ltd | Digital television display control apparatus and method |
| KR100545855B1 (ko) * | 2003-09-22 | 2006-01-24 | 삼성전자주식회사 | 데이터 디스플레이를 위한 구동 회로 및 이를 이용한데이터 디스플레이를 위한 구동 방법 |
| JP2005114960A (ja) * | 2003-10-07 | 2005-04-28 | Canon Inc | 表示ユニットおよび表示機能付き装置 |
| JP2005242204A (ja) * | 2004-02-27 | 2005-09-08 | Matsushita Electric Ind Co Ltd | 情報表示方法及び情報表示装置 |
| KR100597406B1 (ko) * | 2004-06-29 | 2006-07-06 | 삼성전자주식회사 | Ｏｓｄ 화면 상에서 애니메이션이 진행되는 동안 실시간키입력이 가능한 셋탑박스 및 ｏｓｄ 데이터 출력 방법 |
| US20090231351A1 (en) * | 2005-07-21 | 2009-09-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having data rotation/interleave function |
| US9179087B2 (en) * | 2006-07-26 | 2015-11-03 | Sharp Kabushiki Kaisha | AV device |
| TWI374666B (en) * | 2008-10-29 | 2012-10-11 | Myson Century Inc | On-screen display circuit and method for controlling the same |
| US9323726B1 (en) * | 2012-06-27 | 2016-04-26 | Amazon Technologies, Inc. | Optimizing a glyph-based file |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62258493A (ja) * | 1986-05-01 | 1987-11-10 | 日本電気株式会社 | 動的変化パタ−ン発生デイスプレイ装置 |
| KR930002776B1 (ko) * | 1990-12-13 | 1993-04-10 | 삼성전자 주식회사 | 온스크린 디스플레이에 있어서 로우버퍼의 데이타 저장방법 및 그 제어장치 |
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| DE69419841T2 (de) * | 1993-05-21 | 1999-12-16 | Hitachi, Ltd. | Schaltung um Schriftzeichen anzuzeigen, und Verfahren um Zeichen-codewörter während der Unterdrückungszeit eines Fernsehsignals hinzuzufügen |
| KR960009309B1 (en) * | 1994-02-16 | 1996-07-18 | Lg Semicon Co Ltd | On screen display circuit |
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