JPH1145127A - 遅延時間調整回路および方法 - Google Patents
遅延時間調整回路および方法Info
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- JPH1145127A JPH1145127A JP9203338A JP20333897A JPH1145127A JP H1145127 A JPH1145127 A JP H1145127A JP 9203338 A JP9203338 A JP 9203338A JP 20333897 A JP20333897 A JP 20333897A JP H1145127 A JPH1145127 A JP H1145127A
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- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 一度クロック分配遅延時間の観測、調整をし
ておけば、遅延時間調整回路に接続するクロック分配先
の位相を変更する時に、再度、クロック分配時間の観
測、調整をやり直す手間を省くこと。 【解決手段】 入力クロック信号を受けて、所定の出力
クロック周波数を持ち、遅延時間の調整された出力クロ
ック信号を出力する遅延時間調整回路において、入力ク
ロック信号として出力クロック周波数のｎ倍の入力クロ
ック周波数を持つｎ逓倍クロック信号を使用する。ｎ逓
倍クロック信号に応答して、クロック分配回路２０は、
各々出力クロック周波数に等しい周波数を持ち、かつ互
いに位相がｎ逓倍クロック信号の単位周期だけ相違した
ｎ個の分配クロック信号を生成する。遅延選択信号に応
答して、セレクタ回路３０はｎ個の分配クロック信号の
中の１つを選択し、選択したクロック信号を出力クロッ
ク信号として出力する。
ておけば、遅延時間調整回路に接続するクロック分配先
の位相を変更する時に、再度、クロック分配時間の観
測、調整をやり直す手間を省くこと。 【解決手段】 入力クロック信号を受けて、所定の出力
クロック周波数を持ち、遅延時間の調整された出力クロ
ック信号を出力する遅延時間調整回路において、入力ク
ロック信号として出力クロック周波数のｎ倍の入力クロ
ック周波数を持つｎ逓倍クロック信号を使用する。ｎ逓
倍クロック信号に応答して、クロック分配回路２０は、
各々出力クロック周波数に等しい周波数を持ち、かつ互
いに位相がｎ逓倍クロック信号の単位周期だけ相違した
ｎ個の分配クロック信号を生成する。遅延選択信号に応
答して、セレクタ回路３０はｎ個の分配クロック信号の
中の１つを選択し、選択したクロック信号を出力クロッ
ク信号として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック分配回路
に係り、特にクロックスキュー調整の遅延時間調整回路
および方法に関する。
に係り、特にクロックスキュー調整の遅延時間調整回路
および方法に関する。
【０００２】
【従来の技術】クロック信号に同期して動作するディジ
タル回路において、クロックスキューを小さくするため
に色々な手段が採られている。ここで、「クロックスキ
ュー」とは、クロック信号の位相ばらつきのことをい
う。その一つの手段として、クロック信号を遅延時間調
整回路に通してクロック分配時間を調整する方法があ
る。
タル回路において、クロックスキューを小さくするため
に色々な手段が採られている。ここで、「クロックスキ
ュー」とは、クロック信号の位相ばらつきのことをい
う。その一つの手段として、クロック信号を遅延時間調
整回路に通してクロック分配時間を調整する方法があ
る。
【０００３】そのような遅延時間調整回路は、例えば、
特開平４−２６７４１３号公報（以下、先行技術１と呼
ぶ）に開示されている。この先行技術１には、クロック
信号の遅延時間を外部端子により可変することができる
複数の遅延時間の遅延量を、クロック分配回路のクロッ
クスキューを小さくするように観測、調整する手段が記
されている。
特開平４−２６７４１３号公報（以下、先行技術１と呼
ぶ）に開示されている。この先行技術１には、クロック
信号の遅延時間を外部端子により可変することができる
複数の遅延時間の遅延量を、クロック分配回路のクロッ
クスキューを小さくするように観測、調整する手段が記
されている。
【０００４】また、他の遅延時間調整回路が特開昭６３
−７９１２３号公報（以下、先行技術２と呼ぶ）に開示
されている。この先行技術２には、互いに異なる周期を
もつ複数のクロックを選択して用いる場合に、クロック
スキューの観測、調整のやり直しの手間を省く方法が示
されている。
−７９１２３号公報（以下、先行技術２と呼ぶ）に開示
されている。この先行技術２には、互いに異なる周期を
もつ複数のクロックを選択して用いる場合に、クロック
スキューの観測、調整のやり直しの手間を省く方法が示
されている。
【０００５】さらに別の遅延時間調整回路が特開平４−
１０７７１３号公報（以下、先行技術３と呼ぶ）に開示
されている。この先行技術３には、クロックスキューを
自動調整できると共に、クロックサイクルのマージンを
極力低減する技術思想が示されている。
１０７７１３号公報（以下、先行技術３と呼ぶ）に開示
されている。この先行技術３には、クロックスキューを
自動調整できると共に、クロックサイクルのマージンを
極力低減する技術思想が示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
遅延時間調整回路では、次に述べるような問題点があ
る。
遅延時間調整回路では、次に述べるような問題点があ
る。
【０００７】すなわち、先行技術１では、ある遅延時間
を持つバッファ回路を直列に接続し、その直列段数を変
えることにより分配回路を通るクロック信号の遅延時間
を調整しなければならない。また、先行技術２では、別
の手段としてクロック信号が通る配線の長さを変えるこ
とにより遅延時間を調整しなければならない。さらに、
先行技術３では、入力クロック信号をディレイラインを
使用して位相の異なる複数の遅延クロック信号を発生さ
せなければならない。要約すると、先行技術１〜３のい
ずれも、入力クロック信号の入力クロック周波数として
出力クロック信号の出力周波数と同一のものを使用して
いる。
を持つバッファ回路を直列に接続し、その直列段数を変
えることにより分配回路を通るクロック信号の遅延時間
を調整しなければならない。また、先行技術２では、別
の手段としてクロック信号が通る配線の長さを変えるこ
とにより遅延時間を調整しなければならない。さらに、
先行技術３では、入力クロック信号をディレイラインを
使用して位相の異なる複数の遅延クロック信号を発生さ
せなければならない。要約すると、先行技術１〜３のい
ずれも、入力クロック信号の入力クロック周波数として
出力クロック信号の出力周波数と同一のものを使用して
いる。
【０００８】そのため、バッファ回路や配線、ディレイ
ラインの製造上のばらつきなどにより発生する遅延時間
のばらつきを抑えることができない。従って、位相の異
なるクロック信号を分配する必要がある場合にその位相
を変更したい時は、その度にクロック分配遅延時間を観
測して、調整する必要がある。
ラインの製造上のばらつきなどにより発生する遅延時間
のばらつきを抑えることができない。従って、位相の異
なるクロック信号を分配する必要がある場合にその位相
を変更したい時は、その度にクロック分配遅延時間を観
測して、調整する必要がある。
【０００９】したがって、本発明の課題は、一度クロッ
ク分配遅延時間の観測、調整をしておけば、遅延時間調
整回路に接続するクロック分配先の位相を変更する時
に、再度、クロック分配時間の観測、調整をやり直す手
間を省くことのできる遅延時間調整回路を提供すること
にある。
ク分配遅延時間の観測、調整をしておけば、遅延時間調
整回路に接続するクロック分配先の位相を変更する時
に、再度、クロック分配時間の観測、調整をやり直す手
間を省くことのできる遅延時間調整回路を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明者は、上述した先
行技術１〜３のような上記問題がなぜ起こるのかについ
て鋭意検討を重ねた。その検討の結果、上記問題の発生
原因が、入力クロック周波数の入力クロック周波数とし
て出力クロック信号の出力周波数と同一のものを使用し
ていることにある、という結論に本発明者は想到した。
したがって、入力クロック周波数の入力クロック周波数
として出力クロック信号の出力周波数をｎ（ｎは２以上
の整数）倍したものを使用すれば良いことに、本発明者
は気が付いた。
行技術１〜３のような上記問題がなぜ起こるのかについ
て鋭意検討を重ねた。その検討の結果、上記問題の発生
原因が、入力クロック周波数の入力クロック周波数とし
て出力クロック信号の出力周波数と同一のものを使用し
ていることにある、という結論に本発明者は想到した。
したがって、入力クロック周波数の入力クロック周波数
として出力クロック信号の出力周波数をｎ（ｎは２以上
の整数）倍したものを使用すれば良いことに、本発明者
は気が付いた。
【００１１】すなわち、本発明によれば、出力クロック
信号の分配遅延時間の調整手段として、該出力クロック
信号の出力クロック周波数をｎ（ｎは２以上の整数）倍
した周波数を持つｎ逓倍クロック信号を入力クロック信
号として用いる回路であって、前記調整手段の調整単位
に前記ｎ逓倍クロック信号の周期時間を使用したことを
特徴とする遅延時間調整回路が得られる。
信号の分配遅延時間の調整手段として、該出力クロック
信号の出力クロック周波数をｎ（ｎは２以上の整数）倍
した周波数を持つｎ逓倍クロック信号を入力クロック信
号として用いる回路であって、前記調整手段の調整単位
に前記ｎ逓倍クロック信号の周期時間を使用したことを
特徴とする遅延時間調整回路が得られる。
【００１２】換言すれば、本発明によれば、入力クロッ
ク信号を受けて、所定の出力クロック周波数を持ち、遅
延時間の調整された出力クロック信号を出力する遅延時
間調整回路において、前記入力クロック信号として前記
出力クロック周波数のｎ（ｎは２以上の整数）倍の入力
クロック周波数を持つｎ逓倍クロック信号を使用し、前
記ｎ逓倍クロック信号に応答して、各々前記出力クロッ
ク周波数に等しい周波数を持ち、かつ互いに位相が前記
ｎ逓倍クロック信号の単位周期だけ相違したｎ個の分配
クロック信号を生成するクロック分配手段と、遅延選択
信号に応答して、前記ｎ個の分配クロック信号の中の１
つを選択し、該選択したクロック信号を前記出力クロッ
ク信号として出力する選択手段とを有することを特徴と
する遅延時間調整回路が得られる。
ク信号を受けて、所定の出力クロック周波数を持ち、遅
延時間の調整された出力クロック信号を出力する遅延時
間調整回路において、前記入力クロック信号として前記
出力クロック周波数のｎ（ｎは２以上の整数）倍の入力
クロック周波数を持つｎ逓倍クロック信号を使用し、前
記ｎ逓倍クロック信号に応答して、各々前記出力クロッ
ク周波数に等しい周波数を持ち、かつ互いに位相が前記
ｎ逓倍クロック信号の単位周期だけ相違したｎ個の分配
クロック信号を生成するクロック分配手段と、遅延選択
信号に応答して、前記ｎ個の分配クロック信号の中の１
つを選択し、該選択したクロック信号を前記出力クロッ
ク信号として出力する選択手段とを有することを特徴と
する遅延時間調整回路が得られる。
【００１３】上記遅延時間調整回路において、前記クロ
ック分配手段は、例えば、前記ｎ逓倍クロック信号をｎ
分周して、前記出力クロック周波数に等しい分周クロッ
ク周波数をもつ分周クロック信号を出力するｎ分周器
と、前記分周クロック信号を受け、前記ｎ逓倍クロック
信号に同期して、前記分周クロック信号を前記単位周期
のｉ（１≦ｉ≦（ｎ−１））倍に等しい遅延時間だけ遅
延した（ｎ−１）個の遅延クロック信号を出力する遅延
手段とから成り、前記分周クロック信号と前記（ｎ−
１）個の遅延クロック信号とを前記ｎ個の分配クロック
信号として出力する。尚、前記遅延手段は、縦続接続さ
れた（ｎ−１）個のＤフリップフロップ回路から成るこ
とが望ましい。
ック分配手段は、例えば、前記ｎ逓倍クロック信号をｎ
分周して、前記出力クロック周波数に等しい分周クロッ
ク周波数をもつ分周クロック信号を出力するｎ分周器
と、前記分周クロック信号を受け、前記ｎ逓倍クロック
信号に同期して、前記分周クロック信号を前記単位周期
のｉ（１≦ｉ≦（ｎ−１））倍に等しい遅延時間だけ遅
延した（ｎ−１）個の遅延クロック信号を出力する遅延
手段とから成り、前記分周クロック信号と前記（ｎ−
１）個の遅延クロック信号とを前記ｎ個の分配クロック
信号として出力する。尚、前記遅延手段は、縦続接続さ
れた（ｎ−１）個のＤフリップフロップ回路から成るこ
とが望ましい。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１を参照して、本発明の一実施の形態に
係る遅延時間調整回路について説明する。図示の遅延時
間調整回路は、入力クロック信号を受けて、所定の出力
クロック周波数ｆout を持ち、遅延時間の調整された出
力クロック信号を出力する回路である。本発明では、入
力クロック信号として出力クロック周波数ｆout のｎ
（ｎは２以上の整数）倍の入力クロック周波数ｆinを持
つｎ逓倍クロック信号を使用している。すなわち、 ｆin＝ｎ×ｆout である。
係る遅延時間調整回路について説明する。図示の遅延時
間調整回路は、入力クロック信号を受けて、所定の出力
クロック周波数ｆout を持ち、遅延時間の調整された出
力クロック信号を出力する回路である。本発明では、入
力クロック信号として出力クロック周波数ｆout のｎ
（ｎは２以上の整数）倍の入力クロック周波数ｆinを持
つｎ逓倍クロック信号を使用している。すなわち、 ｆin＝ｎ×ｆout である。
【００１６】換言すれば、本発明による遅延時間調整回
路は、出力クロック信号の分配遅延時間の調整手段とし
て、この出力クロック信号の出力クロック周波数ｆout
をｎ倍した周波数を持つｎ逓倍クロック信号を入力クロ
ック信号の入力クロック周波数ｆinとして用いる回路で
あって、調整手段の調整単位にｎ逓倍クロック信号の周
期時間を使用している。
路は、出力クロック信号の分配遅延時間の調整手段とし
て、この出力クロック信号の出力クロック周波数ｆout
をｎ倍した周波数を持つｎ逓倍クロック信号を入力クロ
ック信号の入力クロック周波数ｆinとして用いる回路で
あって、調整手段の調整単位にｎ逓倍クロック信号の周
期時間を使用している。
【００１７】図示の遅延時間調整回路は、入力クロック
信号（ｎ逓倍クロック信号）を入力する入力端子１１
と、出力クロック信号を出力する出力端子１２と、遅延
選択信号を入力する選択端子１３とを持つ。
信号（ｎ逓倍クロック信号）を入力する入力端子１１
と、出力クロック信号を出力する出力端子１２と、遅延
選択信号を入力する選択端子１３とを持つ。
【００１８】遅延時間調整回路はクロック分配回路２０
とｎ入力１出力セレクタ回路３０とを有する。クロック
分配回路２０は、ｎ逓倍クロック信号に応答して、ｎ個
の分配クロック信号を生成する回路である。ｎ個の分配
クロック信号は、各々が出力クロック周波数に等しい周
波数を持ち、かつ互いに位相がｎ逓倍クロック信号の単
位周期だけ相違した信号である。ｎ入力１出力セレクタ
回路３０は、遅延選択信号に応答して、ｎ個の分配クロ
ック信号の中の１つを選択し、その選択したクロック信
号を出力クロック信号として出力する回路である。
とｎ入力１出力セレクタ回路３０とを有する。クロック
分配回路２０は、ｎ逓倍クロック信号に応答して、ｎ個
の分配クロック信号を生成する回路である。ｎ個の分配
クロック信号は、各々が出力クロック周波数に等しい周
波数を持ち、かつ互いに位相がｎ逓倍クロック信号の単
位周期だけ相違した信号である。ｎ入力１出力セレクタ
回路３０は、遅延選択信号に応答して、ｎ個の分配クロ
ック信号の中の１つを選択し、その選択したクロック信
号を出力クロック信号として出力する回路である。
【００１９】図示の例において、クロック分配回路２０
はｎ分周器２１と遅延回路２２とから成る。ｎ分周器
は、ｎ逓倍クロック信号をｎ分周して、出力クロック周
波数ｆout に等しい分周クロック周波数ｆdiv をもつ分
周クロック信号を出力する。遅延回路２２は、分周クロ
ック信号を受け、ｎ逓倍クロック信号に同期して、分周
クロック信号を単位周期のｉ（１≦ｉ≦（ｎ−１））倍
に等しい遅延時間だけ遅延した（ｎ−１）個の遅延クロ
ック信号を出力する。クロック分配回路２０は分周クロ
ック信号と（ｎ−１）個の遅延クロック信号とをｎ個の
分配クロック信号として出力する。
はｎ分周器２１と遅延回路２２とから成る。ｎ分周器
は、ｎ逓倍クロック信号をｎ分周して、出力クロック周
波数ｆout に等しい分周クロック周波数ｆdiv をもつ分
周クロック信号を出力する。遅延回路２２は、分周クロ
ック信号を受け、ｎ逓倍クロック信号に同期して、分周
クロック信号を単位周期のｉ（１≦ｉ≦（ｎ−１））倍
に等しい遅延時間だけ遅延した（ｎ−１）個の遅延クロ
ック信号を出力する。クロック分配回路２０は分周クロ
ック信号と（ｎ−１）個の遅延クロック信号とをｎ個の
分配クロック信号として出力する。
【００２０】図示の遅延回路２２は、縦続接続された
（ｎ−１）個のＤフリップフロップ回路、すなわち、第
１乃至第（ｎ−１）のＤフリップフロップ回路２２−
１，２２−２，…，２２−（ｎ−１）から成る。図１で
は、第１乃至第（ｎ−１）のＤフリップフロップ回路２
２ー１〜２２−（ｎ−１）を、それぞれ、Ｆ／Ｆ1 ，Ｆ
／Ｆ2 ，…，Ｆ／Ｆn-1 で示してある。詳細に述べる
と、第１乃至第（ｎ−１）のＤフリップフロップ回路２
２−１〜２２−（ｎ−１）の各々は、データ入力端子
Ｄ，クロック入力端子Ｃ，およびデータ出力端子Ｑを持
つ。第１乃至第（ｎ−１）のＤフリップフロップ回路２
２−１〜２２−（ｎ−１）のクロック入力端子Ｃにはｎ
逓倍クロック信号が供給される。第１のＤフリップフロ
ップ回路２２−１のデータ入力端子Ｄはｎ分周器２１の
出力端子に接続され、第１のＤフリップフロップ回路２
２ー１のデータ出力端子Ｑは第２のＤフリップフロップ
回路２２−２のデータ入力端子Ｄに接続されている。第
２のＤフリップフロップ回路２２−２のデータ出力端子
は第３のＤフリップフロップ回路（図示せず）のデータ
入力端子に接続されている。第（ｎ−１）のＤフリップ
フロップ回路２２−（ｎ−１）のデータ入力端子Ｄは第
（ｎ−１）のＤフリップフロップ回路（図示せず）のデ
ータ出力端子に接続されている。第１乃至第（ｎ−１）
のＤフリップフロップ回路２２−１〜２２−（ｎ−１）
は、それぞれ、そのデータ出力端子Ｑから第１乃至第
（ｎ−１）の遅延クロック信号を出力する。第１の遅延
クロック信号は、分周クロック信号を単位周期に等しい
遅延時間（１×τ）だけ遅延した信号である。同様に、
第２の遅延クロック信号は、分周クロック信号を単位周
期の２倍に等しい遅延時間（２×τ）だけ遅延した信号
である。第（ｎ−１）の遅延クロック信号は、分周クロ
ック信号を単位周期の（ｎ−１）倍に等しい遅延時間
（（ｎ−１）×τ）だけ遅延した信号である。一般に、
第ｉの遅延クロック信号は、分周クロック信号を単位周
期のｉ倍に等しい遅延時間（ｉ×τ）だけ遅延した信号
である。
（ｎ−１）個のＤフリップフロップ回路、すなわち、第
１乃至第（ｎ−１）のＤフリップフロップ回路２２−
１，２２−２，…，２２−（ｎ−１）から成る。図１で
は、第１乃至第（ｎ−１）のＤフリップフロップ回路２
２ー１〜２２−（ｎ−１）を、それぞれ、Ｆ／Ｆ1 ，Ｆ
／Ｆ2 ，…，Ｆ／Ｆn-1 で示してある。詳細に述べる
と、第１乃至第（ｎ−１）のＤフリップフロップ回路２
２−１〜２２−（ｎ−１）の各々は、データ入力端子
Ｄ，クロック入力端子Ｃ，およびデータ出力端子Ｑを持
つ。第１乃至第（ｎ−１）のＤフリップフロップ回路２
２−１〜２２−（ｎ−１）のクロック入力端子Ｃにはｎ
逓倍クロック信号が供給される。第１のＤフリップフロ
ップ回路２２−１のデータ入力端子Ｄはｎ分周器２１の
出力端子に接続され、第１のＤフリップフロップ回路２
２ー１のデータ出力端子Ｑは第２のＤフリップフロップ
回路２２−２のデータ入力端子Ｄに接続されている。第
２のＤフリップフロップ回路２２−２のデータ出力端子
は第３のＤフリップフロップ回路（図示せず）のデータ
入力端子に接続されている。第（ｎ−１）のＤフリップ
フロップ回路２２−（ｎ−１）のデータ入力端子Ｄは第
（ｎ−１）のＤフリップフロップ回路（図示せず）のデ
ータ出力端子に接続されている。第１乃至第（ｎ−１）
のＤフリップフロップ回路２２−１〜２２−（ｎ−１）
は、それぞれ、そのデータ出力端子Ｑから第１乃至第
（ｎ−１）の遅延クロック信号を出力する。第１の遅延
クロック信号は、分周クロック信号を単位周期に等しい
遅延時間（１×τ）だけ遅延した信号である。同様に、
第２の遅延クロック信号は、分周クロック信号を単位周
期の２倍に等しい遅延時間（２×τ）だけ遅延した信号
である。第（ｎ−１）の遅延クロック信号は、分周クロ
ック信号を単位周期の（ｎ−１）倍に等しい遅延時間
（（ｎ−１）×τ）だけ遅延した信号である。一般に、
第ｉの遅延クロック信号は、分周クロック信号を単位周
期のｉ倍に等しい遅延時間（ｉ×τ）だけ遅延した信号
である。
【００２１】次に、図２を参照して、図１に示した遅延
時間調整回路の動作について説明する。図２において、
第１行目に入力端子１１に供給されるｎ逓倍クロック信
号を、第２行目にｎ分周器２１から出力される分周クロ
ック信号を、第３行目に第１のＤフリップフロップ回路
２２−１から出力される第１の遅延クロック信号を、第
４行目に第２のＤフリップフロップ回路２２−２から出
力される第２の遅延クロック信号を、第５行目に第（ｎ
−１）のＤフリップフロップ回路２２−（ｎ−１）から
出力される第（ｎ−１）の遅延クロック信号を、第６行
目にｎ入力１出力セレクタ回路３０（出力端子１２）か
ら出力される出力クロック信号を示す。図示の例は、ｎ
入力１出力セレクタ回路３０が、選択端子１３から供給
される遅延選択信号によって、第２のＤフリップフロッ
プ回路２２−２から出力される第２の遅延クロック信号
を出力クロック信号として選択した例である。
時間調整回路の動作について説明する。図２において、
第１行目に入力端子１１に供給されるｎ逓倍クロック信
号を、第２行目にｎ分周器２１から出力される分周クロ
ック信号を、第３行目に第１のＤフリップフロップ回路
２２−１から出力される第１の遅延クロック信号を、第
４行目に第２のＤフリップフロップ回路２２−２から出
力される第２の遅延クロック信号を、第５行目に第（ｎ
−１）のＤフリップフロップ回路２２−（ｎ−１）から
出力される第（ｎ−１）の遅延クロック信号を、第６行
目にｎ入力１出力セレクタ回路３０（出力端子１２）か
ら出力される出力クロック信号を示す。図示の例は、ｎ
入力１出力セレクタ回路３０が、選択端子１３から供給
される遅延選択信号によって、第２のＤフリップフロッ
プ回路２２−２から出力される第２の遅延クロック信号
を出力クロック信号として選択した例である。
【００２２】出力クロック周波数ｆout のｎ倍の入力ク
ロック周波数ｆinを持つｎ逓倍クロック信号は、ｎ分周
器２１によって、出力クロック周波数ｆout と等しい分
周クロック周波数ｆdiv をもつ分周クロック信号に戻さ
れる。この分周クロック信号をｎ逓倍クロック信号に同
期して動作する遅延回路２２に供給される。すなわち、
分周クロック信号を遅延回路２２の第１のＤフリップフ
ロップ回路２２−１のデータ入力端子Ｄに供給すること
によって、第１乃至第（ｎ−１）のＤフリップフロップ
回路２２−１〜２２−（ｎ−１）から出力される第１乃
至第（ｎ−１）の遅延クロック信号は、前段に対して正
確にｎ逓倍クロック信号の１周期時間τだけ遅れた信号
となる。例えば、前述したように、第２のＤフリップフ
ロップ回路２２−２から出力される第２の遅延クロック
信号は、第１のＤフリップフロップ回路２２−１から出
力される第１の遅延クロック信号をｎ逓倍クロック信号
の１周期時間τだけ遅れた信号である。
ロック周波数ｆinを持つｎ逓倍クロック信号は、ｎ分周
器２１によって、出力クロック周波数ｆout と等しい分
周クロック周波数ｆdiv をもつ分周クロック信号に戻さ
れる。この分周クロック信号をｎ逓倍クロック信号に同
期して動作する遅延回路２２に供給される。すなわち、
分周クロック信号を遅延回路２２の第１のＤフリップフ
ロップ回路２２−１のデータ入力端子Ｄに供給すること
によって、第１乃至第（ｎ−１）のＤフリップフロップ
回路２２−１〜２２−（ｎ−１）から出力される第１乃
至第（ｎ−１）の遅延クロック信号は、前段に対して正
確にｎ逓倍クロック信号の１周期時間τだけ遅れた信号
となる。例えば、前述したように、第２のＤフリップフ
ロップ回路２２−２から出力される第２の遅延クロック
信号は、第１のＤフリップフロップ回路２２−１から出
力される第１の遅延クロック信号をｎ逓倍クロック信号
の１周期時間τだけ遅れた信号である。
【００２３】これら第１乃至第（ｎ−１）の遅延クロッ
ク信号及び分周クロック信号のうちの一つをｎ入力１出
力セレクタ回路３０によって選択出力することにより、
出力クロック信号をｎ逓倍したｎ逓倍クロック信号の周
期時間τを調整単位とした遅延時間調整回路を実現でき
る。
ク信号及び分周クロック信号のうちの一つをｎ入力１出
力セレクタ回路３０によって選択出力することにより、
出力クロック信号をｎ逓倍したｎ逓倍クロック信号の周
期時間τを調整単位とした遅延時間調整回路を実現でき
る。
【００２４】本発明は上述した実施の形態に限定せず、
本発明の趣旨を逸脱しない範囲内で種々の変更・変形が
可能である。
本発明の趣旨を逸脱しない範囲内で種々の変更・変形が
可能である。
【００２５】
【発明の効果】以上説明したように、本発明に係る遅延
時間調整回路は、調整時間の精度が本回路の製造ばらつ
きなどによる影響を全く受けず、調整単位を正確に出力
クロック信号をｎ逓倍した信号の周期時間とすることが
できる。したがって、位相の異なるクロック信号を分配
する必要がある場合に、一度、クロック分配遅延時間の
観測、調整をしておけば、位相を変更する時には遅延時
間調整回路の遅延選択信号を再設定すれば良く、再度ク
ロック分配時間の観測、調整をやり直す必要がない。
時間調整回路は、調整時間の精度が本回路の製造ばらつ
きなどによる影響を全く受けず、調整単位を正確に出力
クロック信号をｎ逓倍した信号の周期時間とすることが
できる。したがって、位相の異なるクロック信号を分配
する必要がある場合に、一度、クロック分配遅延時間の
観測、調整をしておけば、位相を変更する時には遅延時
間調整回路の遅延選択信号を再設定すれば良く、再度ク
ロック分配時間の観測、調整をやり直す必要がない。
【図１】本発明の一実施の形態に係る遅延時間調整回路
の構成を示す図である。
の構成を示す図である。
【図２】図１に示した遅延時間調整回路の動作を説明す
るためのタイムチャートである。
るためのタイムチャートである。
１１ 入力端子 １２ 出力端子 １３ 選択端子 ２０ クロック分配回路 ２１ ｎ分周器 ２２ 遅延回路 ２２−１〜２２−（ｎ−１） Ｄフリップフロップ回
路 ３０ ｎ入力１出力セレクタ回路
路 ３０ ｎ入力１出力セレクタ回路
Claims (6)
- 【請求項１】 出力クロック信号の分配遅延時間の調整
手段として、該出力クロック信号の出力クロック周波数
をｎ（ｎは２以上の整数）倍した周波数を持つｎ逓倍ク
ロック信号を入力クロック信号として用いる回路であっ
て、 前記調整手段の調整単位に前記ｎ逓倍クロック信号の周
期時間を使用したことを特徴とする遅延時間調整回路。 - 【請求項２】 入力クロック信号を受けて、所定の出力
クロック周波数を持ち、遅延時間の調整された出力クロ
ック信号を出力する遅延時間調整回路において、 前記入力クロック信号として前記出力クロック周波数の
ｎ（ｎは２以上の整数）倍の入力クロック周波数を持つ
ｎ逓倍クロック信号を使用し、 前記ｎ逓倍クロック信号に応答して、各々前記出力クロ
ック周波数に等しい周波数を持ち、かつ互いに位相が前
記ｎ逓倍クロック信号の単位周期だけ相違したｎ個の分
配クロック信号を生成するクロック分配手段と、 遅延選択信号に応答して、前記ｎ個の分配クロック信号
の中の１つを選択し、該選択したクロック信号を前記出
力クロック信号として出力する選択手段とを有すること
を特徴とする遅延時間調整回路。 - 【請求項３】 前記クロック分配手段は、 前記ｎ逓倍クロック信号をｎ分周して、前記出力クロッ
ク周波数に等しい分周クロック周波数をもつ分周クロッ
ク信号を出力するｎ分周器と、 前記分周クロック信号を受け、前記ｎ逓倍クロック信号
に同期して、前記分周クロック信号を前記単位周期のｉ
（１≦ｉ≦（ｎ−１））倍に等しい遅延時間だけ遅延し
た（ｎ−１）個の遅延クロック信号を出力する遅延手段
とから成り、前記分周クロック信号と前記（ｎ−１）個
の遅延クロック信号とを前記ｎ個の分配クロック信号と
して出力することを特徴とする請求項２に記載の遅延時
間調整回路。 - 【請求項４】 前記遅延手段が、縦続接続された（ｎ−
１）個のＤフリップフロップ回路から成る、請求項３に
記載の遅延時間調整回路。 - 【請求項５】 入力クロック信号を受けて、所定の出力
クロック周波数を持ち、遅延時間の調整された出力クロ
ック信号を出力する遅延時間調整方法であって、 前記入力クロック信号として前記出力クロック周波数の
ｎ（ｎは２以上の整数）倍の入力クロック周波数を持つ
ｎ逓倍クロック信号を使用し、 前記ｎ逓倍クロック信号に応答して、各々が前記出力ク
ロック周波数に等しい周波数を持ち、かつ互いに位相が
前記ｎ逓倍クロック信号の単位周期だけ相違したｎ個の
分配クロック信号を生成する分配ステップと、 遅延選択信号に応答して、前記ｎ個の分配クロック信号
の中の１つを選択し、該選択したクロック信号を前記出
力クロック信号として出力する選択ステップとを含むこ
とを特徴とする遅延時間調整方法。 - 【請求項６】 前記分配ステップは、 前記ｎ逓倍クロック信号をｎ分周して、前記出力クロッ
ク周波数に等しい分周クロック周波数をもつ分周クロッ
ク信号を出力する分周ステップと、 前記分周クロック信号を受け、前記ｎ逓倍クロック信号
に同期して、前記分周クロック信号を前記単位周期のｉ
（１≦ｉ≦（ｎ−１））倍に等しい遅延時間だけ遅延し
た（ｎ−１）個の遅延クロック信号を出力する遅延ステ
ップと、 前記分周クロック信号と前記（ｎ−１）個の遅延クロッ
ク信号とを前記ｎ個の分配クロック信号として出力する
ステップとから成ることを特徴とする請求項５に記載の
遅延時間調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203338A JPH1145127A (ja) | 1997-07-29 | 1997-07-29 | 遅延時間調整回路および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203338A JPH1145127A (ja) | 1997-07-29 | 1997-07-29 | 遅延時間調整回路および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145127A true JPH1145127A (ja) | 1999-02-16 |
Family
ID=16472375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203338A Pending JPH1145127A (ja) | 1997-07-29 | 1997-07-29 | 遅延時間調整回路および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497724B2 (en) | 2011-04-12 | 2013-07-30 | Hynix Semiconductor Inc. | Circuit and method for delaying signal |
-
1997
- 1997-07-29 JP JP9203338A patent/JPH1145127A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497724B2 (en) | 2011-04-12 | 2013-07-30 | Hynix Semiconductor Inc. | Circuit and method for delaying signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000216 |