JPH1145563A - 半導体集積回路並びに半導体記憶装置 - Google Patents
半導体集積回路並びに半導体記憶装置Info
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- JPH1145563A JPH1145563A JP9198218A JP19821897A JPH1145563A JP H1145563 A JPH1145563 A JP H1145563A JP 9198218 A JP9198218 A JP 9198218A JP 19821897 A JP19821897 A JP 19821897A JP H1145563 A JPH1145563 A JP H1145563A
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Abstract
(57)【要約】
【課題】 従来のＤＲＡＭにおけるイニシャライズ方式
は、外部からＲＡＳもしくはＣＡＳ信号のクロックを入
力する方式であるため、外部回路でＲＡＳもしくはＣＡ
Ｓ信号のクロックを形成しなければならず、かかるメモ
リを使用するユーザの設計負担が大きくシステムのコス
トアップにもつながるという技術的課題があった。 【解決手段】 半導体チップ内部に、電源電圧のレベル
を検出する電源電圧レベル検出回路（１１）と、パルス
発生回路（１２）およびカウンタ回路（１３）を設け
て、電源電圧の立上がりを検出した後、パルス発生回路
で形成されたクロックを所定パルス数だけＲＡＳ信号や
ＣＡＳ信号等のイニシャライズ規定がなされていた信号
を受ける回路に入力させるように構成した。
は、外部からＲＡＳもしくはＣＡＳ信号のクロックを入
力する方式であるため、外部回路でＲＡＳもしくはＣＡ
Ｓ信号のクロックを形成しなければならず、かかるメモ
リを使用するユーザの設計負担が大きくシステムのコス
トアップにもつながるという技術的課題があった。 【解決手段】 半導体チップ内部に、電源電圧のレベル
を検出する電源電圧レベル検出回路（１１）と、パルス
発生回路（１２）およびカウンタ回路（１３）を設け
て、電源電圧の立上がりを検出した後、パルス発生回路
で形成されたクロックを所定パルス数だけＲＡＳ信号や
ＣＡＳ信号等のイニシャライズ規定がなされていた信号
を受ける回路に入力させるように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには半導体集積回路における電源投入後のイニシ
ャライズに適用して有効な技術に関し、例えばＤＲＡＭ
（ダイナミック型ランダム・アクセス・メモリ）のよう
なアドレスラッチ回路を備えた半導体記憶装置に利用し
て有効な技術に関する。
術さらには半導体集積回路における電源投入後のイニシ
ャライズに適用して有効な技術に関し、例えばＤＲＡＭ
（ダイナミック型ランダム・アクセス・メモリ）のよう
なアドレスラッチ回路を備えた半導体記憶装置に利用し
て有効な技術に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭ（以下、ＤＲＡＭと
称する）等のアドレスマルチプレクス方式の半導体メモ
リや同期型メモリは、周辺回路にアドレスラッチ回路そ
の他の入力ラッチ回路やフリップフロップ回路を多数搭
載している。このような半導体集積回路においては、電
源投入直後の状態ではラッチ回路やフリップフロップ回
路の内部ノード特に帰還ループの部分はフローティング
になっているため電位が不確定となるので、そのまま回
路が動作を開始すると誤動作を起こすおそれがある。そ
こで、例えばＤＲＡＭでは、仕様で電源投入直後のイニ
シャライズを規定している。
称する）等のアドレスマルチプレクス方式の半導体メモ
リや同期型メモリは、周辺回路にアドレスラッチ回路そ
の他の入力ラッチ回路やフリップフロップ回路を多数搭
載している。このような半導体集積回路においては、電
源投入直後の状態ではラッチ回路やフリップフロップ回
路の内部ノード特に帰還ループの部分はフローティング
になっているため電位が不確定となるので、そのまま回
路が動作を開始すると誤動作を起こすおそれがある。そ
こで、例えばＤＲＡＭでは、仕様で電源投入直後のイニ
シャライズを規定している。
【０００３】具体的には、ＲＡＳ（ロウ・アドレス・ス
トローブ）信号のみでリフレッシュ動作するいわゆるＲ
ＡＳオンリ・リフレッシュ・モードのＤＲＡＭではＲＡ
Ｓ信号を、図１０に示すように８サイクル（１サイクル
は約１００ｎ秒）以上スウィングさせ、またＲＡＳ信号
の前にＣＡＳ（カラム・アドレス・ストローブ）信号を
立ち下げることでリフレッシュモードに入るＤＲＡＭで
はＣＡＳ信号を８サイクル以上スウィングさせることが
規定されている。これによって、ＤＲＡＭ内部では、リ
フレッシュ動作を行なうことでラッチ回路やフリップフ
ロップ回路内のフローティングのノードの電位が確定
し、その後正規の信号が入力されたときに誤動作を起こ
すのが回避される。
トローブ）信号のみでリフレッシュ動作するいわゆるＲ
ＡＳオンリ・リフレッシュ・モードのＤＲＡＭではＲＡ
Ｓ信号を、図１０に示すように８サイクル（１サイクル
は約１００ｎ秒）以上スウィングさせ、またＲＡＳ信号
の前にＣＡＳ（カラム・アドレス・ストローブ）信号を
立ち下げることでリフレッシュモードに入るＤＲＡＭで
はＣＡＳ信号を８サイクル以上スウィングさせることが
規定されている。これによって、ＤＲＡＭ内部では、リ
フレッシュ動作を行なうことでラッチ回路やフリップフ
ロップ回路内のフローティングのノードの電位が確定
し、その後正規の信号が入力されたときに誤動作を起こ
すのが回避される。
【０００４】
【発明が解決しようとする課題】上記従来のイニシャラ
イズ方式は、外部からＲＡＳもしくはＣＡＳ信号のクロ
ックを入力する方式であるため、外部回路でＲＡＳもし
くはＣＡＳ信号のクロックを形成しなければならず、か
かるメモリを使用するユーザの設計負担が大きくシステ
ムのコストアップにもつながるという技術的課題があっ
た。
イズ方式は、外部からＲＡＳもしくはＣＡＳ信号のクロ
ックを入力する方式であるため、外部回路でＲＡＳもし
くはＣＡＳ信号のクロックを形成しなければならず、か
かるメモリを使用するユーザの設計負担が大きくシステ
ムのコストアップにもつながるという技術的課題があっ
た。
【０００５】この発明の目的は、外部からＲＡＳもしく
はＣＡＳ信号のクロックを入力することなくイニシャラ
イズを行なって内部回路のフローティング・ノードの電
位を確定して誤動作を防止することができる半導体集積
回路な技術を提供することにある。
はＣＡＳ信号のクロックを入力することなくイニシャラ
イズを行なって内部回路のフローティング・ノードの電
位を確定して誤動作を防止することができる半導体集積
回路な技術を提供することにある。
【０００６】この発明の他の目的は、ユーザの設計負担
を軽減しシステムのコストダウンを可能にする半導体集
積回路技術を提供することにある。
を軽減しシステムのコストダウンを可能にする半導体集
積回路技術を提供することにある。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、半導体チップ内部に、電源電圧
のレベルを検出する電源電圧レベル検出回路と、パルス
発生回路およびカウンタ回路を設けて、電源電圧の立上
がりを検出した後、パルス発生回路で形成された信号
（パルスもしくはクロック）を所定パルス数だけ所要の
回路に入力されるように構成したものである。ここで、
所要回路とは、ＤＲＡＭでは、ＲＡＳ信号やＣＡＳ信号
等のイニシャライズ規定がなされていた信号を受ける例
えばタイミング制御回路もしくはアドレスバッファ回路
のような内部回路のことである。
のレベルを検出する電源電圧レベル検出回路と、パルス
発生回路およびカウンタ回路を設けて、電源電圧の立上
がりを検出した後、パルス発生回路で形成された信号
（パルスもしくはクロック）を所定パルス数だけ所要の
回路に入力されるように構成したものである。ここで、
所要回路とは、ＤＲＡＭでは、ＲＡＳ信号やＣＡＳ信号
等のイニシャライズ規定がなされていた信号を受ける例
えばタイミング制御回路もしくはアドレスバッファ回路
のような内部回路のことである。
【００１０】上記した手段によれば、電源投入時に外部
からイニシャライズのための信号を入力する必要がない
ため、ユーザの設計負担が軽減されるとともに、システ
ムのコストダウンが可能になる。
からイニシャライズのための信号を入力する必要がない
ため、ユーザの設計負担が軽減されるとともに、システ
ムのコストダウンが可能になる。
【００１１】上記の場合、ＲＡＳやＣＡＳ信号等のイニ
シャライズ規定がなされていた信号と上記パルス発生回
路で形成された信号のいずれかを選択的に供給可能にす
るための選択回路を設け、上記パルス発生回路からの信
号のパルス数を計数するカウンタ回路の出力によってこ
の選択回路を制御して電源投入時に所定パルス数だけパ
ルス発生回路からの信号を所要の回路に供給させるよう
にするとよい。これによって、従来の回路に何ら変更を
加えることなく、単に本発明のイニシャライズ回路を追
加するだけでよく、設計変更が極めて容易に行なえるよ
うになる。
シャライズ規定がなされていた信号と上記パルス発生回
路で形成された信号のいずれかを選択的に供給可能にす
るための選択回路を設け、上記パルス発生回路からの信
号のパルス数を計数するカウンタ回路の出力によってこ
の選択回路を制御して電源投入時に所定パルス数だけパ
ルス発生回路からの信号を所要の回路に供給させるよう
にするとよい。これによって、従来の回路に何ら変更を
加えることなく、単に本発明のイニシャライズ回路を追
加するだけでよく、設計変更が極めて容易に行なえるよ
うになる。
【００１２】また、上記パルス発生回路は、上記カウン
タ回路の出力で上記選択回路がパルス発生回路からの信
号の供給を遮断した後は動作が停止されるように構成す
るとよい。これによって、消費電力の増加を防止するこ
とができるようになる。
タ回路の出力で上記選択回路がパルス発生回路からの信
号の供給を遮断した後は動作が停止されるように構成す
るとよい。これによって、消費電力の増加を防止するこ
とができるようになる。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１は、本発明に係るイニシャライズ回路
１０の一実施例を示す。図１において、符号Ｖｃｃで示
されているのは半導体チップに外部から供給される電源
電圧、１１はこの電源電圧Ｖｃｃのレベルを検出する電
源電圧レベル検出回路、１２は所定のパルス幅のクロッ
クを発生するパルス発生回路、１３はこのパルス発生回
路１２で発生されたクロックＲＰＬＢのパルス数を計数
するカウンタ回路、１４は上記クロックＲＰＬＢまたは
外部から供給されるＲＡＳ信号やＣＡＳ信号等のイニシ
ャライズ規定がなされていた信号のいずれかを選択して
内部回路へ供給する選択回路（セレクタ）である。
１０の一実施例を示す。図１において、符号Ｖｃｃで示
されているのは半導体チップに外部から供給される電源
電圧、１１はこの電源電圧Ｖｃｃのレベルを検出する電
源電圧レベル検出回路、１２は所定のパルス幅のクロッ
クを発生するパルス発生回路、１３はこのパルス発生回
路１２で発生されたクロックＲＰＬＢのパルス数を計数
するカウンタ回路、１４は上記クロックＲＰＬＢまたは
外部から供給されるＲＡＳ信号やＣＡＳ信号等のイニシ
ャライズ規定がなされていた信号のいずれかを選択して
内部回路へ供給する選択回路（セレクタ）である。
【００１５】次に、本実施例のイニシャライズ回路１０
の動作を図２のタイミングチャートを用いて説明する。
の動作を図２のタイミングチャートを用いて説明する。
【００１６】この実施例では、電源電圧Ｖｃｃが投入さ
れて徐々に立ち上がり所定の検出レベルＶｒｅｆに達す
ると電源電圧レベル検出回路１１によって検出され、そ
の出力ＳＥＴＢがハイレベルからロウレベルに変化す
る。なお、上記電源電圧レベル検出回路１１も外部から
チップに供給される電源電圧Ｖｃｃで駆動されるため、
電源電圧の上昇に伴ってその出力ＳＥＴＢが上昇して、
電源電圧Ｖｃｃが検出レベルＶｒｅｆに達した時点でロ
ウレベルに変化する。パルス発生回路１２も同様に電源
電圧Ｖｃｃで駆動されるため、電源電圧の上昇に伴って
発振動作が可能な状態になり一旦出力がハイレベルにさ
れるが、上記電源電圧レベル検出回路１１の出力ＳＥＴ
Ｂがハイレベルからロウレベルに変化した時点で発振動
作を開始する。
れて徐々に立ち上がり所定の検出レベルＶｒｅｆに達す
ると電源電圧レベル検出回路１１によって検出され、そ
の出力ＳＥＴＢがハイレベルからロウレベルに変化す
る。なお、上記電源電圧レベル検出回路１１も外部から
チップに供給される電源電圧Ｖｃｃで駆動されるため、
電源電圧の上昇に伴ってその出力ＳＥＴＢが上昇して、
電源電圧Ｖｃｃが検出レベルＶｒｅｆに達した時点でロ
ウレベルに変化する。パルス発生回路１２も同様に電源
電圧Ｖｃｃで駆動されるため、電源電圧の上昇に伴って
発振動作が可能な状態になり一旦出力がハイレベルにさ
れるが、上記電源電圧レベル検出回路１１の出力ＳＥＴ
Ｂがハイレベルからロウレベルに変化した時点で発振動
作を開始する。
【００１７】パルス発生回路１２で形成されたクロック
はカウンタ回路１３によって計数され、カウンタ回路１
３が所定のパルス数（例えば７個）だけ計数するとその
出力信号ＣＦがロウレベルからハイレベルに変化する。
カウンタ回路１３はその出力信号ＣＦが最初はロウレベ
ルになるように構成され、この信号ＣＦによって制御さ
れる選択回路１４は上記パルス発生回路１１から出力さ
れるクロックＲＰＬＢを内部回路へ供給する状態にされ
るように構成されている。そのため、電源電圧Ｖｃｃが
立ち上がってパルス発生回路１１が発振動作を開始した
直後からその出力クロックＲＰＬＢを内部回路へ供給す
る。そして、内部回路では、このクロックＲＰＬＢが７
サイクルに渡って供給されている間に、ラッチ回路やフ
リップフロップ回路のフローティング・ノードの電位が
確定される。
はカウンタ回路１３によって計数され、カウンタ回路１
３が所定のパルス数（例えば７個）だけ計数するとその
出力信号ＣＦがロウレベルからハイレベルに変化する。
カウンタ回路１３はその出力信号ＣＦが最初はロウレベ
ルになるように構成され、この信号ＣＦによって制御さ
れる選択回路１４は上記パルス発生回路１１から出力さ
れるクロックＲＰＬＢを内部回路へ供給する状態にされ
るように構成されている。そのため、電源電圧Ｖｃｃが
立ち上がってパルス発生回路１１が発振動作を開始した
直後からその出力クロックＲＰＬＢを内部回路へ供給す
る。そして、内部回路では、このクロックＲＰＬＢが７
サイクルに渡って供給されている間に、ラッチ回路やフ
リップフロップ回路のフローティング・ノードの電位が
確定される。
【００１８】一方、パルス発生回路１２で形成されたク
ロックのパルス数をカウンタ回路１３が７個計数すると
その出力信号ＣＦがロウレベルからハイレベルに変化す
るため、この信号ＣＦによって制御される選択回路１４
は上記パルス発生回路１１から出力されるクロックＲＰ
ＬＢを遮断し、代わって外部から入力されるＲＡＳ信号
等を内部回路へ供給するようになる。これによって、チ
ップは正規の動作状態となる。その結果、電源投入時に
外部からイニシャライズのための信号を入力する必要が
ないため、ユーザの設計負担が軽減されるとともに、シ
ステムのコストダウンが可能になる。
ロックのパルス数をカウンタ回路１３が７個計数すると
その出力信号ＣＦがロウレベルからハイレベルに変化す
るため、この信号ＣＦによって制御される選択回路１４
は上記パルス発生回路１１から出力されるクロックＲＰ
ＬＢを遮断し、代わって外部から入力されるＲＡＳ信号
等を内部回路へ供給するようになる。これによって、チ
ップは正規の動作状態となる。その結果、電源投入時に
外部からイニシャライズのための信号を入力する必要が
ないため、ユーザの設計負担が軽減されるとともに、シ
ステムのコストダウンが可能になる。
【００１９】なお、この実施例では、上記カウンタ回路
１３の出力信号ＣＦが上記パルス発生回路１２にも供給
されており、カウンタ回路１３の出力信号ＣＦがハイレ
ベルに変化するとパルス発生回路１２の発振動作が停止
されるように構成されている。これによって、イニシャ
ライズ回路１０を設けたことに伴う消費電力の増加を防
止することができる。
１３の出力信号ＣＦが上記パルス発生回路１２にも供給
されており、カウンタ回路１３の出力信号ＣＦがハイレ
ベルに変化するとパルス発生回路１２の発振動作が停止
されるように構成されている。これによって、イニシャ
ライズ回路１０を設けたことに伴う消費電力の増加を防
止することができる。
【００２０】図３には、上記パルス発生回路１２の具体
的な実施例が示されている。この実施例のパルス発生回
路は、縦続接続されたインバータＩＮＶ１〜ＩＮＶ５お
よび遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２からなり最終
段のインバータＩＮＶ５の出力が初段のインバータＩＮ
Ｖ１の入力に帰還されるように接続されたリングオシレ
ータＯＳＣと、電源電圧レベル検出回路１１からの出力
信号ＳＥＴＢおよびカウント回路１３からの出力信号Ｃ
Ｆを入力信号とするイクスクルーシブＯＲゲートＧ１お
よびその出力を反転するインバータＩＮＶ０からなる制
御回路とにより構成されている。
的な実施例が示されている。この実施例のパルス発生回
路は、縦続接続されたインバータＩＮＶ１〜ＩＮＶ５お
よび遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２からなり最終
段のインバータＩＮＶ５の出力が初段のインバータＩＮ
Ｖ１の入力に帰還されるように接続されたリングオシレ
ータＯＳＣと、電源電圧レベル検出回路１１からの出力
信号ＳＥＴＢおよびカウント回路１３からの出力信号Ｃ
Ｆを入力信号とするイクスクルーシブＯＲゲートＧ１お
よびその出力を反転するインバータＩＮＶ０からなる制
御回路とにより構成されている。
【００２１】そして、最終段のインバータＩＮＶ５を構
成するｐチャネルＭＯＳＦＥＴ Ｑ１とｎチャネルＭＯ
ＳＦＥＴ Ｑ２との間にはｎチャネルＭＯＳＦＥＴ Ｑ
３が直列形態に接続されているとともに、インバータＩ
ＮＶ５の出力ノードＮｏと電源電圧Ｖｃｃとの間にｐチ
ャネルＭＯＳＦＥＴ Ｑ４が接続され、これらのＭＯＳ
ＦＥＴ Ｑ３，Ｑ４のゲート端子に上記制御回路のイン
バータＩＮＶ０の出力信号が供給されている。電源投入
時には、前述したように、カウント回路１３からの出力
信号ＣＦがロウレベルにされているため、電源電圧レベ
ル検出回路１１からの出力信号ＳＥＴＢがハイレベルの
ときはインバータＩＮＶ０の出力はロウレベルとされ、
ＭＯＳＦＥＴ Ｑ３がオフ、Ｑ４がオンされ、リングオ
シレータＯＳＣは発振動作せず、パルス発生回路１２の
出力はハイレベルにされる。
成するｐチャネルＭＯＳＦＥＴ Ｑ１とｎチャネルＭＯ
ＳＦＥＴ Ｑ２との間にはｎチャネルＭＯＳＦＥＴ Ｑ
３が直列形態に接続されているとともに、インバータＩ
ＮＶ５の出力ノードＮｏと電源電圧Ｖｃｃとの間にｐチ
ャネルＭＯＳＦＥＴ Ｑ４が接続され、これらのＭＯＳ
ＦＥＴ Ｑ３，Ｑ４のゲート端子に上記制御回路のイン
バータＩＮＶ０の出力信号が供給されている。電源投入
時には、前述したように、カウント回路１３からの出力
信号ＣＦがロウレベルにされているため、電源電圧レベ
ル検出回路１１からの出力信号ＳＥＴＢがハイレベルの
ときはインバータＩＮＶ０の出力はロウレベルとされ、
ＭＯＳＦＥＴ Ｑ３がオフ、Ｑ４がオンされ、リングオ
シレータＯＳＣは発振動作せず、パルス発生回路１２の
出力はハイレベルにされる。
【００２２】電源電圧Ｖｃｃのレベルが立ち上がって所
定レベルに達すると、電源電圧レベル検出回路１１から
の出力信号ＳＥＴＢがロウレベルに変化するため、イン
バータＩＮＶ０の出力はハイレベルに変化し、ＭＯＳＦ
ＥＴ Ｑ３がオン、Ｑ４がオフされ、リングオシレータ
ＯＳＣは発振動作を開始する。そのため、インバータＩ
ＮＶ１〜ＩＮＶ５および遅延回路ＤＥＬＡＹ１，ＤＥＬ
ＡＹ２の遅延時間で決まる時間Ｔ１後にリングオシレー
タＯＳＣの出力がハイレベルに変化し、その後Ｔ１ごと
に反転を繰り返す。そして、パルス発生回路１２の出力
の反転が７サイクルを経過した時点でカウンタ回路１３
の出力ＣＦがハイレベルに変化するため、インバータＩ
ＮＶ０の出力はロウレベルに変化し、ＭＯＳＦＥＴ Ｑ
３がオフ、Ｑ４がオンされ、リングオシレータＯＳＣは
発振動作を停止し、出力はハイレベルに固定される。
定レベルに達すると、電源電圧レベル検出回路１１から
の出力信号ＳＥＴＢがロウレベルに変化するため、イン
バータＩＮＶ０の出力はハイレベルに変化し、ＭＯＳＦ
ＥＴ Ｑ３がオン、Ｑ４がオフされ、リングオシレータ
ＯＳＣは発振動作を開始する。そのため、インバータＩ
ＮＶ１〜ＩＮＶ５および遅延回路ＤＥＬＡＹ１，ＤＥＬ
ＡＹ２の遅延時間で決まる時間Ｔ１後にリングオシレー
タＯＳＣの出力がハイレベルに変化し、その後Ｔ１ごと
に反転を繰り返す。そして、パルス発生回路１２の出力
の反転が７サイクルを経過した時点でカウンタ回路１３
の出力ＣＦがハイレベルに変化するため、インバータＩ
ＮＶ０の出力はロウレベルに変化し、ＭＯＳＦＥＴ Ｑ
３がオフ、Ｑ４がオンされ、リングオシレータＯＳＣは
発振動作を停止し、出力はハイレベルに固定される。
【００２３】図４は遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ
２の具体例を示す。遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ
２は、各々インバータＩＮＶ１１，ＩＮＶ１２，ＮＡＮ
ＤゲートＧ２，インバータＩＮＶ１３およびインバータ
ＩＮＶ１１とＩＮＶ１２の出力端子にそれぞれ接続され
た容量Ｃ１，Ｃ２とにより構成されているとともに、イ
ンバータＩＮＶ１１とＩＮＶ１２のＭＯＳＦＥＴ間には
それぞれ抵抗Ｒ１，Ｒ２が接続されており、抵抗Ｒ１，
Ｒ２と容量Ｃ１，Ｃ２を適当に設定することにより、Ｒ
１とＣ１の時定数およびＲ２とＲＣ２の時定数とで決ま
るような遅延時間を有するように設定される。なお、こ
の遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２は、入力ＩＮが
ハイレベルのときはＲ１とＣ１の時定数が、また入力Ｉ
ＮがロウレベルのときはＲ２とＣ２の時定数がそれぞれ
遅延時間に大きく寄与するように動作する。具体的に
は、形成されるパルスの周期が、ＲＡＳのイニシャライ
ズで規定されていたサイクルの１周期に対応する周期
（例えば１００ｎＳ）となるように、遅延時間が設定さ
れる。
２の具体例を示す。遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ
２は、各々インバータＩＮＶ１１，ＩＮＶ１２，ＮＡＮ
ＤゲートＧ２，インバータＩＮＶ１３およびインバータ
ＩＮＶ１１とＩＮＶ１２の出力端子にそれぞれ接続され
た容量Ｃ１，Ｃ２とにより構成されているとともに、イ
ンバータＩＮＶ１１とＩＮＶ１２のＭＯＳＦＥＴ間には
それぞれ抵抗Ｒ１，Ｒ２が接続されており、抵抗Ｒ１，
Ｒ２と容量Ｃ１，Ｃ２を適当に設定することにより、Ｒ
１とＣ１の時定数およびＲ２とＲＣ２の時定数とで決ま
るような遅延時間を有するように設定される。なお、こ
の遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２は、入力ＩＮが
ハイレベルのときはＲ１とＣ１の時定数が、また入力Ｉ
ＮがロウレベルのときはＲ２とＣ２の時定数がそれぞれ
遅延時間に大きく寄与するように動作する。具体的に
は、形成されるパルスの周期が、ＲＡＳのイニシャライ
ズで規定されていたサイクルの１周期に対応する周期
（例えば１００ｎＳ）となるように、遅延時間が設定さ
れる。
【００２４】図５には、カウンタ回路１３を構成する単
位カウンタＣＯＵＮＴの具体例が示されている。各単位
カウンタＣＯＵＮＴは、入力用ＮＡＮＤゲートＧ２１
と、マスタースレーブ形のフリップフロップＦＦ１，Ｆ
Ｆ２と、フリップフロップＦＦ１，ＦＦ２間の帰還用イ
ンバータＧ２２と、出力論理用ＮＡＮＤゲートＧ２３お
よび出力インバータＧ２４とから構成されている。ＲＳ
は回路の動作を許可するためのリセット端子で、実施例
では電源電圧レベル検出回路１１の出力信号ＳＥＴＢが
入力され、ＳＥＴＢがロウレベルのときはＮＡＮＤゲー
トＧ２２の入力端子の一つと接地点との間に接続された
ＭＯＳＦＥＴ Ｑ２１がオフにされ動作が可能とされ
る。Ｃｉはカウント入力端子で前段の単位カウンタのカ
ウント出力が入力される。入力用ＮＡＮＤゲートＧ２１
は２入力ＮＡＮＤゲート、出力論理用ＮＡＮＤゲートＧ
２３は３入力ＮＡＮＤゲートである。
位カウンタＣＯＵＮＴの具体例が示されている。各単位
カウンタＣＯＵＮＴは、入力用ＮＡＮＤゲートＧ２１
と、マスタースレーブ形のフリップフロップＦＦ１，Ｆ
Ｆ２と、フリップフロップＦＦ１，ＦＦ２間の帰還用イ
ンバータＧ２２と、出力論理用ＮＡＮＤゲートＧ２３お
よび出力インバータＧ２４とから構成されている。ＲＳ
は回路の動作を許可するためのリセット端子で、実施例
では電源電圧レベル検出回路１１の出力信号ＳＥＴＢが
入力され、ＳＥＴＢがロウレベルのときはＮＡＮＤゲー
トＧ２２の入力端子の一つと接地点との間に接続された
ＭＯＳＦＥＴ Ｑ２１がオフにされ動作が可能とされ
る。Ｃｉはカウント入力端子で前段の単位カウンタのカ
ウント出力が入力される。入力用ＮＡＮＤゲートＧ２１
は２入力ＮＡＮＤゲート、出力論理用ＮＡＮＤゲートＧ
２３は３入力ＮＡＮＤゲートである。
【００２５】この実施例のカウンタ回路１３は、図６に
示すように、図５の単位カウンタＣＯＵＮＴが３個縦続
接続されて構成されており、初段の単位カウンタＣＯＵ
ＮＴ１のカウント入力端子ＣｉはＶｃｃのようなハイレ
ベル“Ｈ”に固定される。また、各単位カウンタには、
パルス発生回路１２からのクロックＲＰＬＢが共通に入
力され、カウント入力端子Ｃｉへの入力信号とともに初
段のＮＡＮＤゲートＧ２１に入力され、このＮＡＮＤゲ
ートＧ２１の出力およびそれをインバータＧ２４で反転
した信号がフリップフロップＦＦ１，ＦＦ２の動作クロ
ックとして供給される。フリップフロップＦＦ１，ＦＦ
２はそれぞれ２個のクロックド・インバータと１個の通
常のインバータとによって構成されている。出力論理用
ＮＡＮＤゲートＧ２３には、カウント入力端子Ｃｉへの
入力信号と各フリップフロップＦＦ１，ＦＦ２からの信
号が入力されている。
示すように、図５の単位カウンタＣＯＵＮＴが３個縦続
接続されて構成されており、初段の単位カウンタＣＯＵ
ＮＴ１のカウント入力端子ＣｉはＶｃｃのようなハイレ
ベル“Ｈ”に固定される。また、各単位カウンタには、
パルス発生回路１２からのクロックＲＰＬＢが共通に入
力され、カウント入力端子Ｃｉへの入力信号とともに初
段のＮＡＮＤゲートＧ２１に入力され、このＮＡＮＤゲ
ートＧ２１の出力およびそれをインバータＧ２４で反転
した信号がフリップフロップＦＦ１，ＦＦ２の動作クロ
ックとして供給される。フリップフロップＦＦ１，ＦＦ
２はそれぞれ２個のクロックド・インバータと１個の通
常のインバータとによって構成されている。出力論理用
ＮＡＮＤゲートＧ２３には、カウント入力端子Ｃｉへの
入力信号と各フリップフロップＦＦ１，ＦＦ２からの信
号が入力されている。
【００２６】図７には、選択回路１４の具体例が示され
ている。この実施例の選択回路は、外部から入力される
ＲＡＳ信号を入力信号とするクロックド・インバータＧ
３１と、パルス発生回路１２からのクロックＰＲＬＢを
入力信号とするクロックド・インバータＧ３２と、カウ
ンタ回路１３からの信号ＣＦを反転するインバータＧ３
３とから構成されており、クロックド・インバータＧ３
１とＧ３２は信号ＣＦとその反転信号を制御クロックと
して相補的に動作し、ＲＡＳ信号またはクロックＰＲＬ
Ｂのいずれかの信号を反転して内部回路へ伝達するよう
に動作する。上記クロックド・インバータＧ３１，Ｇ３
２の代わりに、ｐチャネルＭＯＳＦＥＴとｎチャネルＭ
ＯＳＦＥＴとが並列に接続されてなるいわゆるトランス
ミッションゲートを使用するようにしてもよい。
ている。この実施例の選択回路は、外部から入力される
ＲＡＳ信号を入力信号とするクロックド・インバータＧ
３１と、パルス発生回路１２からのクロックＰＲＬＢを
入力信号とするクロックド・インバータＧ３２と、カウ
ンタ回路１３からの信号ＣＦを反転するインバータＧ３
３とから構成されており、クロックド・インバータＧ３
１とＧ３２は信号ＣＦとその反転信号を制御クロックと
して相補的に動作し、ＲＡＳ信号またはクロックＰＲＬ
Ｂのいずれかの信号を反転して内部回路へ伝達するよう
に動作する。上記クロックド・インバータＧ３１，Ｇ３
２の代わりに、ｐチャネルＭＯＳＦＥＴとｎチャネルＭ
ＯＳＦＥＴとが並列に接続されてなるいわゆるトランス
ミッションゲートを使用するようにしてもよい。
【００２７】電源電圧レベルを検出する回路は、従来よ
り一般にＤＲＡＭに内蔵されているので、本発明をＤＲ
ＡＭに適用するに当たっては、実施例のイニシャライズ
回路を構成する電源電圧レベル検出回路１１を新たに設
ける必要はない。電源電圧レベル検出回路は、図８にそ
の概略を示すように、基本的には電源電圧Ｖｃｃと接地
点との間に直列に接続された抵抗Ｒ１１，Ｒ１２からな
る抵抗分圧回路と、分圧された電圧と予め設定された検
出レベルとしての参照電圧Ｖｒｅｆとを比較するコンパ
レータＣＭＰとにより構成される。なお、電源電圧レベ
ル検出回路は、従来より種々の回路形式のものが提案さ
れており、本発明の実施においてその回路形式は半導体
チップ上に形成できるものであればどのような形式のも
のでも使用することができる。例えば、図８の分圧回路
を構成する抵抗Ｒ１１，Ｒ１２としてＭＯＳＦＥＴのオ
ン抵抗を利用することも可能である。
り一般にＤＲＡＭに内蔵されているので、本発明をＤＲ
ＡＭに適用するに当たっては、実施例のイニシャライズ
回路を構成する電源電圧レベル検出回路１１を新たに設
ける必要はない。電源電圧レベル検出回路は、図８にそ
の概略を示すように、基本的には電源電圧Ｖｃｃと接地
点との間に直列に接続された抵抗Ｒ１１，Ｒ１２からな
る抵抗分圧回路と、分圧された電圧と予め設定された検
出レベルとしての参照電圧Ｖｒｅｆとを比較するコンパ
レータＣＭＰとにより構成される。なお、電源電圧レベ
ル検出回路は、従来より種々の回路形式のものが提案さ
れており、本発明の実施においてその回路形式は半導体
チップ上に形成できるものであればどのような形式のも
のでも使用することができる。例えば、図８の分圧回路
を構成する抵抗Ｒ１１，Ｒ１２としてＭＯＳＦＥＴのオ
ン抵抗を利用することも可能である。
【００２８】図９には、本発明を適用して好適な半導体
集積回路の一例としてのＤＲＡＭの概略構成が示されて
いる。図９において、２１は外部から供給される電源電
圧Ｖｃｃが印加される電源端子、２２は例えば１６Ｍビ
ットの記憶容量を持つメモリアレイ、２３Ａ，２３Ｂは
外部から時分割方式で入力されるロウアドレス（行アド
レス）信号およびカラムアドレス（列アドレス）信号を
増幅、波形整形して内部の所定の回路に供給するための
アドレス入力バッファ回路、２４はメモリセルのリフレ
ッシュのためのアドレスを発生するリフレッシュカウン
タである。また、２５は上記アドレス入力バッファ回路
２３Ａまたはリフレッシュカウンタ１２から供給される
内部相補アドレス信号をデコードして上記メモリアレイ
２２内の対応するワード線を選択するロウデコーダであ
る。
集積回路の一例としてのＤＲＡＭの概略構成が示されて
いる。図９において、２１は外部から供給される電源電
圧Ｖｃｃが印加される電源端子、２２は例えば１６Ｍビ
ットの記憶容量を持つメモリアレイ、２３Ａ，２３Ｂは
外部から時分割方式で入力されるロウアドレス（行アド
レス）信号およびカラムアドレス（列アドレス）信号を
増幅、波形整形して内部の所定の回路に供給するための
アドレス入力バッファ回路、２４はメモリセルのリフレ
ッシュのためのアドレスを発生するリフレッシュカウン
タである。また、２５は上記アドレス入力バッファ回路
２３Ａまたはリフレッシュカウンタ１２から供給される
内部相補アドレス信号をデコードして上記メモリアレイ
２２内の対応するワード線を選択するロウデコーダであ
る。
【００２９】２６は上記アドレス入力バッファ回路２３
Ｂから供給される内部相補アドレス信号をデコードして
上記メモリアレイ２２内の対応するビット線を選択する
カラムデコーダである。２７はビット線に読み出された
データを増幅するセンスアンプおよび複数のビット線が
カラムスイッチを介して共通に接続されるＩ／Ｏバスで
ある。また、２８は書込みデータ信号を取り込んで上記
センスアンプ＆Ｉ／Ｏバス２７を介して上記メモリアレ
イ２２に供給したり、上記センスアンプ＆Ｉ／Ｏバス２
７を介して上記メモリアレイ２２より読み出されたデー
タを外部へ出力したりするデータ入出力バッファ回路、
２９は外部より入力される各種制御信号やクロック信号
に基づいて内部回路へ供給するタイミング信号を形成す
るタイミング制御回路である。
Ｂから供給される内部相補アドレス信号をデコードして
上記メモリアレイ２２内の対応するビット線を選択する
カラムデコーダである。２７はビット線に読み出された
データを増幅するセンスアンプおよび複数のビット線が
カラムスイッチを介して共通に接続されるＩ／Ｏバスで
ある。また、２８は書込みデータ信号を取り込んで上記
センスアンプ＆Ｉ／Ｏバス２７を介して上記メモリアレ
イ２２に供給したり、上記センスアンプ＆Ｉ／Ｏバス２
７を介して上記メモリアレイ２２より読み出されたデー
タを外部へ出力したりするデータ入出力バッファ回路、
２９は外部より入力される各種制御信号やクロック信号
に基づいて内部回路へ供給するタイミング信号を形成す
るタイミング制御回路である。
【００３０】外部からこの実施例のメモリに入力される
制御信号としては、アドレス入力バッファ２３Ａへのロ
ウアドレスの取込みタイミングを与えるためのロウアド
レスストローブ信号／ＲＡＳ、アドレス入力バッファ２
３Ｂへのカラムアドレスの取込みタイミングを与えるた
めのカラムアドレスストローブ信号／ＣＡＳ、書き込み
が有効であることを示すための書込み制御信号／ＷＥ、
当該メモリが選択されていることを示すためのチップ選
択信号／ＣＳ等がある。なお各符号の前に「／」が付い
ている制御信号は、ロウレベルが有効レベルであること
を示している。この実施例においては、上記ＲＡＳ信号
の入力端子とタイミング制御回路２９との間に、上記実
施例のイニシャライズ回路１０が設けられる。
制御信号としては、アドレス入力バッファ２３Ａへのロ
ウアドレスの取込みタイミングを与えるためのロウアド
レスストローブ信号／ＲＡＳ、アドレス入力バッファ２
３Ｂへのカラムアドレスの取込みタイミングを与えるた
めのカラムアドレスストローブ信号／ＣＡＳ、書き込み
が有効であることを示すための書込み制御信号／ＷＥ、
当該メモリが選択されていることを示すためのチップ選
択信号／ＣＳ等がある。なお各符号の前に「／」が付い
ている制御信号は、ロウレベルが有効レベルであること
を示している。この実施例においては、上記ＲＡＳ信号
の入力端子とタイミング制御回路２９との間に、上記実
施例のイニシャライズ回路１０が設けられる。
【００３１】以上説明したように、上記実施例は、半導
体チップ内部に、電源電圧のレベルを検出する電源電圧
レベル検出回路と、パルス発生回路およびカウンタ回路
を設けて、電源電圧の立上がりを検出した後、パルス発
生回路で形成された信号を所定パルス数だけＲＡＳ信号
やＣＡＳ信号等のイニシャライズ規定がなされていた信
号を受ける回路に入力されるように構成したので、電源
投入時に外部からイニシャライズのための信号を入力す
る必要がなく、これによって、ユーザの設計負担が軽減
されるとともに、システムのコストダウンが可能になる
という効果がある。
体チップ内部に、電源電圧のレベルを検出する電源電圧
レベル検出回路と、パルス発生回路およびカウンタ回路
を設けて、電源電圧の立上がりを検出した後、パルス発
生回路で形成された信号を所定パルス数だけＲＡＳ信号
やＣＡＳ信号等のイニシャライズ規定がなされていた信
号を受ける回路に入力されるように構成したので、電源
投入時に外部からイニシャライズのための信号を入力す
る必要がなく、これによって、ユーザの設計負担が軽減
されるとともに、システムのコストダウンが可能になる
という効果がある。
【００３２】また、ＲＡＳやＣＡＳ信号等のイニシャラ
イズ規定がなされていた信号と上記パルス発生回路で形
成された信号のいずれかを選択的に供給可能にするため
の選択回路を設け、上記信号のパルスを計数するカウン
タ回路の出力でこの選択回路を制御して電源投入時に所
定パルス数だけパルス発生回路からの信号を所要の回路
に供給させるように構成したので、従来の回路に何ら変
更を加えることなく、単に本発明のイニシャライズ回路
を追加するだけでよく、設計変更が極めて容易に行なえ
るという効果がある。
イズ規定がなされていた信号と上記パルス発生回路で形
成された信号のいずれかを選択的に供給可能にするため
の選択回路を設け、上記信号のパルスを計数するカウン
タ回路の出力でこの選択回路を制御して電源投入時に所
定パルス数だけパルス発生回路からの信号を所要の回路
に供給させるように構成したので、従来の回路に何ら変
更を加えることなく、単に本発明のイニシャライズ回路
を追加するだけでよく、設計変更が極めて容易に行なえ
るという効果がある。
【００３３】さらに、上記パルス発生回路は、上記カウ
ンタ回路の出力で上記選択回路がパルス発生回路からの
信号の供給を遮断した後は動作が停止されるように構成
したので、消費電力の増加を防止することができるとい
う効果がある。
ンタ回路の出力で上記選択回路がパルス発生回路からの
信号の供給を遮断した後は動作が停止されるように構成
したので、消費電力の増加を防止することができるとい
う効果がある。
【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
３〜図７のパルス発生回路１２、カウンタ回路１３およ
び選択回路１４はそれぞれ一実施例であり、同様の機能
を有する回路であれば、どのような回路形式であっても
よい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
３〜図７のパルス発生回路１２、カウンタ回路１３およ
び選択回路１４はそれぞれ一実施例であり、同様の機能
を有する回路であれば、どのような回路形式であっても
よい。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを例にして説明したが、この発明はそれに限定され
ず、ラッチ回路やフリップフロップ回路を搭載した半導
体集積回路一般に利用することができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを例にして説明したが、この発明はそれに限定され
ず、ラッチ回路やフリップフロップ回路を搭載した半導
体集積回路一般に利用することができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３７】すなわち、外部からクロックを入力するこ
となくイニシャライズを行なって、電源投入時における
内部回路のフローティング・ノードの電位を確定して誤
動作を防止することができるとともに、ユーザの設計負
担を軽減しシステムのコストダウンを図ることができ
る。
となくイニシャライズを行なって、電源投入時における
内部回路のフローティング・ノードの電位を確定して誤
動作を防止することができるとともに、ユーザの設計負
担を軽減しシステムのコストダウンを図ることができ
る。
【図１】本発明に係るイニシャライズ回路の一実施例を
示すブロック図。
示すブロック図。
【図２】実施例のイニシャライズ回路の動作タイミング
を示すタイミングチャート。
を示すタイミングチャート。
【図３】パルス発生回路の具体的な実施例を示す回路構
成図。
成図。
【図４】パルス発生回路を構成する遅延回路の具体的な
実施例を示す回路構成図。
実施例を示す回路構成図。
【図５】カウンタ回路を構成する単位カウンタの具体例
を示す回路構成図。
を示す回路構成図。
【図６】カウンタ回路の構成を示すブロック図。
【図７】選択回路の具体的な実施例を示す回路構成図。
【図８】電源電圧レベル検出回路の概略構成を示す回路
構成図。
構成図。
【図９】本発明を適用して好適な半導体集積回路の一例
としてのＤＲＡＭの概略構成を示すブロック図。
としてのＤＲＡＭの概略構成を示すブロック図。
【図１０】従来のＤＲＡＭにおけるイニシャライズ方式
のタイミングを示すタイミングチャート。
のタイミングを示すタイミングチャート。
１０ イニシャライズ回路 １１ 電源電圧レベル検出回路 １２ パルス発生回路 １３ カウンタ回路 １４ 選択回路 ２１ 電源端子 ２２ メモリアレイ ２３Ａ，２３Ｂ アドレス入力バッファ回路 ２４ リフレッシュカウンタ ２５ ロウデコーダ ２６ カラムデコーダ ２７ センスアンプおよびＩ／Ｏバス ２８ データ入出力バッファ回路 ２９ タイミング制御回路
Claims (4)
- 【請求項１】 電源電圧のレベルを検出する電源電圧レ
ベル検出回路と、パルス発生回路と、該パルス発生回路
で形成された信号のパルス数を計数するカウンタ回路と
を備え、上記電源電圧レベル検出回路が電源電圧の立上
がりを検出した後、パルス発生回路で形成された信号
が、内部回路の電源投入直後における電位の不確定な部
位の電位が確定するのに必要な所定パルス数分だけ所要
の回路に供給されるように構成されてなることを特徴と
する半導体集積回路。 - 【請求項２】 所定の入力信号と上記パルス発生回路で
形成された信号のいずれかを選択的に供給可能にするた
めの選択回路を備え、該選択回路は上記カウンタ回路の
出力によって制御されて電源投入時に所定パルス数分だ
け上記パルス発生回路で形成された信号を所要の回路に
供給した後、上記所定の入力信号を前記所要の回路に供
給可能に構成されてなることを特徴とする請求項１に記
載の半導体集積回路。 - 【請求項３】 上記パルス発生回路は、上記選択回路が
上記パルス発生回路から出力される信号から上記所定の
入力信号に切り換えた後に、上記カウンタ回路の出力に
よってその動作が停止されるように構成されてなること
を特徴とする請求項２に記載の半導体集積回路。 - 【請求項４】 電源電圧のレベルを検出する電源電圧レ
ベル検出回路と、パルス発生回路と、該パルス発生回路
で形成された信号のパルス数を計数するカウンタ回路
と、アドレス信号の取り込みタイミングを与えるアドレ
ス・ストローブ信号または上記パルス発生回路で形成さ
れた信号のいずれかを選択的に供給可能にするための選
択回路とを備え、該選択回路は上記カウンタ回路の出力
によって制御されて電源投入時に所定パルス数分だけ上
記パルス発生回路で形成された信号を所要の回路に供給
した後、上記アドレス・ストローブ信号を内部の所要回
路に供給可能に構成されてなることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198218A JPH1145563A (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路並びに半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198218A JPH1145563A (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路並びに半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145563A true JPH1145563A (ja) | 1999-02-16 |
Family
ID=16387474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198218A Pending JPH1145563A (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路並びに半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2010135048A (ja) * | 2008-12-05 | 2010-06-17 | Hynix Semiconductor Inc | 初期化回路及びこれを用いたバンクアクティブ回路 |
-
1997
- 1997-07-24 JP JP9198218A patent/JPH1145563A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2010135048A (ja) * | 2008-12-05 | 2010-06-17 | Hynix Semiconductor Inc | 初期化回路及びこれを用いたバンクアクティブ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |