JPH0935473A - バースト長さ検出回路 - Google Patents
バースト長さ検出回路Info
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- JPH0935473A JPH0935473A JP8171232A JP17123296A JPH0935473A JP H0935473 A JPH0935473 A JP H0935473A JP 8171232 A JP8171232 A JP 8171232A JP 17123296 A JP17123296 A JP 17123296A JP H0935473 A JPH0935473 A JP H0935473A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 230000002459 sustained effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 18
- 101100328518 Caenorhabditis elegans cnt-1 gene Proteins 0.000 description 2
- 101100328519 Caenorhabditis elegans cnt-2 gene Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 バースト長さ検出回路は簡素化された回路構
成でバーストモードの終了時点を感知し、チップ面積を
減少させ電力消耗を減らす。 【解決手段】 外部から二つ以上のアドレス信号を入力
して貯蔵する二つ以上のレジスタと、二つ以上のアドレ
ス信号をそれぞれ入力しクロック信号が印加されるたび
に、入力されたアドレス信号の論理値に一つずつ加算し
たアドレス信号を順次発生する二つ以上の内部アドレス
信号発生手段と、それぞれが制御信号により独立的に駆
動され、二つ以上のレジスタの出力信号及び二つ以上の
内部アドレス信号発生手段の出力信号をそれぞれ比較す
るための二つ以上の比較手段と、二つ以上の比較手段か
ら出力される信号を論理演算してバーストモード終了時
点を検出する論理回路と、外部からのバースト命令信号
及び論理回路からのバーストモード終了信号により、所
定の論理値を有するバースト長さ信号を発生するバース
ト信号発生手段とを含む。
成でバーストモードの終了時点を感知し、チップ面積を
減少させ電力消耗を減らす。 【解決手段】 外部から二つ以上のアドレス信号を入力
して貯蔵する二つ以上のレジスタと、二つ以上のアドレ
ス信号をそれぞれ入力しクロック信号が印加されるたび
に、入力されたアドレス信号の論理値に一つずつ加算し
たアドレス信号を順次発生する二つ以上の内部アドレス
信号発生手段と、それぞれが制御信号により独立的に駆
動され、二つ以上のレジスタの出力信号及び二つ以上の
内部アドレス信号発生手段の出力信号をそれぞれ比較す
るための二つ以上の比較手段と、二つ以上の比較手段か
ら出力される信号を論理演算してバーストモード終了時
点を検出する論理回路と、外部からのバースト命令信号
及び論理回路からのバーストモード終了信号により、所
定の論理値を有するバースト長さ信号を発生するバース
ト信号発生手段とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はシンクロナス ディ
ーラム（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のよう
な半導体メモリ装置のバースト回路に関し、特に連続す
る動作のサイクル数を定めるために用いるバースト長さ
カウンタ（ｂｕｒｓｔ ｌｅｎｇｔｈ ｃｏｕｎｔｅ
ｒ）を用いなくもバースト終了時点を検出できるバース
ト長さ検出回路に関する。
ーラム（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のよう
な半導体メモリ装置のバースト回路に関し、特に連続す
る動作のサイクル数を定めるために用いるバースト長さ
カウンタ（ｂｕｒｓｔ ｌｅｎｇｔｈ ｃｏｕｎｔｅ
ｒ）を用いなくもバースト終了時点を検出できるバース
ト長さ検出回路に関する。
【０００２】
【従来の技術】一般に、シンクロノス ディーラムのバ
ースト モードは連続的なリードまたはライト動作実行
の際に利点がある。即ち、シンクロノス ディーラムの
外部から一つのアドレス信号を入力して内部で一つ以上
のアドレス信号を発生させることにより連続的なリード
またはライト動作実行の際に、ディーラムの速度を向上
させることができる。このバースト モードでは連続動
作の回数を現す概念としてバースト長さ（ｂｕｒｓｔ
ｌｅｎｇｔｈ）という用語を使用するが、例えばバース
ト長さが４ということは入力アドレス信号Ａｎが入力さ
れる場合、外部から特に他のアドレス信号を入力しなく
ても連続的に入力されるクロック信号に対しアドレス信
号Ａn、Ａn+1、Ａn+2、Ａn+3が連続的に入力される場合
と同様な動作を行うことを意味する。
ースト モードは連続的なリードまたはライト動作実行
の際に利点がある。即ち、シンクロノス ディーラムの
外部から一つのアドレス信号を入力して内部で一つ以上
のアドレス信号を発生させることにより連続的なリード
またはライト動作実行の際に、ディーラムの速度を向上
させることができる。このバースト モードでは連続動
作の回数を現す概念としてバースト長さ（ｂｕｒｓｔ
ｌｅｎｇｔｈ）という用語を使用するが、例えばバース
ト長さが４ということは入力アドレス信号Ａｎが入力さ
れる場合、外部から特に他のアドレス信号を入力しなく
ても連続的に入力されるクロック信号に対しアドレス信
号Ａn、Ａn+1、Ａn+2、Ａn+3が連続的に入力される場合
と同様な動作を行うことを意味する。
【０００３】図１は、従来のバースト長さ検出回路の一
例を示す回路図であり、０を初期値として外部からのク
ロック信号（ｃｌｋ）をカウンティングするカウンタ部
２０と、外部からのバースト長さに関するデータを入力
してデコーディングするデコーダ（図示せず）からのバ
ースト長さ信号とカウンタ部２０からのカウンティング
信号とを比較してバースト終了信号（ｂｕｒｓｔ＿ｅｎ
ｄ）を発生する比較器３０と、外部からのクロック信号
（ｃｌｋ）を一定時間遅延して比較器３０に供給する遅
延器１０と、ライン２を介して外部からのバースト命令
信号（ｃｍｄｓｉｇ）が印加された瞬間から、比較器３
０からバースト終了信号（ｂｕｒｓｔ＿ｅｎｄ）が印加
されるまでバースト モード信号（ｂｕｒｓｔ＿ｓｉ
ｇ）を発生するバースト信号発生器４０とを備える。
例を示す回路図であり、０を初期値として外部からのク
ロック信号（ｃｌｋ）をカウンティングするカウンタ部
２０と、外部からのバースト長さに関するデータを入力
してデコーディングするデコーダ（図示せず）からのバ
ースト長さ信号とカウンタ部２０からのカウンティング
信号とを比較してバースト終了信号（ｂｕｒｓｔ＿ｅｎ
ｄ）を発生する比較器３０と、外部からのクロック信号
（ｃｌｋ）を一定時間遅延して比較器３０に供給する遅
延器１０と、ライン２を介して外部からのバースト命令
信号（ｃｍｄｓｉｇ）が印加された瞬間から、比較器３
０からバースト終了信号（ｂｕｒｓｔ＿ｅｎｄ）が印加
されるまでバースト モード信号（ｂｕｒｓｔ＿ｓｉ
ｇ）を発生するバースト信号発生器４０とを備える。
【０００４】カウンタ部２０はクロック信号入力ライン
１を介し外部から入力するクロック信号（ｃｌｋ）の下
降エッジ（ｅｄｇｅ）で出力状態を変更してカウンティ
ング信号（ｃｎｔ＿１）を出力する第１カウンタと、こ
の第１カウンタの出力端に連結されその出力信号（ｃｎ
ｔ＿１）の下降エッジから出力状態を変更してカウンテ
ィング信号（ｃｎｔ＿２）を出力する第２カウンタと、
この第２カウンタの出力端に連結されその出力信号（ｃ
ｎｔ＿２）の下降エッジから出力状態を変更して出力信
号（ｃｎｔ＿３）を出力する第３カウンタと、この第３
カウンタの出力端に連結されその出力信号（ｃｎｔ＿
３）の下降エッジから出力状態を変更してカウンティン
グ信号（ｃｎｔ＿４）を出力する第４カウンタを備え
る。第１〜第４カウンタの初期値は０とする。
１を介し外部から入力するクロック信号（ｃｌｋ）の下
降エッジ（ｅｄｇｅ）で出力状態を変更してカウンティ
ング信号（ｃｎｔ＿１）を出力する第１カウンタと、こ
の第１カウンタの出力端に連結されその出力信号（ｃｎ
ｔ＿１）の下降エッジから出力状態を変更してカウンテ
ィング信号（ｃｎｔ＿２）を出力する第２カウンタと、
この第２カウンタの出力端に連結されその出力信号（ｃ
ｎｔ＿２）の下降エッジから出力状態を変更して出力信
号（ｃｎｔ＿３）を出力する第３カウンタと、この第３
カウンタの出力端に連結されその出力信号（ｃｎｔ＿
３）の下降エッジから出力状態を変更してカウンティン
グ信号（ｃｎｔ＿４）を出力する第４カウンタを備え
る。第１〜第４カウンタの初期値は０とする。
【０００５】比較器３０は次のような要素を備えてい
る。すなわち、ノードＮ２とノードＮ３の間に接続さ
れ、図示されていないデコーダからバースト長さ１を指
定する信号ｂｌｌを入力するＮＭＯＳトランジスタＱ３
と、ノードＮ２とノードＮ４の間に接続されデコーダか
らバースト長さ２を指定する信号ｂｌ２を入力するＮＭ
ＯＳトランジスタＱ５と、ノードＮ２とノードＮ５の間
に接続されデコーダからバースト長さ４を指定する信号
ｂｌ４を入力するＮＭＯＳトランジスタＱ７と、ノード
Ｎ２とノードＮ６の間に接続されデコーダからバースト
長さ８を指定する信号ｂｌ８を入力するＮＭＯＳトラン
ジスタＱ９と、ノードＮ３と接地電圧（Ｖｓｓ）の間に
接続され第１カウンタからの出力信号（ｃｎｔ＿１）を
自分のゲートに入力するＮＭＯＳトランジスタＱ４と、
ノードＮ４と接地電圧（Ｖｓｓ）の間に接続され第２カ
ウンタからの出力信号（ｃｎｔ＿２）を自分のゲートに
入力するＮＭＯＳトランジスタＱ６と、ノードＮ５と接
地電圧（Ｖｓｓ）の間に接続され第３カウンタからの出
力信号（ｃｎｔ＿３）を自分のゲートに入力するＮＭＯ
ＳトランジスタＱ８と、ノードＮ６と接地電圧（Ｖｓ
ｓ）の間に接続され第４カウンタからの出力信号（ｃｎ
ｔ＿４）を自分のゲートに入力するＮＭＯＳトランジス
タＱ１０とを備える。
る。すなわち、ノードＮ２とノードＮ３の間に接続さ
れ、図示されていないデコーダからバースト長さ１を指
定する信号ｂｌｌを入力するＮＭＯＳトランジスタＱ３
と、ノードＮ２とノードＮ４の間に接続されデコーダか
らバースト長さ２を指定する信号ｂｌ２を入力するＮＭ
ＯＳトランジスタＱ５と、ノードＮ２とノードＮ５の間
に接続されデコーダからバースト長さ４を指定する信号
ｂｌ４を入力するＮＭＯＳトランジスタＱ７と、ノード
Ｎ２とノードＮ６の間に接続されデコーダからバースト
長さ８を指定する信号ｂｌ８を入力するＮＭＯＳトラン
ジスタＱ９と、ノードＮ３と接地電圧（Ｖｓｓ）の間に
接続され第１カウンタからの出力信号（ｃｎｔ＿１）を
自分のゲートに入力するＮＭＯＳトランジスタＱ４と、
ノードＮ４と接地電圧（Ｖｓｓ）の間に接続され第２カ
ウンタからの出力信号（ｃｎｔ＿２）を自分のゲートに
入力するＮＭＯＳトランジスタＱ６と、ノードＮ５と接
地電圧（Ｖｓｓ）の間に接続され第３カウンタからの出
力信号（ｃｎｔ＿３）を自分のゲートに入力するＮＭＯ
ＳトランジスタＱ８と、ノードＮ６と接地電圧（Ｖｓ
ｓ）の間に接続され第４カウンタからの出力信号（ｃｎ
ｔ＿４）を自分のゲートに入力するＮＭＯＳトランジス
タＱ１０とを備える。
【０００６】また、比較器３０は電源電圧（Ｖｄｄ）と
ノードＮ１の間に接続され遅延器１０からの出力信号
（ｃｌｋ＿ｄ）を自分のゲート側に入力するＰＭＯＳト
ランジスタＱ１と、ノードＮ１とノードＮ２の間に接続
され遅延器１０からの出力信号（ｃｌｋ＿ｄ）を自分の
ゲート側に入力するＮＭＯＳトランジスタＱ２と、ノー
ドＮ１を入力とするインバータ３１を追加して備える。
ノードＮ１の間に接続され遅延器１０からの出力信号
（ｃｌｋ＿ｄ）を自分のゲート側に入力するＰＭＯＳト
ランジスタＱ１と、ノードＮ１とノードＮ２の間に接続
され遅延器１０からの出力信号（ｃｌｋ＿ｄ）を自分の
ゲート側に入力するＮＭＯＳトランジスタＱ２と、ノー
ドＮ１を入力とするインバータ３１を追加して備える。
【０００７】バースト信号発生器４０は、ライン２を介
して外部から入力するバースト命令信号（ｃｍｄ＿ｓｉ
ｇ）を反転させるインバータ４１と、電源電圧（Ｖｄ
ｄ）と出力ノードＮ７の間に接続されインバータ４１か
らの信号を自分のゲート側に入力するＰＭＯＳトランジ
スタＱ１１と、出力ノードＮ７と接地電圧（Ｖｓｓ）の
間に接続され比較器３０からの出力信号（ｂｕｒｓｔ＿
ｅｎｄ）を自分のゲート側に入力するＮＭＯＳトランジ
スタＱ１２とを備える。
して外部から入力するバースト命令信号（ｃｍｄ＿ｓｉ
ｇ）を反転させるインバータ４１と、電源電圧（Ｖｄ
ｄ）と出力ノードＮ７の間に接続されインバータ４１か
らの信号を自分のゲート側に入力するＰＭＯＳトランジ
スタＱ１１と、出力ノードＮ７と接地電圧（Ｖｓｓ）の
間に接続され比較器３０からの出力信号（ｂｕｒｓｔ＿
ｅｎｄ）を自分のゲート側に入力するＮＭＯＳトランジ
スタＱ１２とを備える。
【０００８】図２は、図１に示した回路の各部分に対す
る動作タイミング図である。この図２を参照して図１の
動作を説明する。例えば、バースト長さ４に関するデー
タをデコーディングした信号がデコーダから出力され選
択されると、ＮＭＯＳトランジスタＱ７のゲートにハイ
レベルの信号が供給されＮＭＯＳトランジスタＱ７がタ
ーンオンされ、残りのＮＭＯＳトランジスタＱ３、Ｑ
５、Ｑ９のゲートにはローレベルの信号が供給されター
ンオフされる。この際、外部から図２の（Ｃ）のような
バーストモード命令信号（ｃｍｄ＿ｓｉｇ）がインバー
タ４１を経てＰＭＯＳトランジスタＱ１１のゲートに印
加されると、ＰＭＯＳトランジスタＱ１１がターンオン
されノードＮ７と連結された出力ライン４２がハイレベ
ルとなり、図２の（Ｆ）のようなバーストモード信号
（ｂｕｒｓｔ＿ｓｉｇ）が出力されバーストモードに進
入することになる。
る動作タイミング図である。この図２を参照して図１の
動作を説明する。例えば、バースト長さ４に関するデー
タをデコーディングした信号がデコーダから出力され選
択されると、ＮＭＯＳトランジスタＱ７のゲートにハイ
レベルの信号が供給されＮＭＯＳトランジスタＱ７がタ
ーンオンされ、残りのＮＭＯＳトランジスタＱ３、Ｑ
５、Ｑ９のゲートにはローレベルの信号が供給されター
ンオフされる。この際、外部から図２の（Ｃ）のような
バーストモード命令信号（ｃｍｄ＿ｓｉｇ）がインバー
タ４１を経てＰＭＯＳトランジスタＱ１１のゲートに印
加されると、ＰＭＯＳトランジスタＱ１１がターンオン
されノードＮ７と連結された出力ライン４２がハイレベ
ルとなり、図２の（Ｆ）のようなバーストモード信号
（ｂｕｒｓｔ＿ｓｉｇ）が出力されバーストモードに進
入することになる。
【０００９】また、遅延器１０は図２の（Ａ）のような
外部からのクロック信号（ｃｌｋ）を一定時間遅延させ
図２の（Ｂ）のような信号を比較器３０に供給する。比
較器３０のＮＭＯＳトランジスタＱ２は遅延したクロッ
ク信号がハイレベルの時ターンオンされる。しかし、カ
ウンタ部２０の第３カウンタからのハイレベルの信号が
ＮＭＯＳトランジスタＱ８のゲートに印加される前まで
はノードＮ２が接地電圧（Ｖｓｓ）に接続されない。従
って、ノードＮ１上の電位がインバータ３１を経て反転
しＮＭＯＳトランジスタＱ１２側に供給されるのでＮＭ
ＯＳトランジスタＱ１２がターンオフされる。
外部からのクロック信号（ｃｌｋ）を一定時間遅延させ
図２の（Ｂ）のような信号を比較器３０に供給する。比
較器３０のＮＭＯＳトランジスタＱ２は遅延したクロッ
ク信号がハイレベルの時ターンオンされる。しかし、カ
ウンタ部２０の第３カウンタからのハイレベルの信号が
ＮＭＯＳトランジスタＱ８のゲートに印加される前まで
はノードＮ２が接地電圧（Ｖｓｓ）に接続されない。従
って、ノードＮ１上の電位がインバータ３１を経て反転
しＮＭＯＳトランジスタＱ１２側に供給されるのでＮＭ
ＯＳトランジスタＱ１２がターンオフされる。
【００１０】しかし、第３カウンタからの信号（ｃｎｔ
＿３）がハイレベルになる瞬間、ノードＮ２は接地電圧
（Ｖｓｓ）と接続するので、比較器３０とＮＭＯＳトラ
ンジスタＱ１２にクロック信号のようなパルス幅を有す
る図２の（Ｅ）のようなハイレベルのバーストモード終
了信号（ｂｕｒｓｔ＿ｅｎｄ）を供給する。このように
して、バーストモード信号発生器４０は、外部からのバ
ースト命令信号が印加された瞬間から比較器３０からハ
イレベルのクロック信号が印加され、ＰＭＯＳトランジ
スタＱ１２がターンオンされるまで図２の（Ｆ）のよう
なハイレベルのバーストモード駆動信号（ｂｕｒｓｔ＿
ｓｉｇ）を出力することになる。
＿３）がハイレベルになる瞬間、ノードＮ２は接地電圧
（Ｖｓｓ）と接続するので、比較器３０とＮＭＯＳトラ
ンジスタＱ１２にクロック信号のようなパルス幅を有す
る図２の（Ｅ）のようなハイレベルのバーストモード終
了信号（ｂｕｒｓｔ＿ｅｎｄ）を供給する。このように
して、バーストモード信号発生器４０は、外部からのバ
ースト命令信号が印加された瞬間から比較器３０からハ
イレベルのクロック信号が印加され、ＰＭＯＳトランジ
スタＱ１２がターンオンされるまで図２の（Ｆ）のよう
なハイレベルのバーストモード駆動信号（ｂｕｒｓｔ＿
ｓｉｇ）を出力することになる。
【００１１】従って、外部からのアドレス信号等が内部
アドレス発生回路（図示せず）の初期値に印加され内部
アドレス発生回路からの信号がデコーディングされて４
回のリードまたはライト動作が行われるまでバーストモ
ードを維持するようになる。
アドレス発生回路（図示せず）の初期値に印加され内部
アドレス発生回路からの信号がデコーディングされて４
回のリードまたはライト動作が行われるまでバーストモ
ードを維持するようになる。
【００１２】
【発明が解決しようとする課題】しかし、このような構
成のバースト長さ検出回路は、チップ面積を増加させ動
作の際のパワーの消耗を齎す問題点を有していた。これ
は内部アドレス発生のためのカウンタ回路以外にもバー
スト長さを感知するためのカウンタ回路を追加して備え
なければならないためである。
成のバースト長さ検出回路は、チップ面積を増加させ動
作の際のパワーの消耗を齎す問題点を有していた。これ
は内部アドレス発生のためのカウンタ回路以外にもバー
スト長さを感知するためのカウンタ回路を追加して備え
なければならないためである。
【００１３】従って、本発明の目的はバースト長さを感
知するためのカウンタ回路を用いなくてもバーストモー
ドの終了時点を感知することにより、チップ面積を減少
させ電力消耗を減らすことができるバースト回路を提供
することにある。
知するためのカウンタ回路を用いなくてもバーストモー
ドの終了時点を感知することにより、チップ面積を減少
させ電力消耗を減らすことができるバースト回路を提供
することにある。
【００１４】
【課題を解決するための手段】この目的を達成するため
の本発明のバースト長さ検出回路は、外部から少なくと
も二つ以上のアドレス信号をそれぞれ入力して貯蔵する
ための少なくとも二つ以上の貯蔵手段と、前記少なくと
も二つ以上のアドレス信号をそれぞれ入力しクロック信
号が印加されるたびに入力されたアドレス信号の論理値
に一つずつ加算されたアドレス信号を、順次発生する少
なくとも二つ以上の内部アドレス信号発生手段と、それ
ぞれが制御信号により独立的に駆動され、少なくとも二
つ以上の貯蔵手段の出力信号及び少なくとも二つ以上の
内部アドレス信号発生手段の出力信号をそれぞれ比較す
るための少なくとも二つ以上の比較手段と、少なくとも
二つ以上の比較手段から出力される信号を論理演算して
バーストモード終了時点を検出する論理回路と、外部か
らのバースト命令信号及び論理回路からのバーストモー
ド終了信号により、所定の論理値を有するバースト長さ
信号を発生するバースト信号発生手段とを含むことを特
徴とする。
の本発明のバースト長さ検出回路は、外部から少なくと
も二つ以上のアドレス信号をそれぞれ入力して貯蔵する
ための少なくとも二つ以上の貯蔵手段と、前記少なくと
も二つ以上のアドレス信号をそれぞれ入力しクロック信
号が印加されるたびに入力されたアドレス信号の論理値
に一つずつ加算されたアドレス信号を、順次発生する少
なくとも二つ以上の内部アドレス信号発生手段と、それ
ぞれが制御信号により独立的に駆動され、少なくとも二
つ以上の貯蔵手段の出力信号及び少なくとも二つ以上の
内部アドレス信号発生手段の出力信号をそれぞれ比較す
るための少なくとも二つ以上の比較手段と、少なくとも
二つ以上の比較手段から出力される信号を論理演算して
バーストモード終了時点を検出する論理回路と、外部か
らのバースト命令信号及び論理回路からのバーストモー
ド終了信号により、所定の論理値を有するバースト長さ
信号を発生するバースト信号発生手段とを含むことを特
徴とする。
【００１５】
【発明の実施の形態】上述した目的及びその他の目的
と、本発明の特徴及び利点は添付図面と関連した次の詳
細な説明を介しより明らかになる。
と、本発明の特徴及び利点は添付図面と関連した次の詳
細な説明を介しより明らかになる。
【００１６】以下、本発明による好ましい実施形態を図
３〜図８を参照して詳細に説明する。
３〜図８を参照して詳細に説明する。
【００１７】図３は、本発明の一実施形態によるバース
ト長さ検出回路図であり、図４〜図７は、図３の各構成
要素等を示した回路図であり、図８は、図３と関連した
信号のタイミング図である。
ト長さ検出回路図であり、図４〜図７は、図３の各構成
要素等を示した回路図であり、図８は、図３と関連した
信号のタイミング図である。
【００１８】図３は、本発明によるバースト長さ検出回
路に関したものであり、図１と同様な構成要素には同様
な参照符号を与える。図３のバースト長さ検出回路は相
違するクロック信号等をそれぞれ入力するためのクロッ
ク信号入力ライン１，１１，２１・・・と、外部からア
ドレス信号を入力するためのアドレス信号入力ライン
４，１４・・・と、外部から制御信号を入力するための
制御ライン３と、制御ライン３を介し入力される制御信
号により外部からのアドレス信号Ａ0 ，Ａ1 ，・・・の
うち、最下位ビットのアドレス信号Ａ0 を初期値として
内部アドレス信号を発生する第１内部アドレス信号発生
器５と、第１アドレス入力ライン４に接続し最下位ビッ
トのアドレス信号Ａ0 を一定時間の間、貯蔵するための
第１レジスタ６と、制御ライン１３を経た外部からの制
御信号（ｓｅｔ）により第１内部アドレス信号発生器５
及び第１レジスタ６からの信号を比較して出力する第１
比較器７と、第１内部アドレス信号発生手段５から出力
する内部アドレス信号をフリデコーダ、或はデコーダ
（図示せず）側に出力する第１出力ライン８を含む。
路に関したものであり、図１と同様な構成要素には同様
な参照符号を与える。図３のバースト長さ検出回路は相
違するクロック信号等をそれぞれ入力するためのクロッ
ク信号入力ライン１，１１，２１・・・と、外部からア
ドレス信号を入力するためのアドレス信号入力ライン
４，１４・・・と、外部から制御信号を入力するための
制御ライン３と、制御ライン３を介し入力される制御信
号により外部からのアドレス信号Ａ0 ，Ａ1 ，・・・の
うち、最下位ビットのアドレス信号Ａ0 を初期値として
内部アドレス信号を発生する第１内部アドレス信号発生
器５と、第１アドレス入力ライン４に接続し最下位ビッ
トのアドレス信号Ａ0 を一定時間の間、貯蔵するための
第１レジスタ６と、制御ライン１３を経た外部からの制
御信号（ｓｅｔ）により第１内部アドレス信号発生器５
及び第１レジスタ６からの信号を比較して出力する第１
比較器７と、第１内部アドレス信号発生手段５から出力
する内部アドレス信号をフリデコーダ、或はデコーダ
（図示せず）側に出力する第１出力ライン８を含む。
【００１９】また、図３のバースト長さ検出回路は第１
内部アドレス信号発生手段５、第１レジスタ６及び第１
比較器７とその構成及び連結関係が同様な内部アドレス
発生手段１５，２５，・・・、レジスタ１６，２６，・
・・及び比較器１７，２７，・・・と備える。
内部アドレス信号発生手段５、第１レジスタ６及び第１
比較器７とその構成及び連結関係が同様な内部アドレス
発生手段１５，２５，・・・、レジスタ１６，２６，・
・・及び比較器１７，２７，・・・と備える。
【００２０】また、図３のバースト長さ検出回路は比較
器７，１７・・・から出力する信号等を入力してＡＮＤ
演算処理を行い、図８の（Ｄ）のようなバーストモード
終了信号（ｂｕｒｓｔ＿ｅｎｄ）を出力する論理回路５
０と、ライン２を介し外部から入力する図８の（Ｂ）の
ようなバースト命令信号（ｃｍｄ＿ｓｉｇ）及び論理回
路５０から図８の（Ｄ）のようなバーストモード終了信
号（ｂｕｒｓｔ＿ｅｎｄ）を供給されるバースト信号発
生部４０とを備える。
器７，１７・・・から出力する信号等を入力してＡＮＤ
演算処理を行い、図８の（Ｄ）のようなバーストモード
終了信号（ｂｕｒｓｔ＿ｅｎｄ）を出力する論理回路５
０と、ライン２を介し外部から入力する図８の（Ｂ）の
ようなバースト命令信号（ｃｍｄ＿ｓｉｇ）及び論理回
路５０から図８の（Ｄ）のようなバーストモード終了信
号（ｂｕｒｓｔ＿ｅｎｄ）を供給されるバースト信号発
生部４０とを備える。
【００２１】図４は、図３の第１内部アドレス信号発生
手段５の回路図であり、第１内部アドレス信号発生手段
５は外部からの制御信号（ｓｅｔ）により外部から入力
する最下位のアドレス信号Ａ0 を初期値として外部から
のクロック信号により一つずつ加算するカウンタ動作を
行い内部アドレス信号を発生する。この内部アドレス信
号発生手段５は通常の回路であるため詳細な構成及び動
作説明は省略する。図３の残りの内部アドレス信号発生
手段１５，２５・・・は第１アドレス信号発生手段５と
同様な構成を有する。
手段５の回路図であり、第１内部アドレス信号発生手段
５は外部からの制御信号（ｓｅｔ）により外部から入力
する最下位のアドレス信号Ａ0 を初期値として外部から
のクロック信号により一つずつ加算するカウンタ動作を
行い内部アドレス信号を発生する。この内部アドレス信
号発生手段５は通常の回路であるため詳細な構成及び動
作説明は省略する。図３の残りの内部アドレス信号発生
手段１５，２５・・・は第１アドレス信号発生手段５と
同様な構成を有する。
【００２２】図５は、図３の第１レジスタ６を示す回路
図であり、外部から最下位ビットのアドレス信号Ａ0 を
入力して外部からの制御信号（ｓｅｔ）によりその信号
Ａ0を一定時間ラッチする。この第１レジスタ６もま
た、通常的なレジスタ回路のため、その詳細な構成及び
動作説明は省略する。図３の残りのレジスタ１６，２６
・・・は第１レジスタ６と同様な構成を有する。
図であり、外部から最下位ビットのアドレス信号Ａ0 を
入力して外部からの制御信号（ｓｅｔ）によりその信号
Ａ0を一定時間ラッチする。この第１レジスタ６もま
た、通常的なレジスタ回路のため、その詳細な構成及び
動作説明は省略する。図３の残りのレジスタ１６，２６
・・・は第１レジスタ６と同様な構成を有する。
【００２３】図６は、図３の第１比較器７を示す回路図
であり、第１内部アドレス信号発生器５及び第１レジス
タ６の出力信号が入力するＮＡＮＤゲート７３およびＮ
ＯＲゲート７４と、ＮＯＲゲートから出力する信号を反
転させるインバータ７５と、ＮＡＮＤゲート７３からの
出力信号とインバータ７５からの出力信号および第２制
御ライン１３からの制御信号を入力とする３入力ＮＡＮ
Ｄゲート７６を含む。図３の残りの比較器１７，２７，
・・・の構成は第１比較器７の構成と同様なためそれに
対する説明は省略する。
であり、第１内部アドレス信号発生器５及び第１レジス
タ６の出力信号が入力するＮＡＮＤゲート７３およびＮ
ＯＲゲート７４と、ＮＯＲゲートから出力する信号を反
転させるインバータ７５と、ＮＡＮＤゲート７３からの
出力信号とインバータ７５からの出力信号および第２制
御ライン１３からの制御信号を入力とする３入力ＮＡＮ
Ｄゲート７６を含む。図３の残りの比較器１７，２７，
・・・の構成は第１比較器７の構成と同様なためそれに
対する説明は省略する。
【００２４】３入力ＮＡＮＤゲート７６は第２制御ライ
ン１３からの制御信号がハイレベルであり、第１内部ア
ドレス信号発生器５及び第１レジスタ６から出力する信
号の論理レベルが同様の場合に論理回路５０にハイレベ
ルの信号を供給する。
ン１３からの制御信号がハイレベルであり、第１内部ア
ドレス信号発生器５及び第１レジスタ６から出力する信
号の論理レベルが同様の場合に論理回路５０にハイレベ
ルの信号を供給する。
【００２５】以下、バースト長さによる３入力ＮＡＮＤ
ゲート７６の動作を考察してみる。例えば、バースト長
さが１の場合には第１比較器７の３入力ＮＡＮＤゲート
７６には第２制御ライン１３を介しローレベルに固定さ
れた信号が入力される。従って、第１比較器７は論理回
路５０に常にハイレベルの信号を供給する。従って、内
部アドレスの変化が生じないため、外部からのアドレス
信号による動作を含む二つのサイクルの動作が行われ
る。
ゲート７６の動作を考察してみる。例えば、バースト長
さが１の場合には第１比較器７の３入力ＮＡＮＤゲート
７６には第２制御ライン１３を介しローレベルに固定さ
れた信号が入力される。従って、第１比較器７は論理回
路５０に常にハイレベルの信号を供給する。従って、内
部アドレスの変化が生じないため、外部からのアドレス
信号による動作を含む二つのサイクルの動作が行われ
る。
【００２６】また、バースト長さが４の場合、第３比較
器２７の３入力ＮＡＮＤゲートにはそれぞれ第４制御ラ
イン３３を介しローレベルに固定された信号が入力され
論理回路５０に常にハイレベルの信号が供給される。し
かし、第１、第２比較器７，１７の３入力ＮＡＮＤゲー
ト等にはそれぞれの対応する制御ライン１３，２３を介
しハイレベルに固定された信号が入力される。従って、
第１及び第２内部アドレス信号発生器５，１５と、第
１，第２レジスタ６，１６から出力する信号の論理レベ
ルが同様の場合に論理回路５０にハイレベルの信号が供
給されるので３サイクルの動作を行う。
器２７の３入力ＮＡＮＤゲートにはそれぞれ第４制御ラ
イン３３を介しローレベルに固定された信号が入力され
論理回路５０に常にハイレベルの信号が供給される。し
かし、第１、第２比較器７，１７の３入力ＮＡＮＤゲー
ト等にはそれぞれの対応する制御ライン１３，２３を介
しハイレベルに固定された信号が入力される。従って、
第１及び第２内部アドレス信号発生器５，１５と、第
１，第２レジスタ６，１６から出力する信号の論理レベ
ルが同様の場合に論理回路５０にハイレベルの信号が供
給されるので３サイクルの動作を行う。
【００２７】図７は、論理回路５０を示す回路図であ
り、論理回路５０は第１比較器７の出力信号と第２比較
器１７の出力信号をＮＡＮＤ演算する第１ＮＡＮＤゲー
ト４３と、第１ＮＡＮＤゲート４３の出力信号を反転さ
せるための第１インバータ４４とを備える。
り、論理回路５０は第１比較器７の出力信号と第２比較
器１７の出力信号をＮＡＮＤ演算する第１ＮＡＮＤゲー
ト４３と、第１ＮＡＮＤゲート４３の出力信号を反転さ
せるための第１インバータ４４とを備える。
【００２８】また、論理回路５０は第１インバータ４４
の出力信号と第３比較器２７の出力信号をＮＡＮＤ演算
する第２ＮＡＮＤゲート４６と、第２ＮＡＮＤゲート４
６の出力信号を反転させて出力する第２インバータ４７
を追加して含む。論理回路は比較器の数字に対応して前
記の構成のＮＡＭＤゲートとインバータが追加して備え
られることができる。図７で第２インバータ４７の出力
信号は第１〜第３比較器７，１７，２７の出力信号が全
てハイ論理を有する場合、バーストモードの終了を表す
ハイ論理のバーストモード終了信号（ｂｕｒｓｔ＿ｅｎ
ｄ）を出力することになる。また、第２インバータ４７
により発生したバーストモード終了信号はバースト信号
発生器４０に供給される。
の出力信号と第３比較器２７の出力信号をＮＡＮＤ演算
する第２ＮＡＮＤゲート４６と、第２ＮＡＮＤゲート４
６の出力信号を反転させて出力する第２インバータ４７
を追加して含む。論理回路は比較器の数字に対応して前
記の構成のＮＡＭＤゲートとインバータが追加して備え
られることができる。図７で第２インバータ４７の出力
信号は第１〜第３比較器７，１７，２７の出力信号が全
てハイ論理を有する場合、バーストモードの終了を表す
ハイ論理のバーストモード終了信号（ｂｕｒｓｔ＿ｅｎ
ｄ）を出力することになる。また、第２インバータ４７
により発生したバーストモード終了信号はバースト信号
発生器４０に供給される。
【００２９】図８と関連して図３のバースト長さ検出回
路をより詳細に説明する。以下では説明の便宜のためバ
ースト長さ４の場合を例にして説明する。先ず、外部か
ら制御ライン３を介しハイレベルの狭いパルス幅を有す
る制御信号（ｓｅｔ）と、外部から第１、第２及び第３
アドレス入力ライン４，１４，２４を介しそれぞれハイ
レベルのアドレス信号Ａ0 ，Ａ1 及びローレベルのアド
レス信号Ａ2 が同時に第１〜第３内部アドレス信号発生
器５，１５，２５に入力されると仮定する。
路をより詳細に説明する。以下では説明の便宜のためバ
ースト長さ４の場合を例にして説明する。先ず、外部か
ら制御ライン３を介しハイレベルの狭いパルス幅を有す
る制御信号（ｓｅｔ）と、外部から第１、第２及び第３
アドレス入力ライン４，１４，２４を介しそれぞれハイ
レベルのアドレス信号Ａ0 ，Ａ1 及びローレベルのアド
レス信号Ａ2 が同時に第１〜第３内部アドレス信号発生
器５，１５，２５に入力されると仮定する。
【００３０】この際、第１内部アドレス信号発生手段５
は、図８の（Ａ）のような外部からのクロック信号（ｃ
ｌｋ）を入力し、アドレス信号Ａ0 を初期状態にして一
つずつ加算された第１内部アドレス信号Ａ0+1 ，Ａ0+2
・・・を順次発生する。第１内部アドレス信号は出力ラ
イン８を経てフリーデコーダ（図示せず）と第１比較器
７に供給される。
は、図８の（Ａ）のような外部からのクロック信号（ｃ
ｌｋ）を入力し、アドレス信号Ａ0 を初期状態にして一
つずつ加算された第１内部アドレス信号Ａ0+1 ，Ａ0+2
・・・を順次発生する。第１内部アドレス信号は出力ラ
イン８を経てフリーデコーダ（図示せず）と第１比較器
７に供給される。
【００３１】第２内部アドレス信号発生器１５は、図８
（Ａ）のような外部からのクロック信号（ｃｌｋ）の２
倍の周期を有するクロック信号を入力し、アドレス信号
Ａ1を初期状態にして一つずつ加算された第２内部アド
レス信号Ａ1+1 ，Ａ1+2 ・・・を順次発生する。第２内
部アドレス信号は出力ライン１８を経てフリーデコーダ
（図示せず）と第２比較器１７に供給される。
（Ａ）のような外部からのクロック信号（ｃｌｋ）の２
倍の周期を有するクロック信号を入力し、アドレス信号
Ａ1を初期状態にして一つずつ加算された第２内部アド
レス信号Ａ1+1 ，Ａ1+2 ・・・を順次発生する。第２内
部アドレス信号は出力ライン１８を経てフリーデコーダ
（図示せず）と第２比較器１７に供給される。
【００３２】第３内部アドレス信号発生器２５は、図８
（Ａ）のような外部からのクロック信号（ｃｌｋ）の４
倍の周期を有するクロック信号を入力し、アドレス信号
Ａ2を初期状態にして一つずつ加算された第３内部アド
レス信号Ａ2+1 ，Ａ2+2 ・・・を順次発生する。
（Ａ）のような外部からのクロック信号（ｃｌｋ）の４
倍の周期を有するクロック信号を入力し、アドレス信号
Ａ2を初期状態にして一つずつ加算された第３内部アド
レス信号Ａ2+1 ，Ａ2+2 ・・・を順次発生する。
【００３３】第１、第２及び第３レジスタ６，１６，２
６は、ハイレベルのパルスである制御信号（ｓｅｔ）が
制御ライン３を介し印加される瞬間にアドレス信号Ａ
0 ，Ａ1 ，Ａ2 を入力して貯蔵し、以後には外部とフロ
ーティング状態になる。
６は、ハイレベルのパルスである制御信号（ｓｅｔ）が
制御ライン３を介し印加される瞬間にアドレス信号Ａ
0 ，Ａ1 ，Ａ2 を入力して貯蔵し、以後には外部とフロ
ーティング状態になる。
【００３４】第１及び第２比較器７，１７に制御ライン
１３，２３を介しハイレベルの制御信号がそれぞれ入力
されると、第１比較器７は第１内部アドレス信号発生器
５から出力する信号と第１レジスタ６に貯蔵されたアド
レス信号Ａ0 が同一状態を有する場合、論理回路５０に
ハイレベルの信号を供給する。
１３，２３を介しハイレベルの制御信号がそれぞれ入力
されると、第１比較器７は第１内部アドレス信号発生器
５から出力する信号と第１レジスタ６に貯蔵されたアド
レス信号Ａ0 が同一状態を有する場合、論理回路５０に
ハイレベルの信号を供給する。
【００３５】さらに、第２比較器１７は第２内部アドレ
ス信号発生器１５から出力する信号と第２レジスタ１６
に貯蔵されたアドレス信号Ａ1 が同一状態を有する場
合、論理回路５０にハイレベルの信号を供給する。
ス信号発生器１５から出力する信号と第２レジスタ１６
に貯蔵されたアドレス信号Ａ1 が同一状態を有する場
合、論理回路５０にハイレベルの信号を供給する。
【００３６】第３比較器２７にはローレベルの制御信号
が入力されるため、第３内部アドレス信号発生器２５か
らの信号及び第３レジスタ２６に貯蔵されたアドレス信
号Ａ2 の状態と係わりなく論理回路５０に常にハイレベ
ルの信号を供給する。
が入力されるため、第３内部アドレス信号発生器２５か
らの信号及び第３レジスタ２６に貯蔵されたアドレス信
号Ａ2 の状態と係わりなく論理回路５０に常にハイレベ
ルの信号を供給する。
【００３７】従って、論理回路５０は第１比較器７及び
第２比較器１７からハイレベルの信号が出力される瞬間
に、図８の（Ｄ）のようなハイレベルのバーストモード
終了信号（ｂｕｒｓｔ＿ｅｎｄ）を発生してバースト信
号発生部４０に供給する。
第２比較器１７からハイレベルの信号が出力される瞬間
に、図８の（Ｄ）のようなハイレベルのバーストモード
終了信号（ｂｕｒｓｔ＿ｅｎｄ）を発生してバースト信
号発生部４０に供給する。
【００３８】また、バースト信号発生器４０はライン２
を介し外部からバースト命令信号（ｃｍｄ＿ｓｉｇ）が
印加される瞬間から、論理回路５０からクロック形態の
バーストモード終了信号（ｂｕｒｓｔ＿ｅｎｄ）が印加
されＰＭＯＳトランジスタＱ１２がターンオンされるま
で図８の（Ｅ）のようなバースト命令信号（ｂｕｒｓｔ
＿ｓｉｇ）を出力することになる。従って、外部から入
力されるアドレス信号のための動作を含み４サイクルの
動作が行われるまでバーストモードを維持することにな
る。
を介し外部からバースト命令信号（ｃｍｄ＿ｓｉｇ）が
印加される瞬間から、論理回路５０からクロック形態の
バーストモード終了信号（ｂｕｒｓｔ＿ｅｎｄ）が印加
されＰＭＯＳトランジスタＱ１２がターンオンされるま
で図８の（Ｅ）のようなバースト命令信号（ｂｕｒｓｔ
＿ｓｉｇ）を出力することになる。従って、外部から入
力されるアドレス信号のための動作を含み４サイクルの
動作が行われるまでバーストモードを維持することにな
る。
【００３９】
【発明の効果】上述したように、本発明のバースト長さ
検出回路はバースト長さを感知するためのカウンタ回路
なくバーストモードを行うことができるためシステムの
面積を減少させ、電力消耗を減らす利点を提供する。
検出回路はバースト長さを感知するためのカウンタ回路
なくバーストモードを行うことができるためシステムの
面積を減少させ、電力消耗を減らす利点を提供する。
【００４０】本発明の好ましい実施形態は例示の目的の
ため開示されたものであり、当業者であれば特許請求の
範囲に開示された本発明の思想と範囲において各種修
正、変更、取り替え及び追加が可能である。
ため開示されたものであり、当業者であれば特許請求の
範囲に開示された本発明の思想と範囲において各種修
正、変更、取り替え及び追加が可能である。
【図１】従来のバースト長さ検出回路を示す回路図。
【図２】図１と関連した信号のタイミング図を示す回路
図。
図。
【図３】本発明の一実施形態であるバースト長さ検出回
路を示す回路図。
路を示す回路図。
【図４】図３に示す第１内部アドレス信号発生器の回路
図。
図。
【図５】図３に示す第１レジスタの回路図。
【図６】図３に示す第１比較器の回路図。
【図７】図３に示す論理回路を示す回路図。
【図８】図３と関連した信号のタイミング図。
【符号の説明】 ５，１５，２５… 内部アドレス信号発生器 ６，１６，２６… レジスタ ７，１７，２７… 比較器 ５０… 論理回路 ６０… バースト信号発生器
Claims (4)
- 【請求項１】 外部から少なくとも二つ以上のアドレス
信号をそれぞれ入力して貯蔵するための少なくとも二つ
以上の貯蔵手段と、 前記少なくとも二つ以上のアドレス信号をそれぞれ入力
し、クロック信号が印加されるたびに前記入力されたア
ドレス信号の論理値に一つずつ加算されたアドレス信号
を、順次発生する少なくとも二つ以上の内部アドレス信
号発生手段と、 それぞれが制御信号により独立的に駆動され、前記少な
くとも二つ以上の貯蔵手段の出力信号及び前記少なくと
も二つ以上の内部アドレス信号発生手段の出力信号を、
それぞれ比較するための少なくとも二つ以上の比較手段
と、 前記少なくとも二つ以上の比較手段から出力される信号
を論理演算してバーストモード終了時点を検出する論理
回路と、 外部からのバースト命令信号及び前記論理回路からの前
記バーストモード終了信号により、所定の論理値を有す
るバースト長さ信号を発生するバースト信号発生手段と
を備えたことを特徴とするバースト長さ検出回路。 - 【請求項２】 前記それぞれの比較手段が、対応する各
内部アドレス信号発生手段と貯蔵手段の出力信号を入力
とするＮＡＮＤゲート及びＮＯＲゲートと、前記ＮＡＮ
Ｄゲートの出力信号と前記ＮＯＲゲートの出力信号の反
転した信号を入力とし、制御信号により制御される３入
力ＮＡＮＤゲートとを含むことを特徴とする第１項記載
のバースト長さ検出回路。 - 【請求項３】 前記論理回路が前記複数の比較手段の
中、最先段二つの比較手段からの出力信号をＡＮＤ演算
するＡＮＤゲートと、前記ＡＮＤゲートから出力する信
号と次の段の比較手段から出力する信号をＡＮＤ演算す
るための他のＡＮＤゲートを複数個含むことを特徴とす
る請求項１又は２記載のバースト長さ検出回路。 - 【請求項４】 前記バースト信号発生手段が前記バース
ト命令信号を反転させるための反転手段と、電源電圧源
と出力ラインの間に接続されゲートに前記反転手段から
出力する出力信号が印加されるＰＭＯＳトランジスタ
と、前記出力ラインと接地電源の間に接続されゲートに
前記論理回路からの出力される信号が印加されるＮＭＯ
Ｓトランジスタとを含むことを特徴とする請求項１又は
２記載のバースト長さ検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-18878 | 1995-06-30 | ||
| KR1019950018878A KR0171942B1 (ko) | 1995-06-30 | 1995-06-30 | 버스트 길이 검출 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0935473A true JPH0935473A (ja) | 1997-02-07 |
| JP3287990B2 JP3287990B2 (ja) | 2002-06-04 |
Family
ID=19419305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17123296A Expired - Fee Related JP3287990B2 (ja) | 1995-06-30 | 1996-07-01 | バースト長さ検出回路 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3287990B2 (ja) |
| KR (1) | KR0171942B1 (ja) |
| CN (1) | CN1094269C (ja) |
| GB (1) | GB2302972B (ja) |
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| KR19990016231A (ko) * | 1997-08-13 | 1999-03-05 | 윤종용 | 동기식 반도체 메모리 장치 |
| JP2002245779A (ja) * | 2001-02-20 | 2002-08-30 | Nec Microsystems Ltd | 半導体記憶装置 |
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| US8943164B2 (en) | 2007-12-24 | 2015-01-27 | Qualcomm Incorporated | Apparatus and methods for retrieving/ downloading content on a communication device |
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| JPH11232214A (ja) * | 1998-02-17 | 1999-08-27 | Hitachi Ltd | 情報処理装置用プロセッサおよびその制御方法 |
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1995
- 1995-06-30 KR KR1019950018878A patent/KR0171942B1/ko not_active Expired - Fee Related
-
1996
- 1996-06-28 GB GB9613661A patent/GB2302972B/en not_active Expired - Fee Related
- 1996-06-28 US US08/670,842 patent/US5805928A/en not_active Expired - Lifetime
- 1996-07-01 JP JP17123296A patent/JP3287990B2/ja not_active Expired - Fee Related
- 1996-07-01 CN CN961067489A patent/CN1094269C/zh not_active Expired - Fee Related
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