JPH1145863A - 基板にイオンインプラントする方法 - Google Patents
基板にイオンインプラントする方法Info
- Publication number
- JPH1145863A JPH1145863A JP10058832A JP5883298A JPH1145863A JP H1145863 A JPH1145863 A JP H1145863A JP 10058832 A JP10058832 A JP 10058832A JP 5883298 A JP5883298 A JP 5883298A JP H1145863 A JPH1145863 A JP H1145863A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- sacrificial film
- area
- mask
- unmasked
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
- H10P30/212—Through-implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/405—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their composition, e.g. multilayer masks
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 工程削減し、真空状態と両立し、フォトレジ
スト、溶剤およびエッチング剤のような汚染物質の導入
を要しない、かつ完全なドライ工程であり得る、新規
で、改善されたインプラントの方法を提供する。 【解決手段】 基板（１０）にイオンインプラントする
方法が、開示されている。それは１表面を有する基板
（１０、１２）を準備する段階を含む。半導体材料から
成る犠牲膜（１３）が、前記表面上に形成され、レジス
ト無しにパターニングされる（１５、２１、２０）。そ
れによって、マスク有り領域（２２）およびマスク無し
領域（２３）を決定する。マスク無し領域（２３）は、
エッチングされて、それによって、基板（１０、１２）
上にインプラントマスク（１７）を形成する。イオン
が、エッチング後のマスク無し領域（２３）の下に在る
基板（１０）にインプラント（２５）される。
スト、溶剤およびエッチング剤のような汚染物質の導入
を要しない、かつ完全なドライ工程であり得る、新規
で、改善されたインプラントの方法を提供する。 【解決手段】 基板（１０）にイオンインプラントする
方法が、開示されている。それは１表面を有する基板
（１０、１２）を準備する段階を含む。半導体材料から
成る犠牲膜（１３）が、前記表面上に形成され、レジス
ト無しにパターニングされる（１５、２１、２０）。そ
れによって、マスク有り領域（２２）およびマスク無し
領域（２３）を決定する。マスク無し領域（２３）は、
エッチングされて、それによって、基板（１０、１２）
上にインプラントマスク（１７）を形成する。イオン
が、エッチング後のマスク無し領域（２３）の下に在る
基板（１０）にインプラント（２５）される。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスの
製造に関し、特に半導体デバイス製造の間の製造技術の
改善に関する。
製造に関し、特に半導体デバイス製造の間の製造技術の
改善に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】半導
体の技術分野において、半導体デバイスの製造における
様々な段階を連続的に実施することは、通常なされてい
る。その段階は、半導体材料のいくつかの様々な異なる
層を成長させること、様々なマスクを使用すること、な
らびにデバイス上の終端（terminal）および所望のデバ
イスを形成するエッチング段階を含み得る。いくつかの
方法において、材料の製造（例えば、窒化物／酸化物な
ど）が適用され、半導体材料が、マスクされる領域およ
びマスクされない領域上に亘って成長する。次に、その
マスクされた領域上にその材料が、エッチングおよび剥
離によって除去される。いくつか実施例としては、材料
はマスクされていない領域に選択的に成長せられ、次
に、マスク材料が除去される。いくつかの工程における
フォトレジストマスクが、ハードマスク（即ち、金属マ
スク、窒化物マスクなど）を決定し、現像するために使
用される。
体の技術分野において、半導体デバイスの製造における
様々な段階を連続的に実施することは、通常なされてい
る。その段階は、半導体材料のいくつかの様々な異なる
層を成長させること、様々なマスクを使用すること、な
らびにデバイス上の終端（terminal）および所望のデバ
イスを形成するエッチング段階を含み得る。いくつかの
方法において、材料の製造（例えば、窒化物／酸化物な
ど）が適用され、半導体材料が、マスクされる領域およ
びマスクされない領域上に亘って成長する。次に、その
マスクされた領域上にその材料が、エッチングおよび剥
離によって除去される。いくつか実施例としては、材料
はマスクされていない領域に選択的に成長せられ、次
に、マスク材料が除去される。いくつかの工程における
フォトレジストマスクが、ハードマスク（即ち、金属マ
スク、窒化物マスクなど）を決定し、現像するために使
用される。
【０００３】一般に、これらの従来の半導体デバイスの
製造方法において、エッチングが不要な物質を除去する
ために必要とされ、マスクはエッチング、溶剤などによ
って除去される。そのエッチングおよび／またはマスク
の除去工程の間に、半導体デバイスの材料は、エッチン
グ液による汚染され易さが高くなり、その汚染がデバイ
スの寿命、そのデバイスの動作特性およびそのデバイス
の信頼性を減少させる。さらに、そのエッチング工程
は、さらに寿命、動作特性、信頼性を減少させるエッチ
ングされる領域に隣接する半導体材料に激しくダメージ
を与える。また、エッチング工程は、非常に時間を浪費
し、処理が難しい。
製造方法において、エッチングが不要な物質を除去する
ために必要とされ、マスクはエッチング、溶剤などによ
って除去される。そのエッチングおよび／またはマスク
の除去工程の間に、半導体デバイスの材料は、エッチン
グ液による汚染され易さが高くなり、その汚染がデバイ
スの寿命、そのデバイスの動作特性およびそのデバイス
の信頼性を減少させる。さらに、そのエッチング工程
は、さらに寿命、動作特性、信頼性を減少させるエッチ
ングされる領域に隣接する半導体材料に激しくダメージ
を与える。また、エッチング工程は、非常に時間を浪費
し、処理が難しい。
【０００４】このように、これらの従来技術は、レジス
トスピン、露光、現像、洗浄などのゆな多くの工程段階
を含む。全てのこれらの工程は、汚染、イールドの減少
などを招く。さらに起こる問題は、その構造または基板
（一般にウェハ）が、マスク材料を除去するために、成
長チャンバ（growth chamber）から除去されなければ成
らないことである。次に、この構造体は、再びマスクせ
られ、再成長（re-growth）のために成長チャンバ内に
差異導入される。このように、従来技術は、ウェハを真
空にしたままでは、両立しない。
トスピン、露光、現像、洗浄などのゆな多くの工程段階
を含む。全てのこれらの工程は、汚染、イールドの減少
などを招く。さらに起こる問題は、その構造または基板
（一般にウェハ）が、マスク材料を除去するために、成
長チャンバ（growth chamber）から除去されなければ成
らないことである。次に、この構造体は、再びマスクせ
られ、再成長（re-growth）のために成長チャンバ内に
差異導入される。このように、従来技術は、ウェハを真
空にしたままでは、両立しない。
【０００５】マスキングおよびエッチング問題に加え
て、従来の製造技術は、多くの所々の成長、マスキング
およびエッチング段階を必要とし、その工程を非常に複
雑にし、長くすることになる。例えば、エピタキシャル
層を成長させる場合、そのウェハは、その成長雰囲気を
もたらすために、真空または圧力チャンバ内に位置付け
られなければならない。ウェハがエッチングおよび／ま
たはマスキングされるべき各時間は、チャンバから除か
れ、各段階の準備時間に多くの時間がかかる。また、ウ
ェハがチャンバから除かれ、続いて移動せられる各時間
において、そのチャンバの開口および準備（ウェハの工
程と同様に）は、付加的な不純性および汚染がウェハに
もたらされる。
て、従来の製造技術は、多くの所々の成長、マスキング
およびエッチング段階を必要とし、その工程を非常に複
雑にし、長くすることになる。例えば、エピタキシャル
層を成長させる場合、そのウェハは、その成長雰囲気を
もたらすために、真空または圧力チャンバ内に位置付け
られなければならない。ウェハがエッチングおよび／ま
たはマスキングされるべき各時間は、チャンバから除か
れ、各段階の準備時間に多くの時間がかかる。また、ウ
ェハがチャンバから除かれ、続いて移動せられる各時間
において、そのチャンバの開口および準備（ウェハの工
程と同様に）は、付加的な不純性および汚染がウェハに
もたらされる。
【０００６】これらの問題の多くは、レジストの無いパ
ターニングの使用によって克服されてきた。しかし、レ
ジストの無いパターニングの方策において、その形成さ
れる酸化膜マスクは非常に薄い。この薄い酸化膜マスク
は、通常の工程において、インプラントマスクとしては
役立たない。
ターニングの使用によって克服されてきた。しかし、レ
ジストの無いパターニングの方策において、その形成さ
れる酸化膜マスクは非常に薄い。この薄い酸化膜マスク
は、通常の工程において、インプラントマスクとしては
役立たない。
【０００７】従って、インプラントのための新しい、改
善されたレジストの無い工程を提供することは非常に望
まれる。
善されたレジストの無い工程を提供することは非常に望
まれる。
【０００８】工程削減した、インプラントのための新し
い、改善された方法を提供することが、本発明の１つの
目的である。
い、改善された方法を提供することが、本発明の１つの
目的である。
【０００９】また、真空状態と両立する、インプラント
の新しい、改善された方法を提供することも本発明の目
的の１つである。
の新しい、改善された方法を提供することも本発明の目
的の１つである。
【００１０】さらに、フォトレジスト、溶剤およびエッ
チング剤のような汚染物質の導入を要しない、インプラ
ントの新しい、改善された方法を提供することも本発明
の目的の１つである。
チング剤のような汚染物質の導入を要しない、インプラ
ントの新しい、改善された方法を提供することも本発明
の目的の１つである。
【００１１】さらに、デバイスの汚染の機会をより少な
くした、ずっと簡単なインプラントの新しい、改善され
た方法を提供することも本発明の目的の１つである。
くした、ずっと簡単なインプラントの新しい、改善され
た方法を提供することも本発明の目的の１つである。
【００１２】さらに、完全なドライ工程であり得る、イ
ンプラントの新しい、改善された方法を提供することも
本発明の目的の１つである。
ンプラントの新しい、改善された方法を提供することも
本発明の目的の１つである。
【００１３】
【好適実施例の詳細な説明】簡単には、好適実施例に従
った、本発明の望まれる目的を達成するために、１表面
を有する基板を準備することを含む、基板へのイオンイ
ンプラント方法が提供される。半導体材料の犠牲膜が、
その表面上に形成され、マスクされる領域およびマスク
されない領域を決定するようにレジスト無しのパターニ
ングを施される。そのマスクされない領域は、エッチン
グされ、その基板上にインプラントマスクを形成する。
イオンが、エッチングされマスクされない領域のしたに
在る基板にインプラントされる。そして、その犠牲膜
は、除去される。
った、本発明の望まれる目的を達成するために、１表面
を有する基板を準備することを含む、基板へのイオンイ
ンプラント方法が提供される。半導体材料の犠牲膜が、
その表面上に形成され、マスクされる領域およびマスク
されない領域を決定するようにレジスト無しのパターニ
ングを施される。そのマスクされない領域は、エッチン
グされ、その基板上にインプラントマスクを形成する。
イオンが、エッチングされマスクされない領域のしたに
在る基板にインプラントされる。そして、その犠牲膜
は、除去される。
【００１４】図において、その参照番号は、そのいくつ
かの図に亘って一致した構成要素を示す。注意したいの
は、本発明にしたがった、インプラントのためのシリコ
ン基板をレジスト無しのマスキングの方法を示す図１〜
４である。基板１０は、任意の半導体材料であり得るこ
と、シリコンが本発明の目的のためにここで利用され、
他のIII-V構成物および他の半導体材料が利用し得るこ
とを理解されたい。図１を特に参照すると、ある表面１
１を有するシリコン基板１０の簡単化した断面図が図示
されている。基板１０は、簡単に（ウェハなどのよう
な）支持構造となり、またはその支持構造内または支持
構造上に形成される様々な層を含み得ることを理解され
たい。
かの図に亘って一致した構成要素を示す。注意したいの
は、本発明にしたがった、インプラントのためのシリコ
ン基板をレジスト無しのマスキングの方法を示す図１〜
４である。基板１０は、任意の半導体材料であり得るこ
と、シリコンが本発明の目的のためにここで利用され、
他のIII-V構成物および他の半導体材料が利用し得るこ
とを理解されたい。図１を特に参照すると、ある表面１
１を有するシリコン基板１０の簡単化した断面図が図示
されている。基板１０は、簡単に（ウェハなどのよう
な）支持構造となり、またはその支持構造内または支持
構造上に形成される様々な層を含み得ることを理解され
たい。
【００１５】シリコン基板１０の表面１１には、その上
に自然酸化膜のエッチングストップ層１２が形成され
る。そのエッチングストップ層１２は、一般に空気に晒
されたときに即座に、形成される。従来技術において
は、エッチングストップ層１２は、デポジションされた
窒化膜のような他の材料から形成し得ることは、すでに
知られている。エッチングストップ層１２は、今記述し
たように本発明に常に必要というわけではないことも理
解されたい。
に自然酸化膜のエッチングストップ層１２が形成され
る。そのエッチングストップ層１２は、一般に空気に晒
されたときに即座に、形成される。従来技術において
は、エッチングストップ層１２は、デポジションされた
窒化膜のような他の材料から形成し得ることは、すでに
知られている。エッチングストップ層１２は、今記述し
たように本発明に常に必要というわけではないことも理
解されたい。
【００１６】図１において、表面１４を有する犠牲膜１
３が、エッチングストップ層１２上に形成される。犠牲
膜１３は、結晶体、ポリ結晶体、アモルファスなどのい
ずれかを含む材料から形成され、スパッタリングまたは
デポジションのような既知の方法によって形成される。
それは、好適にはシリコンである。
３が、エッチングストップ層１２上に形成される。犠牲
膜１３は、結晶体、ポリ結晶体、アモルファスなどのい
ずれかを含む材料から形成され、スパッタリングまたは
デポジションのような既知の方法によって形成される。
それは、好適にはシリコンである。
【００１７】図２において、前記説明のように、マスク
１５が、表面１４をパターニングするために、犠牲膜１
３の表面１４に隣り会うように位置付けられる。一般
に、表面１４は、酸化膜のパターニングを可能にする不
活性表面（好適には水素による不活性表面（Hydrogen p
assivated））でりあり得る。一般に、マスク１５は、
シャドウマスクまたはメタルマスクであるが、いくつか
の特別な適用においては、アライナまたはステッパ（一
般に、マスクからの映像を含む）のように、フォトリソ
グラフィを用いた既知の方法で形成され得る。今、明ら
かにしたように、本技術の１つの主要な利点は、フォト
リソグラフィのようなものが、前記マスキング処理に必
要とされないことである。好適には、マスク１５はマス
クプレート（mask plate）である。任意の場合におい
て、マスク１５は、表面１４に隣り合うように位置付け
られ、それによって、マスク１５下の表面１４上の１ま
たはそれ以上のカバー領域１６および表面１４上の１ま
たはそれ以上のカバーなし領域１７を決定する。
１５が、表面１４をパターニングするために、犠牲膜１
３の表面１４に隣り会うように位置付けられる。一般
に、表面１４は、酸化膜のパターニングを可能にする不
活性表面（好適には水素による不活性表面（Hydrogen p
assivated））でりあり得る。一般に、マスク１５は、
シャドウマスクまたはメタルマスクであるが、いくつか
の特別な適用においては、アライナまたはステッパ（一
般に、マスクからの映像を含む）のように、フォトリソ
グラフィを用いた既知の方法で形成され得る。今、明ら
かにしたように、本技術の１つの主要な利点は、フォト
リソグラフィのようなものが、前記マスキング処理に必
要とされないことである。好適には、マスク１５はマス
クプレート（mask plate）である。任意の場合におい
て、マスク１５は、表面１４に隣り合うように位置付け
られ、それによって、マスク１５下の表面１４上の１ま
たはそれ以上のカバー領域１６および表面１４上の１ま
たはそれ以上のカバーなし領域１７を決定する。
【００１８】表面１４のカバーなし領域１７は、図２の
矢印２１によって表される好適にはディープ紫外線（de
ep ultraviolet）を含む、明光に晒される。また、エッ
チングストップ層１２が、前記のように本発明に常に必
要というわけではないということも理解されたい。その
明光は、例えば、アライナ、ステッパ、若しくは半導体
産業におけるE-ビーム（E-beam）デバイスに使用される
典型的なタイプのものであり得る。”ディープ紫外線”
という言葉は、紫外範囲における光線とも言われ、一般
に180〜250nmの波長の範囲を用いる。この詳細な説明に
おいて、185nmの光線が光学的励起のためにオゾンを生
成すると考えられている。故に、事実上、任意の紫外光
線が、所望の結果をもたらすであろうが、オゾンを効果
的に生成するのに最も適した励起波長が、最も頻繁に使
用される。他の波長での露光（詳細には248nmほど）
は、酸化膜とは異なる種類のもの、あるいは自然酸化膜
よりも安定した複合酸化分子（complex oxide molecule
s）を、形成することによって、酸化膜表面の化合物を
変化させてしまう。光線に露光することは、ランプの下
で実施される。しかしながら、その光線が正しい方向に
向けられた（collimated）とき、アライナまたはステッ
パにおけるのと同様に、鋭系な形（sharp features）が
カバーなし領域１７に決定され得る。約2nm未満の厚さ
を有する酸化薄膜マスク２０が、表面のカバーなし領域
１７じょうに形成される。
矢印２１によって表される好適にはディープ紫外線（de
ep ultraviolet）を含む、明光に晒される。また、エッ
チングストップ層１２が、前記のように本発明に常に必
要というわけではないということも理解されたい。その
明光は、例えば、アライナ、ステッパ、若しくは半導体
産業におけるE-ビーム（E-beam）デバイスに使用される
典型的なタイプのものであり得る。”ディープ紫外線”
という言葉は、紫外範囲における光線とも言われ、一般
に180〜250nmの波長の範囲を用いる。この詳細な説明に
おいて、185nmの光線が光学的励起のためにオゾンを生
成すると考えられている。故に、事実上、任意の紫外光
線が、所望の結果をもたらすであろうが、オゾンを効果
的に生成するのに最も適した励起波長が、最も頻繁に使
用される。他の波長での露光（詳細には248nmほど）
は、酸化膜とは異なる種類のもの、あるいは自然酸化膜
よりも安定した複合酸化分子（complex oxide molecule
s）を、形成することによって、酸化膜表面の化合物を
変化させてしまう。光線に露光することは、ランプの下
で実施される。しかしながら、その光線が正しい方向に
向けられた（collimated）とき、アライナまたはステッ
パにおけるのと同様に、鋭系な形（sharp features）が
カバーなし領域１７に決定され得る。約2nm未満の厚さ
を有する酸化薄膜マスク２０が、表面のカバーなし領域
１７じょうに形成される。
【００１９】一旦、酸化膜マスク２０が成長すると、マ
スク１５は、図３に示されるように、カバー領域１６を
露出させるために、除去される。次に、酸化膜マスク２
０は、犠牲膜をエッチングするために、マスクとして役
に立つ。酸化薄膜マスク２０は、マスクされる領域２２
およびマスクされない領域２３を決定し、カバーされる
領域およびカバーされない領域にそれぞれ対応する。
スク１５は、図３に示されるように、カバー領域１６を
露出させるために、除去される。次に、酸化膜マスク２
０は、犠牲膜をエッチングするために、マスクとして役
に立つ。酸化薄膜マスク２０は、マスクされる領域２２
およびマスクされない領域２３を決定し、カバーされる
領域およびカバーされない領域にそれぞれ対応する。
【００２０】図４にて、犠牲膜１３のマスクされない領
域２３は、基板１０上にインプラントマスクを形成する
ように除去される。マスクされない領域２３は、任意の
従来方法で除去される。その方法は、ウェットまたはド
ライの方法によるエッチングを含む。犠牲膜１３は、エ
ッチングストップ層１２まで、もしくは所望のインプラ
ントの深さに依存してわずか層１２の上まで、下方向に
全てエッチングされ得る。
域２３は、基板１０上にインプラントマスクを形成する
ように除去される。マスクされない領域２３は、任意の
従来方法で除去される。その方法は、ウェットまたはド
ライの方法によるエッチングを含む。犠牲膜１３は、エ
ッチングストップ層１２まで、もしくは所望のインプラ
ントの深さに依存してわずか層１２の上まで、下方向に
全てエッチングされ得る。
【００２１】図５、６には、基板１０のインプラントの
段階が示されている。図５においては、犠牲膜１３が、
基板１０のインプラントのためのマスクとして利用され
る。基板１０において、従来技術のイオンインプラント
方法を使用して、犠牲膜１３のエッチングされたマスク
なし領域の下に在るインプラント領域２５にのみインプ
ラントされる。酸化膜マスクは、基板１０の所望の領域
以外の領域にインプラントすることを防止するためには
不十分ではあるが、犠牲膜が、充分にそのイオンを阻止
する。このように、犠牲膜１３、並びに犠牲膜１３の除
去された領域の下に在る基板１０の領域２５は、インプ
ラントされる。
段階が示されている。図５においては、犠牲膜１３が、
基板１０のインプラントのためのマスクとして利用され
る。基板１０において、従来技術のイオンインプラント
方法を使用して、犠牲膜１３のエッチングされたマスク
なし領域の下に在るインプラント領域２５にのみインプ
ラントされる。酸化膜マスクは、基板１０の所望の領域
以外の領域にインプラントすることを防止するためには
不十分ではあるが、犠牲膜が、充分にそのイオンを阻止
する。このように、犠牲膜１３、並びに犠牲膜１３の除
去された領域の下に在る基板１０の領域２５は、インプ
ラントされる。
【００２２】インプラント後、犠牲膜１３は、図６に示
されるように除去される。インプラントされた犠牲膜１
３は、基板１０にダメージを与えない選択エッチングに
よって除去される。犠牲膜１３の除去は、エッチングス
トップ層１２の採用により制御され得る。しかしなが
ら、その従来技術は、もし、基板１０の表面にてエッチ
ングをストップさせるように、犠牲膜１３の除去の厳密
な制御が必要ない場合、エッチングストップ層１２は省
略され得る。
されるように除去される。インプラントされた犠牲膜１
３は、基板１０にダメージを与えない選択エッチングに
よって除去される。犠牲膜１３の除去は、エッチングス
トップ層１２の採用により制御され得る。しかしなが
ら、その従来技術は、もし、基板１０の表面にてエッチ
ングをストップさせるように、犠牲膜１３の除去の厳密
な制御が必要ない場合、エッチングストップ層１２は省
略され得る。
【００２３】このように、インプラントのための新規
な、改善されたレジスト無しの方法が開示され、工程削
減したインプラント方法を提供する。その方法は、真空
と両立し、汚染物質（例えば、フォトレジスト、溶剤お
よびエッチング剤など）の導入を必要としない。その開
示されたインプラントの方法は、ずっと簡単であり、デ
バイスの汚染の機会を減少させ、完全なドライ工程にし
得る。
な、改善されたレジスト無しの方法が開示され、工程削
減したインプラント方法を提供する。その方法は、真空
と両立し、汚染物質（例えば、フォトレジスト、溶剤お
よびエッチング剤など）の導入を必要としない。その開
示されたインプラントの方法は、ずっと簡単であり、デ
バイスの汚染の機会を減少させ、完全なドライ工程にし
得る。
【図１】本発明に従った、マスキングおよびインプラン
ト工程における連続的段階を示した基盤の簡単化した断
面図。
ト工程における連続的段階を示した基盤の簡単化した断
面図。
【図２】本発明に従った、マスキングおよびインプラン
ト工程における連続的段階を示した基盤の簡単化した断
面図。
ト工程における連続的段階を示した基盤の簡単化した断
面図。
【図３】本発明に従った、マスキングおよびインプラン
ト工程における連続的段階を示した基盤の簡単化した断
面図。
ト工程における連続的段階を示した基盤の簡単化した断
面図。
【図４】本発明に従った、マスキングおよびインプラン
ト工程における連続的段階を示した基盤の簡単化した断
面図。
ト工程における連続的段階を示した基盤の簡単化した断
面図。
【図５】本発明に従った、マスキングおよびインプラン
ト工程における連続的段階を示した基盤の簡単化した断
面図。
ト工程における連続的段階を示した基盤の簡単化した断
面図。
【図６】本発明に従った、マスキングおよびインプラン
ト工程における連続的段階を示した基盤の簡単化した断
面図。
ト工程における連続的段階を示した基盤の簡単化した断
面図。
１０、１２ 基板 １３ 犠牲膜 １４ 表面 １５ マスク １６ カバーされた領域 １７ カバーされていない領域 ２０ 酸化薄膜 ２１ 明光 ２２ マスクされる領域 ２３ マスクされない領域 ２５インプラント領域
Claims (3)
- 【請求項１】 基板にイオンインプラントする方法であ
って：表面を有する基板（１０、１２）を準備する段
階；前記表面上に半導体材料から成る犠牲膜（１３）を
形成する段階；前記犠牲膜（１３）をレジスト無しにパ
ターニングする段階（１５、２１、２０）であって、そ
れによって、マスクされる領域（２２）およびマスクさ
れない領域（２３）を決定する、ところの段階；前記犠
牲膜（１３）のマスクされない領域（２３）をエッチン
グする段階であって、それによって、前記基板上にイン
プラントマスクを形成する、ところの段階；エッチング
されたマスクされない領域（２３）の下に在る前記基板
（１０、１２）および前記犠牲膜（１３）をインプラン
トする段階（２５）；および前記犠牲膜（１３）を除去
する段階；から構成されることを特徴とする方法。 - 【請求項２】 基板にイオンインプラントする方法であ
って：１表面（１１）を有する基板（１０）を準備する
段階；前記基板（１０）の前記表面（１１）上にエッチ
ングストップ層（１２）を形成する段階；前記エッチン
グストップ層（１２）上に半導体材料から成る犠牲膜
（１３）を形成する段階；前記犠牲膜（１３）をレジス
ト無しにパターニングする段階（１５、２１、２０）で
あって、それによって、マスクされる領域（２２）およ
びマスクされない領域（２３）を決定する、ところの段
階；前記犠牲膜（１３）のマスクされない領域（２３）
をエッチングする段階であって、それによって、前記基
板（１０）上にインプラントマスク（１７）を形成す
る、ところの段階；エッチングされたマスクされない領
域（２３）の下に在る前記基板（１０）および前記犠牲
膜（１３）をインプラントする段階（２５）；および前
記犠牲膜（１３）をを除去する段階；から構成されるこ
とを特徴とする方法。 - 【請求項３】 マスクを形成する方法であって：１表面
を有する基板（１０、１２）を準備する段階；前記表面
上に半導体材料から成る犠牲膜（１３）を形成する段
階；前記犠牲膜（１３）に隣り合うようにハードマスク
（１５）を位置付ける段階であって、それによって、カ
バーされた領域（１６）およびカバーされていない領域
（１７）を決定する、ところの段階；前記カバーされて
いない領域（１７）上に明光（２１）を選択的に向ける
段階であって、それによって、前記カバーされていない
領域（１７）上にに酸化薄膜（２０）を成長させ、かつ
前記酸化薄膜（２０）は、カバーされた領域（１６）お
よびカバーされていない領域（１７）にそれぞれ対応す
るマスクされる領域（２２）およびマスクされない領域
（２３）を決定する段階；および前記犠牲膜（１３）の
マスクされない領域（２３）をエッチングする段階であ
って、それによって、前記基板（１０、１２）上にマス
クを形成する、ところの段階；から構成されることを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US806270 | 1997-02-25 | ||
| US08/806,270 US5904552A (en) | 1997-02-25 | 1997-02-25 | Method of resistless patterning of a substrate for implantation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145863A true JPH1145863A (ja) | 1999-02-16 |
Family
ID=25193691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10058832A Pending JPH1145863A (ja) | 1997-02-25 | 1998-02-24 | 基板にイオンインプラントする方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5904552A (ja) |
| JP (1) | JPH1145863A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060374A (en) * | 1998-06-04 | 2000-05-09 | Taiwan Semiconductor Manufacturing Company | Monitor for molecular nitrogen during silicon implant |
| US8399934B2 (en) | 2004-12-20 | 2013-03-19 | Infineon Technologies Ag | Transistor device |
| CN101248505B (zh) * | 2005-07-08 | 2010-12-15 | 耐克斯金思美控股公司 | 受控粒子束制造用的设备和方法 |
| US10566169B1 (en) | 2008-06-30 | 2020-02-18 | Nexgen Semi Holding, Inc. | Method and device for spatial charged particle bunching |
| US10991545B2 (en) | 2008-06-30 | 2021-04-27 | Nexgen Semi Holding, Inc. | Method and device for spatial charged particle bunching |
| EP3754425A1 (en) * | 2019-06-21 | 2020-12-23 | Paul Scherrer Institut | Method for nano-fabrication using euv-induced surface reactions |
| US12493005B1 (en) | 2022-06-07 | 2025-12-09 | Nexgen Semi Holding, Inc. | Extended range active illumination imager |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5320972A (en) * | 1993-01-07 | 1994-06-14 | Northern Telecom Limited | Method of forming a bipolar transistor |
| US5672539A (en) * | 1994-01-14 | 1997-09-30 | Micron Technology, Inc. | Method for forming an improved field isolation structure using ozone enhanced oxidation and tapering |
| US5428240A (en) * | 1994-07-07 | 1995-06-27 | United Microelectronics Corp. | Source/drain structural configuration for MOSFET integrated circuit devices |
| US5427970A (en) * | 1994-07-18 | 1995-06-27 | United Microelectronics Corporation | Method of making flash memory with high coupling ratio |
| US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
-
1997
- 1997-02-25 US US08/806,270 patent/US5904552A/en not_active Expired - Fee Related
-
1998
- 1998-02-24 JP JP10058832A patent/JPH1145863A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5904552A (en) | 1999-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0686999B1 (en) | Pattern formation in the fabrication of microelectronic devices | |
| JPH0734428B2 (ja) | 半導体素子の製造方法 | |
| US7115524B2 (en) | Methods of processing a semiconductor substrate | |
| JPH0543287B2 (ja) | ||
| JPH1145863A (ja) | 基板にイオンインプラントする方法 | |
| US6066567A (en) | Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process | |
| US5730798A (en) | Masking methods during semiconductor device fabrication | |
| US6867143B1 (en) | Method for etching a semiconductor substrate using germanium hard mask | |
| EP0783176B1 (en) | Improved masking methods during semiconductor device fabrication | |
| US5830801A (en) | Resistless methods of gate formation in MOS devices | |
| JPS62158328A (ja) | 細い導体デバイスの製造方法 | |
| US6096657A (en) | Method for forming a spacer | |
| US20040067627A1 (en) | Dry lithograpy method and method of forming gate pattern using the same | |
| US4680087A (en) | Etching of dielectric layers with electrons in the presence of sulfur hexafluoride | |
| JPH08335543A (ja) | アライメントパターンの形成方法 | |
| US20040092126A1 (en) | Method for preventing reworked photoresist from collapsing | |
| US5877071A (en) | Masking methods during semiconductor device fabrication | |
| US5709744A (en) | Masking methods during semiconductor device fabrication | |
| JPS63133629A (ja) | 集積回路装置の製造方法 | |
| US5837560A (en) | Method of masking substrates leaving exposed facets | |
| US5897366A (en) | Method of resistless gate metal etch for fets | |
| US7892920B2 (en) | Method for manufacturing semiconductor device including implanting through a hole patterned from a first photoresist an oxide and a second photoresist | |
| KR20010027172A (ko) | 반도체 장치의 패턴 형성방법 | |
| US5733817A (en) | Blanket oxidation for contact isolation | |
| JPS62234333A (ja) | 微細溝加工用マスクの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050224 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050302 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050310 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090220 |