JPH1145939A - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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- JPH1145939A JPH1145939A JP21268697A JP21268697A JPH1145939A JP H1145939 A JPH1145939 A JP H1145939A JP 21268697 A JP21268697 A JP 21268697A JP 21268697 A JP21268697 A JP 21268697A JP H1145939 A JPH1145939 A JP H1145939A
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高速処理が可能なプログラマブルゲートアレ
イを実現する。無駄にフィールドプログラマブルゲート
アレイの面積を消費することなく、大きな規模の回路を
実現する。 【解決手段】 このフィールドプログラマブルゲートア
レイは、回路構成の異なる２種類以上の論理セルを有
し、各種類ごとに論理セルが格子状に配置される。その
配置における複数の格子状配置は、少なくとも１つの種
類の論理セルの格子状配置の配置間隔を、他の種類の論
理セルの格子状配置の配置間隔の２以上の倍数となる間
隔に決定する。そして、同一種類の論理セル間を接続す
る内部配線と、隣接する異なる種類の論理セル間を配線
する内部配線を施す。
イを実現する。無駄にフィールドプログラマブルゲート
アレイの面積を消費することなく、大きな規模の回路を
実現する。 【解決手段】 このフィールドプログラマブルゲートア
レイは、回路構成の異なる２種類以上の論理セルを有
し、各種類ごとに論理セルが格子状に配置される。その
配置における複数の格子状配置は、少なくとも１つの種
類の論理セルの格子状配置の配置間隔を、他の種類の論
理セルの格子状配置の配置間隔の２以上の倍数となる間
隔に決定する。そして、同一種類の論理セル間を接続す
る内部配線と、隣接する異なる種類の論理セル間を配線
する内部配線を施す。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブル論理
回路装置に関する。特に、フィールドプログラマブルゲ
ートアレイの論理セルの配置と内部配線に関する。
回路装置に関する。特に、フィールドプログラマブルゲ
ートアレイの論理セルの配置と内部配線に関する。
【０００２】
【従来の技術】ユーザが回路構成を設定できるプログラ
マブル論理回路装置は、ゲートアレイやＡＳｌＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄＣｉｒｃｕｉｔ）などに比べて、開発の期間と費
用を低減することができ、回路構成の修正や変更が簡単
にできるため、半導体装置の試作や製品として広く用い
られるようになってきた。特に、プログラマブル論理回
路装置のうちでも回路構成の柔軟性が高いフィールドプ
ログラマブルゲートアレイがよく用いられている。
マブル論理回路装置は、ゲートアレイやＡＳｌＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄＣｉｒｃｕｉｔ）などに比べて、開発の期間と費
用を低減することができ、回路構成の修正や変更が簡単
にできるため、半導体装置の試作や製品として広く用い
られるようになってきた。特に、プログラマブル論理回
路装置のうちでも回路構成の柔軟性が高いフィールドプ
ログラマブルゲートアレイがよく用いられている。
【０００３】図７に示すように、フィールドプログラマ
ブルゲートアレイ７１は、格子状に規則正しく配置され
たプログラマブルな論理セル７２、論理セル間を配線す
るプログラマブルな配線領域７３、および入出力端子７
４から構成される。論理セル７２および配線領域７３の
プログラムデバイスは、一度書き込むと書換えのできな
いアンチヒューズ、または複数回の書換えが可能なＥＰ
ＲＯＭとＥＥＰＲＯＭ、もしくは外部の制御回路から自
由に書換えが可能なＳＲＡＭのいずれかを用いたスイッ
チによって実現される。
ブルゲートアレイ７１は、格子状に規則正しく配置され
たプログラマブルな論理セル７２、論理セル間を配線す
るプログラマブルな配線領域７３、および入出力端子７
４から構成される。論理セル７２および配線領域７３の
プログラムデバイスは、一度書き込むと書換えのできな
いアンチヒューズ、または複数回の書換えが可能なＥＰ
ＲＯＭとＥＥＰＲＯＭ、もしくは外部の制御回路から自
由に書換えが可能なＳＲＡＭのいずれかを用いたスイッ
チによって実現される。
【０００４】フィールドプログラマブルゲートアレイの
配線は、先に示したプログラムデバイスのスイッチによ
って実現されるため、スイッチの電気抵抗と付加容量を
原因とする信号の伝搬遅延を発生するという問題を持
つ。この信号の伝搬遅延により、フィールドプログラマ
ブルゲートアレイを使って高速処理回路を実現すること
が困難であった。
配線は、先に示したプログラムデバイスのスイッチによ
って実現されるため、スイッチの電気抵抗と付加容量を
原因とする信号の伝搬遅延を発生するという問題を持
つ。この信号の伝搬遅延により、フィールドプログラマ
ブルゲートアレイを使って高速処理回路を実現すること
が困難であった。
【０００５】この第１の問題を解決する発明として、特
開平２−１７７３６４号公報や特開平６−２７５７１８
号公報で示されるように、回路構成を変更する必要がな
く高速処理が必要な回路を実現するゲートアレイ部と、
回路構成を変更できるフィールドプログラマブルゲート
アレイ部を同一半導体装置内に持つという発明がある。
これらの装置は、配線にスイッチを使わないため高速処
理が可能なゲートアレイと、配線にプログラムデバイス
を用いて回路構成を変更することができるフィールドプ
ログラマブルゲートアレイの特徴を併せ持つ。
開平２−１７７３６４号公報や特開平６−２７５７１８
号公報で示されるように、回路構成を変更する必要がな
く高速処理が必要な回路を実現するゲートアレイ部と、
回路構成を変更できるフィールドプログラマブルゲート
アレイ部を同一半導体装置内に持つという発明がある。
これらの装置は、配線にスイッチを使わないため高速処
理が可能なゲートアレイと、配線にプログラムデバイス
を用いて回路構成を変更することができるフィールドプ
ログラマブルゲートアレイの特徴を併せ持つ。
【０００６】実際の回路は、回路構成を変更する必要が
なく高速処理が必要な回路部分と回路構成を変更する必
要がある部分の二つの領域に必ずしも分離されてはいな
い。多くの場合は、両者の回路部分が互いに入り組んだ
回路構成となる。そのため、前記各公報記載のような従
来の装置を用いるためには、長い配線を引き回して両者
の回路部分が二つの領域に分離された回路に再構成する
必要がある。このとき用いた長い配線が信号の伝搬遅延
を引起し高速処理を阻むという第２の問題が発生する。
なく高速処理が必要な回路部分と回路構成を変更する必
要がある部分の二つの領域に必ずしも分離されてはいな
い。多くの場合は、両者の回路部分が互いに入り組んだ
回路構成となる。そのため、前記各公報記載のような従
来の装置を用いるためには、長い配線を引き回して両者
の回路部分が二つの領域に分離された回路に再構成する
必要がある。このとき用いた長い配線が信号の伝搬遅延
を引起し高速処理を阻むという第２の問題が発生する。
【０００７】この第２の問題を解決する発明として、特
開平５−２６７４５７号公報で示されるように、事前に
フィールドプログラマブルゲートアレイのうち、回路構
成を変更する必要がなく高速処理が必要な回路部分にス
イッチを用いない通常の配線を施しておく、という発明
がある。この発明では、回路構成を変更する必要がなく
高速処理が必要な回路部分と回路構成を変更する必要が
ある部分を自由に配置できるため、前述の第１の従来技
術が引き起こした長い配線による信号の伝搬遅延が発生
しない。
開平５−２６７４５７号公報で示されるように、事前に
フィールドプログラマブルゲートアレイのうち、回路構
成を変更する必要がなく高速処理が必要な回路部分にス
イッチを用いない通常の配線を施しておく、という発明
がある。この発明では、回路構成を変更する必要がなく
高速処理が必要な回路部分と回路構成を変更する必要が
ある部分を自由に配置できるため、前述の第１の従来技
術が引き起こした長い配線による信号の伝搬遅延が発生
しない。
【０００８】ゲートアレイやフィールドプログラマブル
ゲートアレイで用いられる論理セルは、いろいろな回路
に対応できる汎用性のある回路構成である。必ずしも最
適化された高速な回路が用意されているとは限らず、限
られた回路を組み合せて必要な回路を作らねばならな
い。例えば、加算器に必要なＸＯＲゲートは、３ステー
トバッファとトランスミッションゲートを組み合せれば
１段のゲートで実現できる。もし汎用の論理セルに３ス
テートバッファが用意されていなければ、必要なＸＯＲ
ゲートは２段のＮＡＮＤゲートで実現しなければなら
ず、遅延時間は２倍になる。一般的に言って、ある特定
の処理を行うために設計されたＡＳ１Ｃで実現される回
路に比べると、汎用な回路で構成されたゲートアレイや
フィールドプログラマブルゲートアレイで実現される回
路は処理速度が遅い。高速処理が必要な回路部分を、第
１の問題を解決する発明ではゲートアレイを用いて、第
２の問題を解決する発明はフィールドプログラマブルゲ
ートアレイを用いて実現しているため、スイッチを用い
た配線の信号遅延を取り除いたとしても、第１と第２の
問題を解決する発明の処理速度はＡＳｌＣに比べて遅い
という第３の問題が発生する。
ゲートアレイで用いられる論理セルは、いろいろな回路
に対応できる汎用性のある回路構成である。必ずしも最
適化された高速な回路が用意されているとは限らず、限
られた回路を組み合せて必要な回路を作らねばならな
い。例えば、加算器に必要なＸＯＲゲートは、３ステー
トバッファとトランスミッションゲートを組み合せれば
１段のゲートで実現できる。もし汎用の論理セルに３ス
テートバッファが用意されていなければ、必要なＸＯＲ
ゲートは２段のＮＡＮＤゲートで実現しなければなら
ず、遅延時間は２倍になる。一般的に言って、ある特定
の処理を行うために設計されたＡＳ１Ｃで実現される回
路に比べると、汎用な回路で構成されたゲートアレイや
フィールドプログラマブルゲートアレイで実現される回
路は処理速度が遅い。高速処理が必要な回路部分を、第
１の問題を解決する発明ではゲートアレイを用いて、第
２の問題を解決する発明はフィールドプログラマブルゲ
ートアレイを用いて実現しているため、スイッチを用い
た配線の信号遅延を取り除いたとしても、第１と第２の
問題を解決する発明の処理速度はＡＳｌＣに比べて遅い
という第３の問題が発生する。
【０００９】この第３の問題を解決する発明として、あ
る特定の処理を行う専用回路をフィードプログラマブル
ゲートアレイの論理セル内に設けるという発明がある。
特開平４−２４２８２５号公報記載の発明では、数値演
算処理における桁上げを実行する専用回路を論理セル内
に設けた。これにより、加算処理および加算を基礎にし
たさまざまな関数処理の高速化を実現した。また、特開
平７−８６９２１号公報記載の発明では、算術論理回路
を論理セル内に設けた。算術論理回路で、アンプなどの
アナログデバイスの動作を数値演算で実現することによ
り、アナログ−デジタル混合処理の高速化を実現した。
る特定の処理を行う専用回路をフィードプログラマブル
ゲートアレイの論理セル内に設けるという発明がある。
特開平４−２４２８２５号公報記載の発明では、数値演
算処理における桁上げを実行する専用回路を論理セル内
に設けた。これにより、加算処理および加算を基礎にし
たさまざまな関数処理の高速化を実現した。また、特開
平７−８６９２１号公報記載の発明では、算術論理回路
を論理セル内に設けた。算術論理回路で、アンプなどの
アナログデバイスの動作を数値演算で実現することによ
り、アナログ−デジタル混合処理の高速化を実現した。
【００１０】必要な高速処理は必ずしも一つとは限らな
いので、回路全体の処理速度を上げるためには、複数の
専用回路を論理セル内に設ける必要がある。これにより
論理セルの大きさが大きくなり、また、必ずしもすべて
の論理セルの専用回路が使われるわけではなく、使われ
ない回路は無駄に論理セルの面積を消費するので、一つ
のフィールドプログラマブルゲートアレイで実現できる
回路規模が小さくなるという第４の問題が発生する。
いので、回路全体の処理速度を上げるためには、複数の
専用回路を論理セル内に設ける必要がある。これにより
論理セルの大きさが大きくなり、また、必ずしもすべて
の論理セルの専用回路が使われるわけではなく、使われ
ない回路は無駄に論理セルの面積を消費するので、一つ
のフィールドプログラマブルゲートアレイで実現できる
回路規模が小さくなるという第４の問題が発生する。
【００１１】この第４の問題を解決する発明として、回
路構成の異なる２種類以上の論理セルを配置するという
発明がある。特開平２−２０２７１７号公報では、２種
類の論理セルが交互に配置された例が示され、特開平７
−５８６３１号公報では４種類の論理セルを一組にして
配置された例が示されている。いずれの場合も、異なる
種類の論理セルを用いることにより、フィードプログラ
マブルゲートアレイの使用効率を高めて、より小さな面
積でより大きな回路を実現している。
路構成の異なる２種類以上の論理セルを配置するという
発明がある。特開平２−２０２７１７号公報では、２種
類の論理セルが交互に配置された例が示され、特開平７
−５８６３１号公報では４種類の論理セルを一組にして
配置された例が示されている。いずれの場合も、異なる
種類の論理セルを用いることにより、フィードプログラ
マブルゲートアレイの使用効率を高めて、より小さな面
積でより大きな回路を実現している。
【００１２】特開平２−２０２７１７号公報と特開平７
−５８６３１号公報では、従来のフィールドプログラマ
ブルゲートアレイのアーキテクチャを踏襲しているの
で、種類は異なっても同じ大きさの論理セルを格子状に
配置した構成である。しかしながら、異なる論理セルは
異なる回路構成を内蔵するので、論理セルの大きさは必
ずしも同一であるとは限らない。異なる大きさの論理セ
ルを配置すると、規則的な論理セルと配線領域の配置が
乱れるので、新たなフィールドプログラマブルゲートア
レイの設計手法が必要になるという新たな問題が発生す
る。
−５８６３１号公報では、従来のフィールドプログラマ
ブルゲートアレイのアーキテクチャを踏襲しているの
で、種類は異なっても同じ大きさの論理セルを格子状に
配置した構成である。しかしながら、異なる論理セルは
異なる回路構成を内蔵するので、論理セルの大きさは必
ずしも同一であるとは限らない。異なる大きさの論理セ
ルを配置すると、規則的な論理セルと配線領域の配置が
乱れるので、新たなフィールドプログラマブルゲートア
レイの設計手法が必要になるという新たな問題が発生す
る。
【００１３】
【発明が解決しようとする課題】本発明は、上記の第１
から第４の問題を、前記各従来技術とは異なる新規な手
法により解決することにある。すなわち、本発明は、高
速処理が可能なプログラマブルゲートアレイを実現する
ことを課題とする。具体的には、本発明は、プログラマ
ブルデバイスのスイッチによる信号の伝搬遅延や、長い
配線による信号の伝搬遅延等による処理の低速化を阻止
し、高速処理を可能とすることを課題とする。また、本
発明は、無駄にフィールドプログラマブルゲートアレイ
の面積を消費することなく、高速処理を行う大きな規模
の回路を実現することを課題とする。また、本発明は、
異なる回路構成を持った異なる大きさの論理セルから構
成されるフィールドプログラマブルゲートアレイにおい
て、同じ大きさの論理セルが格子状に規則的に配置され
た従来のフィールドプログラマブルゲートアレイと同じ
設計手法を用いることができるようにすることを課題と
する。
から第４の問題を、前記各従来技術とは異なる新規な手
法により解決することにある。すなわち、本発明は、高
速処理が可能なプログラマブルゲートアレイを実現する
ことを課題とする。具体的には、本発明は、プログラマ
ブルデバイスのスイッチによる信号の伝搬遅延や、長い
配線による信号の伝搬遅延等による処理の低速化を阻止
し、高速処理を可能とすることを課題とする。また、本
発明は、無駄にフィールドプログラマブルゲートアレイ
の面積を消費することなく、高速処理を行う大きな規模
の回路を実現することを課題とする。また、本発明は、
異なる回路構成を持った異なる大きさの論理セルから構
成されるフィールドプログラマブルゲートアレイにおい
て、同じ大きさの論理セルが格子状に規則的に配置され
た従来のフィールドプログラマブルゲートアレイと同じ
設計手法を用いることができるようにすることを課題と
する。
【００１４】
【課題を解決するための手段および作用】本発明は、回
路構成の異なる２種類以上の論理セルを有し、各種類ご
とに論理セルが格子状に配置され、その配置における複
数の格子状配置は、少なくとも１つの種類の論理セルの
格子状配置の配置間隔を、他の種類の論理セルの格子状
配置の配置間隔の２以上の倍数となる間隔に決定し、さ
らに、同一種類の論理セル間を接続する内部配線と、隣
接する異なる種類の論理セル間を配線する内部配線を持
つフィールドプログラマブルゲートアレイである。ま
た、本発明は、格子状に配置された論理セルが互いに重
ならないように、各種類ごとの格子状配置の配置の原点
を選ぶことができる。格子状に配置して論理セルが重な
るときには、その重なる部分については、配置間隔がよ
り大きい論理セルを配置し、残りの論理セルを配置しな
い。上記構成において、異なる種類ごとの論理セルに注
目すれば、従来のフィールドプログラマブルゲートアレ
イと同じく格子状に規則的に配置されているので、従来
のフィールドプログラマブルゲートアレイと同じ設計手
法を用いて論理回路装置を実現することができる。ま
た、上記構成によれば、異なる種類の格子状配置の論理
セルは、配置間隔が２以上の倍数の異なる間隔でそれぞ
れ配置されており、大きな間隔の論理セルと小さな間隔
の複数の論理セルとからなるブロック単位が規則的に並
んだ配置となるので、各ブロック単位を論理回路ブロッ
クの単位として構成することにより、従来のフィールド
プログラマブルゲートアレイと同じ設計手法を用いるこ
とができる。これにより前記第１ないし第４の問題を解
決することができる。
路構成の異なる２種類以上の論理セルを有し、各種類ご
とに論理セルが格子状に配置され、その配置における複
数の格子状配置は、少なくとも１つの種類の論理セルの
格子状配置の配置間隔を、他の種類の論理セルの格子状
配置の配置間隔の２以上の倍数となる間隔に決定し、さ
らに、同一種類の論理セル間を接続する内部配線と、隣
接する異なる種類の論理セル間を配線する内部配線を持
つフィールドプログラマブルゲートアレイである。ま
た、本発明は、格子状に配置された論理セルが互いに重
ならないように、各種類ごとの格子状配置の配置の原点
を選ぶことができる。格子状に配置して論理セルが重な
るときには、その重なる部分については、配置間隔がよ
り大きい論理セルを配置し、残りの論理セルを配置しな
い。上記構成において、異なる種類ごとの論理セルに注
目すれば、従来のフィールドプログラマブルゲートアレ
イと同じく格子状に規則的に配置されているので、従来
のフィールドプログラマブルゲートアレイと同じ設計手
法を用いて論理回路装置を実現することができる。ま
た、上記構成によれば、異なる種類の格子状配置の論理
セルは、配置間隔が２以上の倍数の異なる間隔でそれぞ
れ配置されており、大きな間隔の論理セルと小さな間隔
の複数の論理セルとからなるブロック単位が規則的に並
んだ配置となるので、各ブロック単位を論理回路ブロッ
クの単位として構成することにより、従来のフィールド
プログラマブルゲートアレイと同じ設計手法を用いるこ
とができる。これにより前記第１ないし第４の問題を解
決することができる。
【００１５】
【発明の実施の形態】第１の実施例を図１に示す。図１
はＡとＢの２種類の論理セルから構成されるフィールド
プログラマブルゲートアレイの回路構成の一部分を表す
ブロック図である。論理セルＢは、水平方向と垂直方向
ともに論理セルＡの配置間隔の２倍の配置間隔で配置さ
れる。また、水平方向と垂直方向に論理セルＡと論理セ
ルＢの配置の原点をずらしてあるので、論理セルは互い
に重ならないように配置されている。
はＡとＢの２種類の論理セルから構成されるフィールド
プログラマブルゲートアレイの回路構成の一部分を表す
ブロック図である。論理セルＢは、水平方向と垂直方向
ともに論理セルＡの配置間隔の２倍の配置間隔で配置さ
れる。また、水平方向と垂直方向に論理セルＡと論理セ
ルＢの配置の原点をずらしてあるので、論理セルは互い
に重ならないように配置されている。
【００１６】論理セルＡは、論理セルＡの水平配線１１
と垂直配線１２で互いに接続されている。論理セルＢ
は、論理セルＢの水平配線１３と垂直配線１４で互いに
接続されている。さらに、隣接する論理セルＡと論理セ
ルＢは、論理セル間配線１５で接続される。図１で１本
の実線で示した配線は、論理セルの入出力数と論理セル
間のバス配線構造に対応した複数の配線に対応する。
と垂直配線１２で互いに接続されている。論理セルＢ
は、論理セルＢの水平配線１３と垂直配線１４で互いに
接続されている。さらに、隣接する論理セルＡと論理セ
ルＢは、論理セル間配線１５で接続される。図１で１本
の実線で示した配線は、論理セルの入出力数と論理セル
間のバス配線構造に対応した複数の配線に対応する。
【００１７】図２に示すように、実線（太線）で示した
論理セルＢのみに注目すると、論理セルＢは格子状に配
置された従来のフィールドプログラマブルゲートアレイ
と同じ構造を持つことが分かる。また、破線（細線）で
一部示すように、論理セルＡのみに注目すると、同様
に、論理セルＡは格子状に配置された従来のフィールド
プログラマブルゲートアレイと同じ構造を持つことが分
かる。すなわち、異なる種類ごとの論理セルに注目すれ
ば、従来のフィールドプログラマブルゲートアレイと同
じく格子状に規則的に配置されているので、従来のフィ
ールドプログラマブルゲートアレイと同じ設計手法を用
いることができる。
論理セルＢのみに注目すると、論理セルＢは格子状に配
置された従来のフィールドプログラマブルゲートアレイ
と同じ構造を持つことが分かる。また、破線（細線）で
一部示すように、論理セルＡのみに注目すると、同様
に、論理セルＡは格子状に配置された従来のフィールド
プログラマブルゲートアレイと同じ構造を持つことが分
かる。すなわち、異なる種類ごとの論理セルに注目すれ
ば、従来のフィールドプログラマブルゲートアレイと同
じく格子状に規則的に配置されているので、従来のフィ
ールドプログラマブルゲートアレイと同じ設計手法を用
いることができる。
【００１８】図３に論理セルＡの回路プロック図の一例
を示す。論理セルＡは、ａ，ｂ，ｃ，ｄ，ｅの５入力、
Ｘ，Ｙの２出力の論理回路であり、任意の組合せ回路を
実現するルックアップテーブル方式の関数発生器３１、
データの流れを制御するマルチプレクサ３２，３３，３
４，３５、データを記憶して順序回路を実現するための
Ｄフリップフロップ３６，３７、および出力データを選
択する出力マルチプレクサ３８，３９で構成される。さ
らに、動作を制御するための複数の信号ＤＡＴＡ，ＥＮ
ＡＢＬＥ，ＣＬＯＣＫ，ＲＥＳＥＴが入力される。
を示す。論理セルＡは、ａ，ｂ，ｃ，ｄ，ｅの５入力、
Ｘ，Ｙの２出力の論理回路であり、任意の組合せ回路を
実現するルックアップテーブル方式の関数発生器３１、
データの流れを制御するマルチプレクサ３２，３３，３
４，３５、データを記憶して順序回路を実現するための
Ｄフリップフロップ３６，３７、および出力データを選
択する出力マルチプレクサ３８，３９で構成される。さ
らに、動作を制御するための複数の信号ＤＡＴＡ，ＥＮ
ＡＢＬＥ，ＣＬＯＣＫ，ＲＥＳＥＴが入力される。
【００１９】図４に論理セルＢの回路ブロック図の一例
を示す。論理セルＢは、論理セルＡに加えて専用回路で
実現される高速の桁上げ回路４１を持つ。論理セルＢの
ａおよびｅ入力が、加算されるＡｉおよびＢｉビットに
対応している。全加算器は周知のアルゴリズムを用いて
関数発生器３１で実現され、和ＳｉはＸまたはＹ出力よ
り出力される。高速の桁上げを達成するための専用回路
が、たとえば先見桁上げ論理などの周知のアルゴりズム
を用いて桁上げ回路４１で実現され、下位のビットから
のキャリー信号をＣａｒｒｙＩＮ端子で受けて、桁上げ
回路４１からのキャりー信号をＣａｒｒｙＯＵＴ端子か
ら上位のビットに出力する。
を示す。論理セルＢは、論理セルＡに加えて専用回路で
実現される高速の桁上げ回路４１を持つ。論理セルＢの
ａおよびｅ入力が、加算されるＡｉおよびＢｉビットに
対応している。全加算器は周知のアルゴリズムを用いて
関数発生器３１で実現され、和ＳｉはＸまたはＹ出力よ
り出力される。高速の桁上げを達成するための専用回路
が、たとえば先見桁上げ論理などの周知のアルゴりズム
を用いて桁上げ回路４１で実現され、下位のビットから
のキャリー信号をＣａｒｒｙＩＮ端子で受けて、桁上げ
回路４１からのキャりー信号をＣａｒｒｙＯＵＴ端子か
ら上位のビットに出力する。
【００２０】図５は８ビットの加算器を含んだ回路の一
部を示す回路ブロック図である。実線で示した８つの論
理セルＢで高速の８ビット加算器が構成される。また、
実線で示した論理セルＡで周辺回路が構成される。図２
を使って先に示したように、論理セルＢのみに注目すれ
ば、論理セルＢが従来のフィールドプログラマブルゲー
トアレイと同じく格子状に規則的に配置されているの
で、従来のフィールドプログラマプルゲートアレイと同
じ設計手法を用いて８ビットの加算器を設計することが
できる。次に、論理セルＡのみに注目すれば、論理セル
Ａが従来のフィールドプログラマブルゲートアレイと同
じく格子状に規則的に配置されているので、従来のフィ
ールドプログラマブルゲートアレイと同じ設計手法を用
いて周辺回路を設計することができる。論理セルＢは論
理セルＡの２倍の配置間隔で配置されているので、８個
の論理セルＢで構成される８ピット加算器を、３２個の
論理セルＡで構成される回路ブロックと見なして、論理
セル間配線を使って両者を接続して回路が完成する。本
実施例では、加算される二つの８ビットの値、Ａ０，Ａ
１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７、と、Ｂ０，
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７、が図５に
示した論理セルＡより論理セル間配線を介して論理セル
Ｂによる８ビット加算器に入力され、和Ｓ０，Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７、と最上位のビット
からのキャリー信号Ｃ７が、論理セル間配線を介して論
理セルＡに入力される。
部を示す回路ブロック図である。実線で示した８つの論
理セルＢで高速の８ビット加算器が構成される。また、
実線で示した論理セルＡで周辺回路が構成される。図２
を使って先に示したように、論理セルＢのみに注目すれ
ば、論理セルＢが従来のフィールドプログラマブルゲー
トアレイと同じく格子状に規則的に配置されているの
で、従来のフィールドプログラマプルゲートアレイと同
じ設計手法を用いて８ビットの加算器を設計することが
できる。次に、論理セルＡのみに注目すれば、論理セル
Ａが従来のフィールドプログラマブルゲートアレイと同
じく格子状に規則的に配置されているので、従来のフィ
ールドプログラマブルゲートアレイと同じ設計手法を用
いて周辺回路を設計することができる。論理セルＢは論
理セルＡの２倍の配置間隔で配置されているので、８個
の論理セルＢで構成される８ピット加算器を、３２個の
論理セルＡで構成される回路ブロックと見なして、論理
セル間配線を使って両者を接続して回路が完成する。本
実施例では、加算される二つの８ビットの値、Ａ０，Ａ
１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７、と、Ｂ０，
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７、が図５に
示した論理セルＡより論理セル間配線を介して論理セル
Ｂによる８ビット加算器に入力され、和Ｓ０，Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７、と最上位のビット
からのキャリー信号Ｃ７が、論理セル間配線を介して論
理セルＡに入力される。
【００２１】このようにして、従来のフィールドプログ
ラマブルゲートアレイと同じ設計手法を用いて、高速処
理のための専用回路を含んだ２種類の異なった論理セル
で構成されるフィールドプログラマブルゲートアレイに
より、ＡＳＩＣなどの専用回路と同等の高速処理性能
と、フィールドプログラマブルアレイの回路をユーザが
変更できるという柔軟性を兼ね備えたプログラマブル論
理回路装置を実現することができた。
ラマブルゲートアレイと同じ設計手法を用いて、高速処
理のための専用回路を含んだ２種類の異なった論理セル
で構成されるフィールドプログラマブルゲートアレイに
より、ＡＳＩＣなどの専用回路と同等の高速処理性能
と、フィールドプログラマブルアレイの回路をユーザが
変更できるという柔軟性を兼ね備えたプログラマブル論
理回路装置を実現することができた。
【００２２】第２の実施例を図６に示す。図６はＣ，
Ｄ，Ｅ，Ｆ、とＧの５種類の論理セルから構成されるフ
ィールドプログラマブルゲートアレイの回路構成の一部
分を表すブロック図である。論理セルＣ，Ｄ，Ｅ，Ｆは
同じ配置間隔で互いに重ならないように配置される。論
理セルＧは、水平方向と垂直方向ともに論理セルＣ，
Ｄ，Ｅ，Ｆの配置間隔の２倍の配置間隔で配置される。
論理セルＧと論理セルＣ，Ｄ，Ｅ，Ｆが重なるところで
は、配置間隔の大きい論理セルＧを配置し、論理セル
Ｃ，Ｄ，Ｅ，Ｆが取り除かれている。
Ｄ，Ｅ，Ｆ、とＧの５種類の論理セルから構成されるフ
ィールドプログラマブルゲートアレイの回路構成の一部
分を表すブロック図である。論理セルＣ，Ｄ，Ｅ，Ｆは
同じ配置間隔で互いに重ならないように配置される。論
理セルＧは、水平方向と垂直方向ともに論理セルＣ，
Ｄ，Ｅ，Ｆの配置間隔の２倍の配置間隔で配置される。
論理セルＧと論理セルＣ，Ｄ，Ｅ，Ｆが重なるところで
は、配置間隔の大きい論理セルＧを配置し、論理セル
Ｃ，Ｄ，Ｅ，Ｆが取り除かれている。
【００２３】論理セルＣは、論理セルＣの水平配線６４
と垂直配線６７で互いに接続されている。論理セルＤ
は、論理セルＤの水平配線６１と垂直配線６６で互いに
接続されている。論理セルＥは、論理セルＥの水平配線
６５と垂直配線７０で互いに接続されている。論理セル
Ｆは、論理セルＦの水平配線６２と垂直配線６９で互い
に接続されている。論理セルＧは、論理セルＧの水平配
線６３と垂直配線６８で互いに接続されている。さら
に、隣接する論理セルＣ，Ｄ，Ｅ，Ｆと論理セルＧは、
論理セル間配線７９で接続される。図６で１本の実線で
示した配線は、論理セルの入出力数と論理セル間のバス
配線構造に対応した複数の配線に対応する。
と垂直配線６７で互いに接続されている。論理セルＤ
は、論理セルＤの水平配線６１と垂直配線６６で互いに
接続されている。論理セルＥは、論理セルＥの水平配線
６５と垂直配線７０で互いに接続されている。論理セル
Ｆは、論理セルＦの水平配線６２と垂直配線６９で互い
に接続されている。論理セルＧは、論理セルＧの水平配
線６３と垂直配線６８で互いに接続されている。さら
に、隣接する論理セルＣ，Ｄ，Ｅ，Ｆと論理セルＧは、
論理セル間配線７９で接続される。図６で１本の実線で
示した配線は、論理セルの入出力数と論理セル間のバス
配線構造に対応した複数の配線に対応する。
【００２４】それぞれの論理セルのみに注目すると、論
理セルは格子状に配置された従来のフィールドプログラ
マブルゲートアレイと同じ構造を持つことが分かる。す
なわち、異なる種類ごとの論理セルに注目すれば、従来
のフィールドプログラマブルゲートアレイと同じく格子
状に規則的に配置されているので、従来のフィールドプ
ログラマブルゲートアレイと同じ設計手法を用いること
ができる。
理セルは格子状に配置された従来のフィールドプログラ
マブルゲートアレイと同じ構造を持つことが分かる。す
なわち、異なる種類ごとの論理セルに注目すれば、従来
のフィールドプログラマブルゲートアレイと同じく格子
状に規則的に配置されているので、従来のフィールドプ
ログラマブルゲートアレイと同じ設計手法を用いること
ができる。
【００２５】論理セルＣは加算を高速に行うための高速
の桁上げ回路を持ち、論理セルＤはＤＳＰと同等の高速
デジタルデータ処理を行うための積和回路を持ち、論理
セルＥはデータ圧縮のためのＤＣＴ回路をもち、論理セ
ルＦはデータを一時保管するためのＳＲＡＭを持ち、論
理セルＧはアンプなどのアナログデバイスの動作を数値
演算で実現する算術論理回路を持つ。高速処理のための
専用回路を含んだ５種類の異なった論理セルで構成され
るこのようなフィールドプログラマブルーゲートアレイ
を用いることで、従来のフィールドプログラマブルゲー
トアレイと同じ設計手法を用いて、ＤＳＰやＡＳｌＣな
どの専用回路と同等の高速処理性能と、フィールドプロ
グラマブルゲートアレイの回路をユーザが変更できると
いう柔軟性を兼ね備えたアナログーデジタル混合処理デ
バイスを実現することができる。
の桁上げ回路を持ち、論理セルＤはＤＳＰと同等の高速
デジタルデータ処理を行うための積和回路を持ち、論理
セルＥはデータ圧縮のためのＤＣＴ回路をもち、論理セ
ルＦはデータを一時保管するためのＳＲＡＭを持ち、論
理セルＧはアンプなどのアナログデバイスの動作を数値
演算で実現する算術論理回路を持つ。高速処理のための
専用回路を含んだ５種類の異なった論理セルで構成され
るこのようなフィールドプログラマブルーゲートアレイ
を用いることで、従来のフィールドプログラマブルゲー
トアレイと同じ設計手法を用いて、ＤＳＰやＡＳｌＣな
どの専用回路と同等の高速処理性能と、フィールドプロ
グラマブルゲートアレイの回路をユーザが変更できると
いう柔軟性を兼ね備えたアナログーデジタル混合処理デ
バイスを実現することができる。
【００２６】第１と第２の実施例では、本発明の特徴的
な論理セル配置と内部配線を示した。これに加えて、周
知の技術である階層的な内部配線や、内部配線間を接続
するマトリックススイッチブロックを加えることで、さ
らに柔軟性のあるフィールドプログラマブルゲートアレ
イを実現することができる。
な論理セル配置と内部配線を示した。これに加えて、周
知の技術である階層的な内部配線や、内部配線間を接続
するマトリックススイッチブロックを加えることで、さ
らに柔軟性のあるフィールドプログラマブルゲートアレ
イを実現することができる。
【００２７】
【発明の効果】本発明によれば、異なる回路構成の論理
セルを種類ごとに格子状に配置し、少なくとも１つの種
類の論理セルの格子状配置の配置間隔を、他の種類の論
理セルの格子状配置の配置間隔の２以上の倍数となるよ
うに決定することにより、各格子状配置を規則的なもの
とすることが可能となる。そのため、同じ大きさの論理
セルが格子状に規則的に配置された従来のフィールドプ
ログラマブルゲートアレイと同じ設計手法を用いて、異
なる回路構成を持った異なる大きさの論理セルから構成
されるフィールドプログラマブルゲートアレイを実現す
ることが可能である。
セルを種類ごとに格子状に配置し、少なくとも１つの種
類の論理セルの格子状配置の配置間隔を、他の種類の論
理セルの格子状配置の配置間隔の２以上の倍数となるよ
うに決定することにより、各格子状配置を規則的なもの
とすることが可能となる。そのため、同じ大きさの論理
セルが格子状に規則的に配置された従来のフィールドプ
ログラマブルゲートアレイと同じ設計手法を用いて、異
なる回路構成を持った異なる大きさの論理セルから構成
されるフィールドプログラマブルゲートアレイを実現す
ることが可能である。
【００２８】その結果、本発明は、高速処理を実現する
ために、特定の処理を行う複数の種類の専用回路をそれ
ぞれ異なった論理セル内に設けることができ、必要以上
にひとつの論理セルを大きくすることなく、また、必要
な頻度でこれらの論理セルを配置することが可能とな
り、無駄にフィールドプログラマブルゲートアレイの面
積を消費することなく、高速処理を行う大きな規模の回
路を実現することができる。
ために、特定の処理を行う複数の種類の専用回路をそれ
ぞれ異なった論理セル内に設けることができ、必要以上
にひとつの論理セルを大きくすることなく、また、必要
な頻度でこれらの論理セルを配置することが可能とな
り、無駄にフィールドプログラマブルゲートアレイの面
積を消費することなく、高速処理を行う大きな規模の回
路を実現することができる。
【００２９】また、本発明によれば、ＡＳＩＣと同程度
の専用回路を論理セル内に設けることができるので、Ａ
ＳｌＣと同等以上の処理速度を実現することが可能であ
る。
の専用回路を論理セル内に設けることができるので、Ａ
ＳｌＣと同等以上の処理速度を実現することが可能であ
る。
【００３０】また、本発明によれば、専用回路を持った
高速処理の論理セルをフィールドプログラマブルゲート
アレイ内に規則的に配置することが可能であり、高速処
理回路を離れた領域に配置する従来技術のように高速処
理回路までの長い配線を必要とすることはないので、長
い配線に起因する信号の伝搬遅延に影響されない高速処
理を実現できる。
高速処理の論理セルをフィールドプログラマブルゲート
アレイ内に規則的に配置することが可能であり、高速処
理回路を離れた領域に配置する従来技術のように高速処
理回路までの長い配線を必要とすることはないので、長
い配線に起因する信号の伝搬遅延に影響されない高速処
理を実現できる。
【００３１】また、本発明によれば、高速処理のための
専用回路は、プログラムのためのスイッチ回路を持たな
いので、スイッチの電気抵抗と付加容量に起因する信号
の伝搬遅延に影響されない高速処理を実現できる。
専用回路は、プログラムのためのスイッチ回路を持たな
いので、スイッチの電気抵抗と付加容量に起因する信号
の伝搬遅延に影響されない高速処理を実現できる。
【００３２】また、本発明において、格子状に配置され
た論理セルが互いに重ならないように、各種類ごとの格
子状配置の配置の原点を選ぶことができ、効率的な配置
が可能となる。また、格子状に配置して論理セルが重な
るときには、その重なる部分については、配置間隔がよ
り大きい論理セルを配置し、残りの論理セルを配置しな
いようにすることにより、より大きな論理セルを中核と
した論理ブロックを構成できる。
た論理セルが互いに重ならないように、各種類ごとの格
子状配置の配置の原点を選ぶことができ、効率的な配置
が可能となる。また、格子状に配置して論理セルが重な
るときには、その重なる部分については、配置間隔がよ
り大きい論理セルを配置し、残りの論理セルを配置しな
いようにすることにより、より大きな論理セルを中核と
した論理ブロックを構成できる。
【図１】 本発明の第１の実施例を示す２種類の論理セ
ルＡとＢで構成されるフィールドプログラマブルゲート
ァレイの回路構成の一部分を表す回路プロック図、
ルＡとＢで構成されるフィールドプログラマブルゲート
ァレイの回路構成の一部分を表す回路プロック図、
【図２】 論理セルＢに注目して本発明の第１の実施例
を示す回路プロック図、
を示す回路プロック図、
【図３】 本発明の第１の実施例による論理セルＡの一
例を示す回路ブロック図、
例を示す回路ブロック図、
【図４】 本発明の第１の実施例による論理セルＢの一
例を示す回路プロック図、
例を示す回路プロック図、
【図５】 本発明の第１の実施例による８ビットの加算
器を含んだ回路の一部を示す回路ブロツク図、
器を含んだ回路の一部を示す回路ブロツク図、
【図６】 本発明の第２の実施例を示す５種類の論理セ
ルＣ，Ｄ，Ｅ，Ｆ、とＧから構成されるフイールドプロ
グラマブルゲートアレイの回路構成の一部分を表す回路
ブロツク図、
ルＣ，Ｄ，Ｅ，Ｆ、とＧから構成されるフイールドプロ
グラマブルゲートアレイの回路構成の一部分を表す回路
ブロツク図、
【図７】 従来のフィールドプログラマプルゲートアレ
イの構成図。
イの構成図。
Ａ…論理セルＡ、 Ｂ…論理セルＢ、 Ｃ…論理セ
ルＣ、 Ｄ…論理セルＤ、 Ｅ…論理セルＥ、Ｆ…
論理セルＦ、 Ｇ…論理セルＧ、 １１…論理セル
Ａの水平配線、 １２…論理セルＡの垂直配線、
１３…論理セルＢの水平配線、 １４…論理セルＢの
垂直配線、 １５…論理セルＡと論理セルＢ間配線、
３１…ルックアップテーブル方式の関数発生器、
３２〜３５…マルチプレクサ、 ３６〜３７…Ｄフ
リップフロップ、 ３８〜３９…出力マルチプレク
サ、 ４１…高速の桁上げ回路、 ６１…論理セル
Ｄの水平配線、 ６２…論理セルＦの水平配線、
６３…論理セルＧの水平配線、６４…論理セルＣの水平
配線、 ６５…論理セルＥの水平配線、 ６６…論
理セルＤの垂直配線、 ６７…論理セルＣの垂直配
線、 ６８…論理セルＧの垂直配線、 ６９…論理
セルＦの垂直配線、 ７０…論理セルＥの垂直配線、
７１…フィールドプログラマブルゲートアレイ、
７２…論理セル、 ７３…配線領域、 ７４…入
出力端子、 ７９…論理セルＣ，Ｄ，Ｅ，Ｆと論理セ
ルＧ間配線
ルＣ、 Ｄ…論理セルＤ、 Ｅ…論理セルＥ、Ｆ…
論理セルＦ、 Ｇ…論理セルＧ、 １１…論理セル
Ａの水平配線、 １２…論理セルＡの垂直配線、
１３…論理セルＢの水平配線、 １４…論理セルＢの
垂直配線、 １５…論理セルＡと論理セルＢ間配線、
３１…ルックアップテーブル方式の関数発生器、
３２〜３５…マルチプレクサ、 ３６〜３７…Ｄフ
リップフロップ、 ３８〜３９…出力マルチプレク
サ、 ４１…高速の桁上げ回路、 ６１…論理セル
Ｄの水平配線、 ６２…論理セルＦの水平配線、
６３…論理セルＧの水平配線、６４…論理セルＣの水平
配線、 ６５…論理セルＥの水平配線、 ６６…論
理セルＤの垂直配線、 ６７…論理セルＣの垂直配
線、 ６８…論理セルＧの垂直配線、 ６９…論理
セルＦの垂直配線、 ７０…論理セルＥの垂直配線、
７１…フィールドプログラマブルゲートアレイ、
７２…論理セル、 ７３…配線領域、 ７４…入
出力端子、 ７９…論理セルＣ，Ｄ，Ｅ，Ｆと論理セ
ルＧ間配線
Claims (3)
- 【請求項１】 回路構成の異なる２種類以上の論理セル
を有し、各種類ごとに論理セルが格子状に配置され、そ
の配置における複数の格子状配置は、少なくとも１つの
種類の論理セルの格子状配置の配置間隔を、他の種類の
論理セルの格子状配置の配置間隔の２以上の倍数となる
間隔に決定し、また、同一種類の論理セル間を接続する
内部配線と、隣接する異なる種類の論理セル間を配線す
る内部配線を持つことを特徴とするフィールドプログラ
マブルゲートアレイ。 - 【請求項２】 格子状に配置された論理セルが互いに重
ならないように、各種類ごとの格子状配置の配置の原点
を選んだことを特徴とする請求項１記載のフィールドプ
ログラマブルゲートアレイ。 - 【請求項３】 格子状に配置して論理セルが重なるとき
には、その重なる部分については、配置間隔がより大き
い論理セルを配置し、残りの論理セルを配置しないこと
を特徴とする請求項１記載のフィールドプログラマブル
ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21268697A JP3567689B2 (ja) | 1997-07-24 | 1997-07-24 | フィールドプログラマブルゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21268697A JP3567689B2 (ja) | 1997-07-24 | 1997-07-24 | フィールドプログラマブルゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145939A true JPH1145939A (ja) | 1999-02-16 |
| JP3567689B2 JP3567689B2 (ja) | 2004-09-22 |
Family
ID=16626750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21268697A Expired - Fee Related JP3567689B2 (ja) | 1997-07-24 | 1997-07-24 | フィールドプログラマブルゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3567689B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385862B1 (ko) * | 1999-06-10 | 2003-06-02 | 한국전자통신연구원 | 현장 가공형 반도체를 제조하는 방법 |
-
1997
- 1997-07-24 JP JP21268697A patent/JP3567689B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385862B1 (ko) * | 1999-06-10 | 2003-06-02 | 한국전자통신연구원 | 현장 가공형 반도체를 제조하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3567689B2 (ja) | 2004-09-22 |
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