JPH1145944A - 集積回路トランジスタ用の犠牲スペーサ - Google Patents

集積回路トランジスタ用の犠牲スペーサ

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JPH1145944A
JPH1145944A JP10150087A JP15008798A JPH1145944A JP H1145944 A JPH1145944 A JP H1145944A JP 10150087 A JP10150087 A JP 10150087A JP 15008798 A JP15008798 A JP 15008798A JP H1145944 A JPH1145944 A JP H1145944A
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layer
gate electrode
forming
conformal
region
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JP10150087A
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Gregory Clifford Smith
クリフォード スミス グレゴリー
Daniel Keith Smith
キース スミス ダニエル
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Original Assignee
ST MICROELECTRON Inc
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 自己整合型コンタクトに対して使用可能な基
板表面積を増加させることを可能とする集積回路構成体
及びその製造方法を提供する。 【解決手段】 本発明技術によれば、ＬＤＤ領域を形成
するために使用された側壁スペーサを取除くことによっ
てコンタクト区域を最大とする構成体が得られる。ＬＤ
Ｄ領域を形成するための処理期間中に犠牲スペーサが設
けられ、次いで、装置の更なる処理の前に除去される。
次いで、側壁スペーサを層間誘電体として使用される後
に付着形成される酸化物層から自己整合型コンタクト内
に形成される。これはゲート電極に沿って単一の酸化物
側壁スペーサのみを残存させ、自己整合型コンタクト自
身に対して使用可能な表面積を最大とさせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路構
成体及びその製造方法に関するものであって、更に詳細
には、自己整合型コンタンクト及び集積回路装置の製造
技術に関するものである。本発明技術は、特に、非常に
小さな装置の幾何学的形状と共に使用するのに適合され
ている。
【０００２】
【従来の技術】半導体集積回路装置の特徴寸法が益々小
さくなるに従い、ある構成体は実現することがより困難
なものとなる。そのうちの１つは基板に対する電気的コ
ンタンクトであり、それは通常ポリシリコン相互接続リ
ードによって形成される。最小の抵抗を持ったコンタク
ト構成体を実現するために、コンタクトを可及的に大き
なものとすることが望ましい。然しながら、益々小さく
なる寸法はこのようなゴールを達成することを困難なも
のとしている。
【０００３】自己整合型構成体はより良いコンタクトを
形成するために使用されている。然しながら、装置寸法
が益々小さくなると、自己整合型コンタクトであっても
問題が発生する。
【０００４】自己整合型コンタクトの場合であっても発
生するタイプの問題を示した構成体の一例を図１に示し
てある。基板１０はフィールド酸化物領域１２，１４を
有しており、それらはそれらの間に活性領域を画定して
いる。活性領域内において、トランジスタがゲート電極
１６によって形成される。ゲート電極１６は基板１０の
表面上にゲート酸化物層を有しており、ドープしたポリ
シリコン層２０がその上方に設けられている。これはゲ
ート電極を画定するために必要な全てであるが、多くの
構成体は、更に、導電度を改善するためにシリサイド層
２２を有しており且つゲート電極を保護するためにキャ
ップ酸化物層２４を包含している。
【０００５】側壁酸化物スペーサ２６が電極１６に沿っ
て形成されており、且つＬＤＤ領域２８の形成において
使用される。高度にドープしたソース／ドレイン領域３
０が当該技術分野において公知の如く、ＬＤＤ領域の外
側に形成されている。
【０００６】酸化物層３２が装置全体の上に形成されて
おり、且つ開口３４がその中に形成されており、ソース
／ドレイン領域３０の１つへのコンタクトを形成してい
る。酸化物層３２は当該技術分野において公知の如く付
着形成されたコンフォーマル酸化物層であって、しばし
ば、ポリ間酸化物（ＩＰＯ）層と呼称される。ＩＰＯ層
３２が開口３４内においてエッチングされると、側壁領
域３６は側壁スペーサ２６に沿って残存する。側壁領域
３６はＩＰＯ層３２の付着形成した厚さにほぼ等しい厚
さを有している。側壁領域３６は、より小さな表面積を
ソース／ドレイン領域３０に対するコンタクトに対して
使用可能なものとさせている。デバイス即ち装置は、典
型的に、可及的に小さく形成されるので、単にコンタク
トに対しより多くの面積を与えるためにソース／ドレイ
ン領域３０の表面積を増加させることは望ましいことで
はない。然しながら、側壁領域３６を除去しようとする
ことは現実的なことではなく、オーバーエッチング又は
ウエットエッチを使用することは基板及び周囲の酸化物
領域を損傷する傾向となる。従って、コンタクトのため
に使用可能な空間は側壁領域３６によって占有される面
積だけより小さなものとされる。
【０００７】自己整合型コンタクトに対して使用可能な
基板表面積を最大とさせるような処理技術及びその結果
得られる構成体を提供することが望ましい。更に、この
ような構成体を製造する方法が現在使用可能な処理技術
を適合性を有するものであり且つ処理を複雑化させるこ
となしに使用可能なものであることが望ましい。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、自己整合型コンタクトの形成を容易とさせ
た集積回路構成体及びその製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明処理技術によれ
ば、ＬＤＤ領域を形成するために使用される側壁スペー
サを取除くことによってコンタクト面積を最大とさせる
構成体が得られる。ＬＤＤ領域を形成するための処理期
間中に犠牲スペーサを設け、次いで、装置の更なる処理
の前に除去する。次いで、層間誘電体として使用される
後に付着形成した酸化物層から自己整合型コンタンクト
内に側壁スペーサを形成する。これはゲート電極に沿っ
て単一の酸化物側壁スペーサのみを残存させ、自己整合
型コンタクト自身に対して使用可能な表面積を最大のも
のとさせる。
【００１０】
【発明の実施の形態】以下に説明する処理ステップ及び
構成体は集積回路を製造するための完全な処理の流れを
構成するものではない。本発明は、当該技術分野におい
て現在使用されている集積回路製造技術に関連して実施
することが可能であり、従って本発明の重要な特徴をよ
り良く理解するのに必要な処理ステップについてのみ重
点的に説明する。添付の図面は製造過程中における集積
回路の一部の断面を示したものであって必ずしも縮尺通
りに示したものではなく本発明の重要な特徴をより良く
示すために適宜拡縮して示してある。
【００１１】以下の説明は本発明を典型的なＣＭＯＳ装
置に関連して使用する場合のものである。当業者によっ
て理解されるように、本発明はＮチャンネル又はＰチャ
ンネルのいずれかのみで使用することも可能である。
【００１２】図２を参照すると、基板４０内にフィール
ド酸化物領域４２，４４，４６が形成されている。フィ
ールド酸化物領域４２及び４４の間に形成されている活
性領域４８は、Ｎチャンネル電界効果装置を製造するた
めに使用される。活性領域５０はＰチャンネル電界効果
装置を形成するために使用される。
【００１３】当該技術分野において公知の如く、本装置
上に熱ゲート酸化物層５２を成長させる。ゲート酸化物
層５２は、所望により、酸化物−窒化物−酸化物層の形
成を包含する任意の公知の技術を使用して成長させるこ
とが可能である。次いで、本装置上に多結晶シリコン即
ちポリシリコン層５４を付着形成し且つ所望の導電度を
与えるためにドープする。ポリシリコン層５４のドーピ
ングは、イオン注入によって行なうことが可能であり、
又は当該技術分野において公知のその他の任意のその他
の任意の技術を使用して行なうことが可能である。
【００１４】ゲート電極の導電度を増加させるために、
シリサイド層５６を当該技術分野において公知の如くポ
リシリコン層５４の上に形成することが可能である。耐
火性金属シリサイド層５６を形成する幾つかの公知の技
術のうちのいずれかを使用することが可能である。次い
で、本装置の上に保護キャップ酸化物層５８を形成し、
その結果図２に示したような構成が得られる。この時点
までの処理は従来技術によるものである。
【００１５】図３を参照すると、そのようにして形成さ
れたスタック即ち積層体をパターン形成し且つエッチン
グしてゲート電極６０及び６２を画定する。次の２，３
の処理ステップ期間中においてＰチャンネル領域５０を
保護するためにＰチャンネル領域５０の上にホトレジス
ト層６４を形成する。次いで、一様なＮ−注入を本装置
上において行ない、ＬＤＤ領域６６を形成する。ホトレ
ジスト層６４はＰチャンネル領域５０をこの注入から保
護する。該Ｎ−注入は当該技術分野において公知のスタ
ンダードなＬＤＤ注入であり、且つ、例えば、５−４０
ｋＶの注入エネルギで１−１０×１０13イオン数／ｃｍ
2 のドーズでの燐のイオン注入とすることが可能であ
る。
【００１６】図３に示した処理ステップも基本的には従
来技術によるものである。然しながら、図４に示したよ
うに、本発明方法はスタンダードな処理技術から逸れ始
める。コンフォーマルポリマ層、即ちアモルファスカー
ボン層を装置全体の上に形成し且つ異方的にエッチバッ
クする。その結果、ゲート電極６０及びホトレジスト層
６４に沿って側壁スペーサ領域６８が形成される。ゲー
ト電極６０に沿っての側壁スペーサ６８は直に除去され
るべき犠牲側壁スペーサとして機能する。
【００１７】層６８に対して使用されるポリマはパイレ
ン、又はプラズマ中においてコンフォーマル即ち適合的
に付着形成させることの可能な同様の任意のカーボンを
ベースとしたポリマとすることが可能である。上述した
ように、アモルファスカーボン又は灰化させることの可
能なその他の物質からなる層を使用することも可能であ
る。この後の説明において、ポリマ層という用語が使用
される場合にはこのような層が包含されているものと理
解すべきである。
【００１８】付着特性に加えて、ポリマ層の好適な特性
は、以下の注入ステップに対する良好な阻止能力及びホ
トレジスト層６４が除去される場合に容易に除去される
能力を包含している。該ポリマ層は、好適には、約１０
００−２０００Åの厚さに付着形成され、その結果約１
０００−２０００Åの幅を持った側壁スペーサ６８が得
られる。これは次の注入ステップに続いてＬＤＤ領域の
幅を画定する。該ポリマは低温、好適には約１３０℃未
満の温度で付着形成しレジスト層６４に対する損傷を防
止すべきである。
【００１９】側壁領域６８を形成するために該ポリマ層
の付着形成及びエッチバックの後に、砒素又はその他の
適宜のドーパントからなるＮ＋注入を本装置上に対して
行ない、高度にドープしたソース／ドレイン領域７０を
形成する。典型的に、約４０ｋＶのエネルギで約３×１
０15イオン数／ｃｍ2 のドーズで砒素を注入する。ソー
ス／ドレイン領域７０は、当該技術分野において公知の
如く、ほぼ側壁スペーサ６８の厚さゲート電極６０の側
部から離隔されている。この時点において、活性領域４
８におけるＮチャンネル装置の形成が完了する。
【００２０】Ｐチャンネル装置を形成するために、ホト
レジスト層６４を除去することが必要である。このこと
は、典型的に、アッシング（灰化）と、それに続く例え
ばピラニア（ｐｉｒａｎｈａ）等の化学物質を使用する
短期間のクリーンアップによって行なわれる。これらの
スタンダードなクリーンアップステップはポリマ側壁領
域６８の全てのトレースを除去し、従ってゲート電極６
０に沿って側壁領域が残存することはない。
【００２１】図５を参照すると、ウエハ上にホトレジス
ト層７２を付着形成し且つ当該技術分野において公知の
如くパターン形成して活性領域４８を被覆し且つ活性領
域５０を露出させる。Ｐ型ＬＤＤ領域が所望される場合
には、図３に関連して説明したのと同様の態様で、ボロ
ンの一様な注入を行なってＰチャンネル装置に対する軽
度にドープしたドレイン領域７４を形成する。典型的な
注入は、５−３０ｋＶの注入エネルギで１−１０×１０
13イオン数／ｃｍ2 のドーズにおいて行なう。次いで、
前述したのと同一の態様で好適には約１０００Åの厚さ
に本装置上にコンフォーマルポリマ層を形成し、且つ異
方的にエッチバックして側壁領域７６を形成する。次い
で、ゲート電極６２に沿っての側壁領域７６を高ドーズ
のボロンに対するスペーサとして使用して注入を行ない
Ｐ＋ソース／ドレイン領域７８を形成する。ボロン注入
に対する典型的なドーズは５−３０ｋＶのエネルギで３
×１０15イオン数／ｃｍ2 である。ソース／ドレイン領
域７８が形成されると、前述したような灰化及びクリー
ンアップを行なうことによりホトレジスト層７２及び側
壁領域７６を除去する。
【００２２】図７を参照すると、本装置は、ゲート電極
６０及び６２を有しており、そのいずれもがいずれのタ
イプの側壁スペーサを有するものではない。然しなが
ら、上述した如く犠牲ポリマスペーサを使用することに
より所望のＬＤＤ構成体が形成されている。装置全体の
上にコンフォーマル誘電体層８０を付着形成する。この
層８０はポリ間酸化物（ＩＰＯ）層として使用する。Ｉ
ＰＯ層８０は、好適には、約１０００−２０００Åの厚
さに付着形成したドープしていない酸化物である。
【００２３】図８を参照すると、ＩＰＯ層８０を、コン
タクト開口８２及び８４を形成するためのホトレジスト
層（不図示）でパターン形成し且つエッチングする。こ
れらの開口を形成するためのトリランス即ち許容値は臨
界的なものではなく、それらは両方ともゲート電極６０
及び６２に関して自己整合される。電極６０，６２の端
部に沿って開口８２，８４内に存在するＩＰＯ層８０の
部分は側壁領域８６，８８として残存する。側壁スペー
サ８６，８８は夫々のゲート電極６０，６２に対して分
離機能を行なう。任意の特定のトランジスタに対して、
ソース／ドレイン領域のいずれか、両方又はいずれもが
この時点において形成される自己整合型コンタクトを有
するか又は有するものでない場合がある。然しながら、
後の段階においてソース／ドレインコンタクトが形成さ
れる場合であっても、側壁スペーサ８６，８８は、この
ようなコンタクトがゲート電極に隣接している場合に
は、ＩＰＯ層８０によって形成される。
【００２４】図９を参照すると、当該技術分野において
公知の如く、ポリシリコン層を付着形成し、パターン形
成し且つエッチングして導電性ポリシリコン電極９０，
９２を形成する。図９において理解されるように、側壁
スペーサ８６，８８は、ゲート電極６０，６２を夫々相
互接続リード９０，９２から分離させている。更に理解
されるように、下側に存在する４０へのコンタクトがス
ペーサ８６，８８の厚さによってのみ電極６０，６２か
ら分離されている。従って、図１に示される従来の構成
体に対し、ＬＤＤ側壁スペーサに対して犠牲層を使用す
ることはコンタクトをゲート電極６０，６２へ近づけさ
せることを可能とする。
【００２５】上述した方法から得られる構成体は、基本
的に、公知のＣＭＯＳ処理技術に従って製造された装置
に関して広く入手可能なものと基本的に同一のトランジ
スタ構成体である。然しながら、ゲート電極に沿っての
側壁スペーサは、ＬＤＤ領域を形成するために使用した
側壁を除去しているために、より幅狭である。このこと
はより大きなコンタクト領域を与え、従って接触抵抗を
減少させ、又は要素の間隔をより近接したものとさせ、
そのことは装置の全体的な寸法を減少させるために使用
することが可能である。
【００２６】更に、当業者によって理解されるように、
本明細書に記載した方法は典型的なＣＭＯＳプロセスの
場合よりもより少ないマスキングステップを使用してい
る。通常、全ての側壁スペーサはＰ及びＮの両方のＬＤ
Ｄ注入の後に形成され、ＬＤＤ注入とソース／ドレイン
注入の両方に対してのマスキングを必要とする。本発明
方法はＬＤＤ領域を形成するために使用される側壁を取
除いており、従ってＬＤＤ注入とソース／ドレイン注入
の両方に対して単一のマスクが必要とされるに過ぎな
い。このことは典型的な従来技術と比較して２つのマス
キングステップを節約している。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体的実施例にの
み制限されるべきものではなく、本発明の技術的範囲を
逸脱することなしに種々の変形が可能であることは勿論
である。
【図面の簡単な説明】
【図１】 従来技術の構成体を示した概略図。
【図２】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図３】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図４】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図５】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図６】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図７】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図８】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【図９】 本発明に基づいて改良したコンタクトを製造
する好適なプロセスの一段階における状態を示した概略
断面図。
【符号の説明】
４０ 基板 ４２，４４，４６ フィールド酸化物領域 ４８ 活性領域 ５２ 熱ゲート酸化物層 ５４ ポリシリコン層 ５６ シリサイド層 ５８ 保護キャップ酸化物層 ６０，６２ ゲート電極 ６４ ホトレジスト層 ６６ ＬＤＤ領域 ６８ 側壁スペーサ領域 ７０ ソース／ドレイン領域 ７２ ホトレジスト層 ７４ ＬＤＤ領域 ７６ 側壁領域 ７８ ソース／ドレイン領域 ８０ ＩＰＯ層 ８２，８４ 開口 ８６，８８ 側壁スペーサ ９０，９２ ポリシリコン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリー クリフォード スミス アメリカ合衆国， テキサス 75007， カーロルトン， ションカ ドライブ 1505 (72)発明者 ダニエル キース スミス アメリカ合衆国， テキサス 76017， アーリントン， ウエストヘイブン 4906

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積装置構成体の製造方法におい
    て、 基板の表面上にゲート電極を形成し、 前記基板内に不純物を注入して前記ゲート電極に隣接し
    てＬＤＤ領域を形成し、 前記ゲート電極に沿って及び前記基板表面上に一時的な
    側壁を形成し、 前記基板内に不純物を注入して前記ゲート電極の両側で
    それから離隔させて高度にドープしたソース／ドレイン
    領域を形成し、 前記一時的側壁を除去する、上記各ステップを有するこ
    とを特徴とする方法。
  2. 【請求項２】 請求項１において、前記一時的側壁を形
    成するステップが、ポリマ物質から一時的側壁を形成す
    ることを特徴とする方法。
  3. 【請求項３】 請求項２において、前記ポリマがパリレ
    ンであることを特徴とする方法。
  4. 【請求項４】 請求項１において、前記側壁が、 前記装置上にコンフォーマル層を付着形成し、 前記コンフォーマル層を異方的にエッチバックする、上
    記各ステップによって形成することを特徴とする方法。
  5. 【請求項５】 請求項４において、前記コンフォーマル
    層が約１０００−２０００Åの厚さを有していることを
    特徴とする方法。
  6. 【請求項６】 請求項４において、前記コンフォーマル
    層がホトレジストを除去するために使用されるプロセス
    によって除去することの可能なポリマ物質を有している
    ことを特徴とする方法。
  7. 【請求項７】 請求項１において、更に、前記一時的側
    壁を除去した後に前記ゲート電極上にコンフォーマル酸
    化物層を形成するステップを有していることを特徴とす
    る方法。
  8. 【請求項８】 請求項７において、更に、 ソース／ドレイン領域上及び前記ゲート電極の一部の上
    にコンタクト領域を画定し、 前記コンタクト領域内のコンフォーマル酸化物をエッチ
    ングして前記基板表面の一部を露出させ、その場合に酸
    化物からなる側壁が前記コンタクト領域内の前記ゲート
    電極に沿って残存する、上記各ステップを有することを
    特徴とする方法。
  9. 【請求項９】 請求項８において、前記コンフォーマル
    酸化物がドープされていないことを特徴とする方法。
  10. 【請求項１０】 請求項８において、前記コンフォーマ
    ル酸化物層が約１０００乃至２０００Åの厚さに付着形
    成されることを特徴とする方法。
  11. 【請求項１１】 請求項１において、前記ゲート電極
    が、 前記基板表面上にゲート酸化膜を形成し、 前記ゲート酸化膜上にポリシリコン層を形成し、 前記ポリシリコン層上に保護酸化物層を形成し、 前記ゲート酸化膜、ポリシリコン層、保護酸化物層をエ
    ッチングしてゲート電極を画定する、上記各ステップに
    よって形成することを特徴とする方法。
  12. 【請求項１２】 請求項１１において、更に、前記保護
    酸化物層を形成する前に前記ポリシリコン層上にシリサ
    イド層を形成するステップを有していることを特徴とす
    る方法。
  13. 【請求項１３】 請求項１において、前記一時的側壁を
    形成するステップがアモルファスカーボンから一時的側
    壁を形成することを特徴とする方法。
  14. 【請求項１４】 請求項４において、前記コンフォーマ
    ル層がホトレジストを除去するために使用するプロセス
    によって除去することの可能なカーボン物質を有してい
    ることを特徴とする方法。
  15. 【請求項１５】 ＣＭＯＳ集積回路装置においてトラン
    ジスタを製造する方法において、 基板の第一及び第二活性領域上に夫々第一及び第二ゲー
    ト電極を形成し、 前記第二活性領域上に第一レジスト層を形成し、 前記第一活性領域内に不純物を注入して前記第一ゲート
    電極に隣接してＬＤＤ領域を形成し、 前記第一活性領域、第一ゲート電極、第一レジスト層上
    に第一コンフォーマル一時的層を形成し、 前記第一一時的層をエッチバックして前記第一ゲート電
    極に沿って側壁を形成し、 前記第一活性領域内に不純物を注入して前記第一ゲート
    電極から離隔された高度にドープしたソース／ドレイン
    領域を形成し、 前記第一レジスト層及び前記一時的側壁を除去し、 前記第一活性領域上に第二レジスト層を形成し、 前記第二活性領域内に不純物を注入して前記第二ゲート
    電極に隣接してＬＤＤ領域を形成し、 前記第二活性領域、第二ゲート電極、第二レジスト層上
    に第二コンフォーマル一時的層を形成し、 前記第二一時的層をエッチバックして前記第二ゲート電
    極に沿って側壁を形成し、 前記第二活性領域内に不純物を注入して前記第二ゲート
    電極から離隔して高度にドープしたソース／ドレイン領
    域を形成し、 前記第二ゲート電極に沿って前記側壁及び前記第二レジ
    スト層を除去する、上記各ステップを有することを特徴
    とする方法。
  16. 【請求項１６】 請求項１５において、更に、 前記ゲート電極及び前記活性領域上にコンフォーマル酸
    化物層を付着形成し、 前記ソース／ドレイン領域のうちの少なくとも１つの上
    にコンタクト領域を画定し、 前記コンタクト領域内の前記コンフォーマル酸化物をエ
    ッチングして前記基板の一部を露出させ、その場合に前
    記コンタクト領域内においてゲート電極に沿って側壁を
    形成する、上記各ステップを有することを特徴とする方
    法。
  17. 【請求項１７】 請求項１５において、前記第一及び第
    二ゲート電極が、 前記基板表面上にゲート酸化膜を形成し、 前記ゲート酸化膜の上にポリシリコン層を形成し、 前記ポリシリコン層の上に保護酸化物層を形成し、 前記ゲート酸化膜、ポリシリコン層、保護酸化物層をエ
    ッチングして第一及び第二ゲート電極を画定する、上記
    各ステップによって形成することを特徴とする方法。
  18. 【請求項１８】 請求項１７において、更に、前記保護
    酸化物層を形成する前に前記ポリシリコン層上にシリサ
    イド層を形成するステップを有していることを特徴とす
    る方法。
  19. 【請求項１９】 請求項１５において、前記第一及び第
    二ポリマ層の各々が約１０００−２０００Åの厚さを有
    していることを特徴とする方法。
  20. 【請求項２０】 請求項１５において、前記コンフォー
    マル一時的層がポリマから形成されることを特徴とする
    方法。
  21. 【請求項２１】 請求項２０において、前記コンフォー
    マル一時的層がパイレンから形成されることを特徴とす
    る方法。
  22. 【請求項２２】 請求項１５において、前記コンフォー
    マル一時的層がアモルファスカーボンから形成されるこ
    とを特徴とする方法。
  23. 【請求項２３】 集積回路装置におけるトランジスタ構
    成体において、 表面を具備する基板、 前記基板表面上のゲート電極、 前記ゲート電極に隣接した前記基板内の軽度にドープし
    たＬＤＤ領域、 前記ＬＤＤ領域に隣接した前記基板内の高度にドープし
    たソース／ドレイン領域、を有しており、前記ゲート電
    極がその垂直部分に沿って側壁スペーサを有するもので
    はないことを特徴とするトランジスタ構成体。
  24. 【請求項２４】 集積回路装置におけるトランジスタ構
    成体において、 表面を具備する基板、 前記基板表面上のゲート電極、 前記ゲート電極に隣接しており前記基板内の軽度にドー
    プしたＬＤＤ領域、 前記ＬＤＤ領域に隣接しており前記基板内の高度にドー
    プしたソース／ドレイン領域、 前記ゲート電極の一部及び前記ソース／ドレイン領域の
    うちの１つの一部を被覆している選択した厚さのコンフ
    ォーマル酸化物層、 前記コンフォーマル酸化物と同一の物質から形成されて
    おり且つ前記選択した厚さと実質的に同一の厚さを持っ
    ており前記ゲート電極の垂直側壁に沿った側壁酸化物領
    域、を有することを特徴とするトランジスタ構成体。
  25. 【請求項２５】 請求項２４において、前記ゲート電極
    が、 前記基板表面上のゲート酸化物層、 前記ゲート酸化物層上のドープしたポリシリコン層、 前記ポリシリコン層上の保護酸化物層、を有しているこ
    とを特徴とするトランジスタ構成体。
  26. 【請求項２６】 請求項２１において、更に、前記ポリ
    シリコン層と前記保護酸化物層との間にシリサイド層を
    有していることを特徴とするトランジスタ構成体。
JP10150087A 1997-05-30 1998-05-29 集積回路トランジスタ用の犠牲スペーサ Pending JPH1145944A (ja)

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