JPH1146053A - 電子部品の実装構造 - Google Patents
電子部品の実装構造Info
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- JPH1146053A JPH1146053A JP9198829A JP19882997A JPH1146053A JP H1146053 A JPH1146053 A JP H1146053A JP 9198829 A JP9198829 A JP 9198829A JP 19882997 A JP19882997 A JP 19882997A JP H1146053 A JPH1146053 A JP H1146053A
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- peripheral electrode
- electronic component
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- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 外部衝撃によって発生する実装基板の亀裂を
防止することによって、実装基板に備えられた引き出し
配線の断線を防止し、電子部品と実装基板との接触不良
を防止する。 【解決手段】 多層プリント配線基板3にアレイ状に配
列された複数の電極2のうち、該配列の外周に位置する
最外周電極2aにおいては、はんだバンプ7と最外周電
極2aとの接合の終端部全てが最外周電極2aの内周部
分で終端するように、最外周電極2aの外周部分をソル
ダレジスト10で覆う。これにより、最も亀裂が発生し
易い最外周電極2aの端部と、外部衝撃時における応力
集中点が一致したないため、多層プリント配線基板3に
亀裂が発生することを防止することができ、BGAパッ
ケージ1と多層プリント配線基板3との接触不良を防止
することができる。
防止することによって、実装基板に備えられた引き出し
配線の断線を防止し、電子部品と実装基板との接触不良
を防止する。 【解決手段】 多層プリント配線基板3にアレイ状に配
列された複数の電極2のうち、該配列の外周に位置する
最外周電極2aにおいては、はんだバンプ7と最外周電
極2aとの接合の終端部全てが最外周電極2aの内周部
分で終端するように、最外周電極2aの外周部分をソル
ダレジスト10で覆う。これにより、最も亀裂が発生し
易い最外周電極2aの端部と、外部衝撃時における応力
集中点が一致したないため、多層プリント配線基板3に
亀裂が発生することを防止することができ、BGAパッ
ケージ1と多層プリント配線基板3との接触不良を防止
することができる。
Description
【0001】
【発明の属する技術分野】本発明は、電子部品の裏面に
アレイ状に配置されたはんだバンプによって、電子部品
と実装基板とを電気的に接続する電子部品の実装構造に
関し、特に携帯機器に用いる電子部品の実装構造に関す
る。
アレイ状に配置されたはんだバンプによって、電子部品
と実装基板とを電気的に接続する電子部品の実装構造に
関し、特に携帯機器に用いる電子部品の実装構造に関す
る。
【0002】
【従来の技術】従来におけるボールグリッドアレイ(以
下、BGAという)パッケージ101の実装構造を図4
に示す。この図に示されるように、BGAパッケージ1
01の実装は、BGAパッケージ101の裏面にアレイ
状に配置された複数のはんだボールを溶融させてはんだ
バンプ102とし、この複数のはんだバンプ102を多
層プリント配線基板103に設けられた複数の電極10
4とをそれぞれ接合させることによって成される。具体
的には、多層プリント配線基板103には、複数の引き
出し配線となる配線層がコア材等を介して積層形成され
ていると共に、コア材の表面に複数の引き出し配線のそ
れぞれに電気的に接続された電極104が形成されてお
り、はんだバンプ102を電極104に接合させること
によって複数の引き出し配線のそれぞれと電気的接続を
行っている。
下、BGAという)パッケージ101の実装構造を図4
に示す。この図に示されるように、BGAパッケージ1
01の実装は、BGAパッケージ101の裏面にアレイ
状に配置された複数のはんだボールを溶融させてはんだ
バンプ102とし、この複数のはんだバンプ102を多
層プリント配線基板103に設けられた複数の電極10
4とをそれぞれ接合させることによって成される。具体
的には、多層プリント配線基板103には、複数の引き
出し配線となる配線層がコア材等を介して積層形成され
ていると共に、コア材の表面に複数の引き出し配線のそ
れぞれに電気的に接続された電極104が形成されてお
り、はんだバンプ102を電極104に接合させること
によって複数の引き出し配線のそれぞれと電気的接続を
行っている。
【0003】この多層プリント配線基板103にアレイ
状に配置された複数のはんだバンプ102のうち最外周
に位置するものと接合される電極(以下、最外周電極と
いう)104aにおける引き出し配線105は、外部と
の電気的導通を容易にするために、多層プリント配線基
板103の表面に形成される。この最外周電極104a
における拡大図を図5(a)に示し、図5(a)の上面
図を図5(b)に示す。図5(b)の斜線部分で示され
るように、引き出し配線105は保護用のソルダレジス
ト106によって覆われる。このとき、はんだバンプ1
02と電極104との接合面積を大きくとるために電極
104の表面を全面的に露出させているため、最外周電
極104aにおいてははんだバンプ102が最外周電極
104a及び引き出し配線105の一部と接合した状態
となる。
状に配置された複数のはんだバンプ102のうち最外周
に位置するものと接合される電極(以下、最外周電極と
いう)104aにおける引き出し配線105は、外部と
の電気的導通を容易にするために、多層プリント配線基
板103の表面に形成される。この最外周電極104a
における拡大図を図5(a)に示し、図5(a)の上面
図を図5(b)に示す。図5(b)の斜線部分で示され
るように、引き出し配線105は保護用のソルダレジス
ト106によって覆われる。このとき、はんだバンプ1
02と電極104との接合面積を大きくとるために電極
104の表面を全面的に露出させているため、最外周電
極104aにおいてははんだバンプ102が最外周電極
104a及び引き出し配線105の一部と接合した状態
となる。
【0004】このため、はんだバンプ102は、引き出
し配線105と接合した部分においてはソルダレジスト
に接する状態となり、その他の部分においてはソルダレ
ジストに接しない状態となる。
し配線105と接合した部分においてはソルダレジスト
に接する状態となり、その他の部分においてはソルダレ
ジストに接しない状態となる。
【0005】
【発明が解決しようとする課題】BGAパッケージ1や
多層プリント配線基板103に外部衝撃が加わった場
合、最外周電極104aの部分に応力集中が起こるた
め、最外周電極104aとはんだバンプ102との接合
部分ではこの応力集中によってはんだバンプ102が最
外周電極104aから剥離しない程度の接合強度が要求
される。
多層プリント配線基板103に外部衝撃が加わった場
合、最外周電極104aの部分に応力集中が起こるた
め、最外周電極104aとはんだバンプ102との接合
部分ではこの応力集中によってはんだバンプ102が最
外周電極104aから剥離しない程度の接合強度が要求
される。
【0006】しかしながら、最外周電極104aにおけ
る接合部分の接合強度が上記応力集中に耐えられる場合
であっても、図6(a)の2点鎖線で示されるように、
最外周電極104aのうち引き出し配線105が形成さ
れていない外周部であって、最外周電極104aとコア
材との界面の端部Aからコア材に亀裂が発生し、この亀
裂が大きくなって引き出し配線を断線させて接触不良を
発生させるという問題がある。
る接合部分の接合強度が上記応力集中に耐えられる場合
であっても、図6(a)の2点鎖線で示されるように、
最外周電極104aのうち引き出し配線105が形成さ
れていない外周部であって、最外周電極104aとコア
材との界面の端部Aからコア材に亀裂が発生し、この亀
裂が大きくなって引き出し配線を断線させて接触不良を
発生させるという問題がある。
【0007】本発明は上記点に鑑みてなされ、外部衝撃
によって発生する配線基板の亀裂を防止することによっ
て、配線基板に備えられた引き出し配線の断線を防止
し、電子部品と実装基板との接触不良を防止できる電子
部品の実装構造を提供することを目的とする。
によって発生する配線基板の亀裂を防止することによっ
て、配線基板に備えられた引き出し配線の断線を防止
し、電子部品と実装基板との接触不良を防止できる電子
部品の実装構造を提供することを目的とする。
【0008】
【課題を解決するための手段】上記問題を解決するため
に、本発明者らは多層プリント配線基板103に亀裂が
発生する原因を検討した。図7に最外周電極104aの
近傍における拡大断面図を示す。最外周電極104aに
おけるはんだバンプ102の接合部について、引き出し
配線105が形成されていない部分を見てみると、はん
だバンプ102が最外周電極104aとコア材との界面
の端部Aにまで回り込んで終端していることが判る。こ
の端部Aは外部衝撃によってコア材に最も亀裂が発生し
易い部分であり、この端部Aが外部衝撃時における応力
集中点と一致してしまうことが上記亀裂を発生させる原
因であると考えられる。
に、本発明者らは多層プリント配線基板103に亀裂が
発生する原因を検討した。図7に最外周電極104aの
近傍における拡大断面図を示す。最外周電極104aに
おけるはんだバンプ102の接合部について、引き出し
配線105が形成されていない部分を見てみると、はん
だバンプ102が最外周電極104aとコア材との界面
の端部Aにまで回り込んで終端していることが判る。こ
の端部Aは外部衝撃によってコア材に最も亀裂が発生し
易い部分であり、この端部Aが外部衝撃時における応力
集中点と一致してしまうことが上記亀裂を発生させる原
因であると考えられる。
【0009】そこで、本発明は上記目的を達成するた
め、以下の技術的手段を採用する。請求項1に記載の発
明においては、実装基板(3)にアレイ状に配列された
複数の電極(2)のうち、該配列の外周に位置する最外
周電極(2a)においては、はんだバンプ(7)と最外
周電極(2a)との接合の終端部全てが最外周電極(2
a)の内周部分にあることを特徴としている。
め、以下の技術的手段を採用する。請求項1に記載の発
明においては、実装基板(3)にアレイ状に配列された
複数の電極(2)のうち、該配列の外周に位置する最外
周電極(2a)においては、はんだバンプ(7)と最外
周電極(2a)との接合の終端部全てが最外周電極(2
a)の内周部分にあることを特徴としている。
【0010】このように、はんだバンプ(7)と最外周
電極(2a)の終端部全てが最外周電極(2a)の内周
部分にあるようにすれば、最も亀裂が発生し易い最外周
電極(2a)の端部と、外部衝撃時における応力集中点
が一致したないため、実装基板(3)に亀裂が発生する
ことを防止することができる。これにより、引き出し配
線の断線を防止することができ、電子部品(1)と実装
基板(3)の接触不良を防止することができる。
電極(2a)の終端部全てが最外周電極(2a)の内周
部分にあるようにすれば、最も亀裂が発生し易い最外周
電極(2a)の端部と、外部衝撃時における応力集中点
が一致したないため、実装基板(3)に亀裂が発生する
ことを防止することができる。これにより、引き出し配
線の断線を防止することができ、電子部品(1)と実装
基板(3)の接触不良を防止することができる。
【0011】請求項2に記載の発明においては、最外周
電極(2a)の外周部分が保護膜(10)で覆われてい
ることを特徴としている。このように、保護膜(10)
によって最外周電極(2a)の外周部分を覆うようにす
れば、はんだバンプ(7)の接合部分が最外周電極(2
a)の内周部分で終端するようにすることができる。こ
れにより、請求項1と同様の効果を得ることができる。
電極(2a)の外周部分が保護膜(10)で覆われてい
ることを特徴としている。このように、保護膜(10)
によって最外周電極(2a)の外周部分を覆うようにす
れば、はんだバンプ(7)の接合部分が最外周電極(2
a)の内周部分で終端するようにすることができる。こ
れにより、請求項1と同様の効果を得ることができる。
【0012】請求項3に記載の発明においては、前記電
子部品(1)は、携帯機器に搭載されるものであること
を特徴としている。携帯機器においては、落下等による
外部衝撃を受けやすく、電子部品(1)と実装基板
(3)との接触不良が発生し易い。このため、請求項1
又は2に記載の発明を携帯機器に適用すると効果的であ
る。
子部品(1)は、携帯機器に搭載されるものであること
を特徴としている。携帯機器においては、落下等による
外部衝撃を受けやすく、電子部品(1)と実装基板
(3)との接触不良が発生し易い。このため、請求項1
又は2に記載の発明を携帯機器に適用すると効果的であ
る。
【0013】なお、上記各手段の括弧内の符号は、後述
する実施形態記載の具体的手段との対応関係を示すもの
である。
する実施形態記載の具体的手段との対応関係を示すもの
である。
【0014】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図1に、BGAパッケージ1を所定
の電極2(パッド)が備えられた多層プリント配線基板
3に実装したときの模式図を示す。また、図2に多層プ
リント配線基板3に備えられた電極2の配列パターンを
示す。但し、図2は電極2の配列パターンを簡略化して
表したものであり、斜線部で示されたような円形の電極
がアレイ状に配置されていることを示している。
基づいて説明する。図1に、BGAパッケージ1を所定
の電極2(パッド)が備えられた多層プリント配線基板
3に実装したときの模式図を示す。また、図2に多層プ
リント配線基板3に備えられた電極2の配列パターンを
示す。但し、図2は電極2の配列パターンを簡略化して
表したものであり、斜線部で示されたような円形の電極
がアレイ状に配置されていることを示している。
【0015】ここで、BGAパッケージ1とは、回路配
線6を有するインターポーザ4に接着剤等を介して半導
体チップを搭載し、回路配線6と半導体チップとをAu
ワイヤ等で電気的に接続したのち、封止樹脂5で半導体
チップ及びAuワイヤを封止したものを示す。本実施形
態では、薄型化や生産性を考慮してインターポーザ4に
はポリイミドを用いており、また封止樹脂5としてはエ
ポキシ樹脂等を用いている。
線6を有するインターポーザ4に接着剤等を介して半導
体チップを搭載し、回路配線6と半導体チップとをAu
ワイヤ等で電気的に接続したのち、封止樹脂5で半導体
チップ及びAuワイヤを封止したものを示す。本実施形
態では、薄型化や生産性を考慮してインターポーザ4に
はポリイミドを用いており、また封止樹脂5としてはエ
ポキシ樹脂等を用いている。
【0016】このBGAパッケージ1の裏面に相当する
インターポーザ4には、アレイ状に穴が空けられてお
り、この穴を介して回路配線6にはんだボールを溶融接
合することによって、BGAパッケージ1の裏面にはん
だバンプ7がアレイ状に配置された状態となっている。
一方、多層プリント配線基板3は、多数の配線層8を積
層状に形成したものであり、図2に示すような配置パタ
ーンで形成された電極2を備えている。この電極2の配
置パターンは、はんだバンプ7の配置と対応するように
なっていて、実装時にBGAパッケージ1に設けられた
はんだバンプ7と多層プリント配線基板3に設けられた
電極2とがそれぞれ組合わされるようになっている。そ
して、本実施形態では、多層プリント配線基板3に備え
られた複数の電極2のうちの少なくとも最外周電極2a
(図2における領域Xにおける電極2)においては、最
外周電極2aの外周部分をソルダレジスト10で覆うよ
うにしている。なお、本実施形態においては、最外周電
極2a内に配置される内周電極2b(図2における領域
Yにおける電極2)においては、内周電極2bの外周部
分を覆っていないが、最外周電極2aと同様に外周部分
を覆うようにしても良い。
インターポーザ4には、アレイ状に穴が空けられてお
り、この穴を介して回路配線6にはんだボールを溶融接
合することによって、BGAパッケージ1の裏面にはん
だバンプ7がアレイ状に配置された状態となっている。
一方、多層プリント配線基板3は、多数の配線層8を積
層状に形成したものであり、図2に示すような配置パタ
ーンで形成された電極2を備えている。この電極2の配
置パターンは、はんだバンプ7の配置と対応するように
なっていて、実装時にBGAパッケージ1に設けられた
はんだバンプ7と多層プリント配線基板3に設けられた
電極2とがそれぞれ組合わされるようになっている。そ
して、本実施形態では、多層プリント配線基板3に備え
られた複数の電極2のうちの少なくとも最外周電極2a
(図2における領域Xにおける電極2)においては、最
外周電極2aの外周部分をソルダレジスト10で覆うよ
うにしている。なお、本実施形態においては、最外周電
極2a内に配置される内周電極2b(図2における領域
Yにおける電極2)においては、内周電極2bの外周部
分を覆っていないが、最外周電極2aと同様に外周部分
を覆うようにしても良い。
【0017】以下、多層プリント配線基板3の製造方法
について説明する。なお、簡略化のため、4層からなる
多層プリント配線基板3について説明する。まず、両面
に銅箔処理が成されたコア材を用意し、所定の位置にド
リルで穴を空けてスルーホール(ブラインドビアホー
ル)を形成する。そして、このスルーホールを通じて、
コア材の両面における銅を電気的に導通させるべく、銅
メッキによるスルーホールメッキを行う。これにより、
スルーホールメッキ処理が施された基板が完成する。
について説明する。なお、簡略化のため、4層からなる
多層プリント配線基板3について説明する。まず、両面
に銅箔処理が成されたコア材を用意し、所定の位置にド
リルで穴を空けてスルーホール(ブラインドビアホー
ル)を形成する。そして、このスルーホールを通じて、
コア材の両面における銅を電気的に導通させるべく、銅
メッキによるスルーホールメッキを行う。これにより、
スルーホールメッキ処理が施された基板が完成する。
【0018】次に、このようなスルーホールメッキ処理
が施された基板を2枚用意し、この2枚の基板のうち、
後に張り合わせる側同士の面の銅箔をエッチングによっ
てパターニングする。そして、ガラスクロスにエポキシ
樹脂を含有させたプリプレグを2枚の基板間に挟み込ん
だ状態で加熱プレス処理を行い、2枚の基板を張り合わ
せる。これにより、4層に分かれた銅箔の層が形成され
る。
が施された基板を2枚用意し、この2枚の基板のうち、
後に張り合わせる側同士の面の銅箔をエッチングによっ
てパターニングする。そして、ガラスクロスにエポキシ
樹脂を含有させたプリプレグを2枚の基板間に挟み込ん
だ状態で加熱プレス処理を行い、2枚の基板を張り合わ
せる。これにより、4層に分かれた銅箔の層が形成され
る。
【0019】そして、4層分全てを貫通するようにドリ
ルで穴を空けてスルーホールを形成し、銅メッキによる
スルーホールメッキを行って4層に分かれた銅箔が電気
的に導通するようにする。この後、BGAパッケージ1
を実装する側、つまり多層プリント配線基板3の表面に
該当する側の銅箔をエッチングによってパターニング
し、電極部分の銅箔を残すと共に所定の引き出し配線を
形成する。
ルで穴を空けてスルーホールを形成し、銅メッキによる
スルーホールメッキを行って4層に分かれた銅箔が電気
的に導通するようにする。この後、BGAパッケージ1
を実装する側、つまり多層プリント配線基板3の表面に
該当する側の銅箔をエッチングによってパターニング
し、電極部分の銅箔を残すと共に所定の引き出し配線を
形成する。
【0020】この後、引き出し配線を保護するために、
ソルダレジスト10を印刷形成して、ソルダレジスト1
0にて引き出し配線と最外周電極2aの外周部分を覆
う。このときの最外周電極2aの部分の拡大断面図を図
3(a)に示す。また、図3(a)の上面図を図3
(b)に示す。図3(a)、(b)に示すように、最外
周電極2aの外周部の全てを覆うように、すなわち最外
周電極2aの外周部とソルダレジスト10がオーバラッ
プするようにソルダレジスト10を形成している。ま
た、最外周電極2aの内周部分(外周部分以外)をソル
ダレジスト10によって覆わないように、ソルダレジス
ト10の一部を円形状に開口させており、最外周電極2
aとはんだバンプ7との接合が可能になっている。
ソルダレジスト10を印刷形成して、ソルダレジスト1
0にて引き出し配線と最外周電極2aの外周部分を覆
う。このときの最外周電極2aの部分の拡大断面図を図
3(a)に示す。また、図3(a)の上面図を図3
(b)に示す。図3(a)、(b)に示すように、最外
周電極2aの外周部の全てを覆うように、すなわち最外
周電極2aの外周部とソルダレジスト10がオーバラッ
プするようにソルダレジスト10を形成している。ま
た、最外周電極2aの内周部分(外周部分以外)をソル
ダレジスト10によって覆わないように、ソルダレジス
ト10の一部を円形状に開口させており、最外周電極2
aとはんだバンプ7との接合が可能になっている。
【0021】このソルダレジスト10を印刷形成するに
際して印刷ズレが発生するため、ソルダレジスト10と
最外周電極2aのオーバラップ量を考慮して、印刷ズレ
が発生しても最外周電極2aの外周部全てがソルダレジ
スト10で覆われるようにしている。なお、この後、必
要に応じて無電解メッキ法により、電極2上にニッケル
−金(Ni−Au)メッキを施したり、錫(Sn)メッ
キやパラジウム(Pd)メッキを施す等して、複数の配
線層8を備えた多層プリント配線基板3が完成する。
際して印刷ズレが発生するため、ソルダレジスト10と
最外周電極2aのオーバラップ量を考慮して、印刷ズレ
が発生しても最外周電極2aの外周部全てがソルダレジ
スト10で覆われるようにしている。なお、この後、必
要に応じて無電解メッキ法により、電極2上にニッケル
−金(Ni−Au)メッキを施したり、錫(Sn)メッ
キやパラジウム(Pd)メッキを施す等して、複数の配
線層8を備えた多層プリント配線基板3が完成する。
【0022】このようにして完成した多層プリント配線
基板3上にBGAパッケージ1を位置決め搭載したの
ち、はんだバンプ7を溶融することでBGAパッケージ
1が多層プリント配線基板3に実装される。ここで、本
実施形態における最外周電極2a近傍における拡大断面
図を図4に示す。この図4に示されるはんだバンプ7の
接合部を見てみると、本実施形態では最外周電極2aの
外周部をソルダレジスト10で覆っているため、はんだ
バンプ7の接合部が最外周電極2aとコア材の界面の端
部Aにまで回り込まず、はんだバンプ7と最外周電極2
aとの接合の終端部が全て最外周電極2aの内周部分で
終端していることが判る。
基板3上にBGAパッケージ1を位置決め搭載したの
ち、はんだバンプ7を溶融することでBGAパッケージ
1が多層プリント配線基板3に実装される。ここで、本
実施形態における最外周電極2a近傍における拡大断面
図を図4に示す。この図4に示されるはんだバンプ7の
接合部を見てみると、本実施形態では最外周電極2aの
外周部をソルダレジスト10で覆っているため、はんだ
バンプ7の接合部が最外周電極2aとコア材の界面の端
部Aにまで回り込まず、はんだバンプ7と最外周電極2
aとの接合の終端部が全て最外周電極2aの内周部分で
終端していることが判る。
【0023】従って、外部衝撃による応力集中点となる
はんだバンプ7の接合部と、コア材の亀裂が最も発生し
易い最外周電極2aとコア材の界面の端部Aとが一致し
ないため、外部衝撃による応力集中によってもコア材に
亀裂が発生することを防止することができる。これによ
り、上記コア材の亀裂による引き出し配線の断線を防止
することができる、BGAパッケージ1と多層プリント
配線基板3との接触不良を防止することができる。
はんだバンプ7の接合部と、コア材の亀裂が最も発生し
易い最外周電極2aとコア材の界面の端部Aとが一致し
ないため、外部衝撃による応力集中によってもコア材に
亀裂が発生することを防止することができる。これによ
り、上記コア材の亀裂による引き出し配線の断線を防止
することができる、BGAパッケージ1と多層プリント
配線基板3との接触不良を防止することができる。
【0024】なお、本実施形態においては、最外周電極
2aの引き出し配線がコア材の表面に形成されているも
のを示したが、最外周電極2aの引き出し配線が最外周
電極2aの下層に内蔵されているものにおいて最外周電
極2aの外周部をソルダレジスト10で覆うようにして
も上記と同様の効果を得ることができる。また、最外周
電極2aが引き出し配線を備えないダミー電極である場
合においても最外周電極2aの外周部をソルダレジスト
10で覆うことにより、結果的に上記と同様の効果を得
ることができる。すなわち、最外周電極2aにおいてコ
ア部材に亀裂が発生しないような実装構造であれば、内
周電極2bに応力集中することがないため、内周電極2
bにおいてコア部材に亀裂が発生するということを防止
することができるからである。但し、この場合には、ダ
ミー電極を形成するスペースが必要になるためBGAパ
ッケージ1及び多層プリント配線基板3が全体的に大き
くなるため、上記実施形態の方法が有効である。
2aの引き出し配線がコア材の表面に形成されているも
のを示したが、最外周電極2aの引き出し配線が最外周
電極2aの下層に内蔵されているものにおいて最外周電
極2aの外周部をソルダレジスト10で覆うようにして
も上記と同様の効果を得ることができる。また、最外周
電極2aが引き出し配線を備えないダミー電極である場
合においても最外周電極2aの外周部をソルダレジスト
10で覆うことにより、結果的に上記と同様の効果を得
ることができる。すなわち、最外周電極2aにおいてコ
ア部材に亀裂が発生しないような実装構造であれば、内
周電極2bに応力集中することがないため、内周電極2
bにおいてコア部材に亀裂が発生するということを防止
することができるからである。但し、この場合には、ダ
ミー電極を形成するスペースが必要になるためBGAパ
ッケージ1及び多層プリント配線基板3が全体的に大き
くなるため、上記実施形態の方法が有効である。
【0025】なお、本実施形態に示したBGAパッケー
ジ1と多層プリント配線基板3との実装構造を携帯機
器、例えば携帯電話等に用いた場合、携帯機器は落下等
による外部衝撃を受けやすく、電子部品と実装基板との
接触不良が発生し易いため、特に有効に上記接触不良を
防止することができる。
ジ1と多層プリント配線基板3との実装構造を携帯機
器、例えば携帯電話等に用いた場合、携帯機器は落下等
による外部衝撃を受けやすく、電子部品と実装基板との
接触不良が発生し易いため、特に有効に上記接触不良を
防止することができる。
【図1】本発明を適用した一実施形態であって、BGA
パッケージ1を多層プリント配線基板3に実装したとき
の断面模式図である。
パッケージ1を多層プリント配線基板3に実装したとき
の断面模式図である。
【図2】多層プリント配線基板3に備えられた電極2の
配列パターンを示す模式図である。
配列パターンを示す模式図である。
【図3】(a)は最外周電極2aの部分拡大図であり、
(b)は(a)の上面図である。
(b)は(a)の上面図である。
【図4】最外周電極2aにおけるはんだバンプ7の接合
部を示す説明図である。
部を示す説明図である。
【図5】従来におけるBGAパッケージ101を多層プ
リント基板103に実装したときの断面模式図である。
リント基板103に実装したときの断面模式図である。
【図6】(a)は最外周電極104aの部分断面図であ
り、(b)は(a)の上面図である。
り、(b)は(a)の上面図である。
【図7】最外周電極104aにおけるはんだバンプ10
2の接合部を示す説明図である。
2の接合部を示す説明図である。
1…BGAパッケージ、2…電極、2a…最外周電極、
2b…内周電極、3…多層プリント配線基板、4…イン
ターポーザ、7…はんだバンプ、10…ソルダレジス
ト。
2b…内周電極、3…多層プリント配線基板、4…イン
ターポーザ、7…はんだバンプ、10…ソルダレジス
ト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 宏司 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内
Claims (3)
- 【請求項1】 電子部品(1)の裏面にアレイ状の配列
を成す複数のはんだバンプ(7)を形成したのち、前記
はんだバンプ(7)の配列に対応するようにアレイ状に
配列された複数の電極(2)を有する実装基板(3)上
に前記電子部品(1)を位置決め搭載し、前記複数のは
んだバンプ(7)を溶融させて前記電極(2)と接合さ
せることにより前記電子部品(1)と前記実装基板
(3)とが電気的に接合されてなる電子部品の実装構造
において、 前記アレイ状に配列された複数の電極(2)のうち、該
配列の外周に位置する最外周電極(2a)においては、
前記はんだバンプ(7)と前記最外周電極(2a)との
接合の終端部全てが該最外周電極(2a)の内周部分に
あることを特徴とする電子部品の実装構造。 - 【請求項2】 前記最外周電極(2a)の外周部分は、
保護膜(10)で覆われていることを特徴とする電子部
品の実装構造。 - 【請求項3】 請求項1又は2における前記電子部品
(1)を搭載されてなることを特徴とする携帯機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198829A JPH1146053A (ja) | 1997-07-24 | 1997-07-24 | 電子部品の実装構造 |
| US09/121,303 US6303878B1 (en) | 1997-07-24 | 1998-07-23 | Mounting structure of electronic component on substrate board |
| US09/858,500 US6548765B2 (en) | 1997-07-24 | 2001-05-17 | Mounting structure of electronic component on substrate board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198829A JPH1146053A (ja) | 1997-07-24 | 1997-07-24 | 電子部品の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1146053A true JPH1146053A (ja) | 1999-02-16 |
Family
ID=16397619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198829A Pending JPH1146053A (ja) | 1997-07-24 | 1997-07-24 | 電子部品の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1146053A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10114897A1 (de) * | 2001-03-26 | 2002-10-24 | Infineon Technologies Ag | Elektronisches Bauteil |
| JP2008028406A (ja) * | 2007-08-10 | 2008-02-07 | Sanyo Electric Co Ltd | 半導体素子実装用の多層基板及び半導体素子実装多層基板 |
| JP2011103398A (ja) * | 2009-11-11 | 2011-05-26 | Canon Inc | 半導体装置 |
| CN114597178A (zh) * | 2020-12-04 | 2022-06-07 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
-
1997
- 1997-07-24 JP JP9198829A patent/JPH1146053A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10114897A1 (de) * | 2001-03-26 | 2002-10-24 | Infineon Technologies Ag | Elektronisches Bauteil |
| US6852931B2 (en) | 2001-03-26 | 2005-02-08 | Infineon Technologies Ag | Configuration having an electronic device electrically connected to a printed circuit board |
| US7340826B2 (en) | 2001-03-26 | 2008-03-11 | Infineon Technologies Ag | Method for producing an electronic device connected to a printed circuit board |
| JP2008028406A (ja) * | 2007-08-10 | 2008-02-07 | Sanyo Electric Co Ltd | 半導体素子実装用の多層基板及び半導体素子実装多層基板 |
| JP2011103398A (ja) * | 2009-11-11 | 2011-05-26 | Canon Inc | 半導体装置 |
| CN114597178A (zh) * | 2020-12-04 | 2022-06-07 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
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