JPH11501774A - 階段型不揮発性メモリ・セル - Google Patents

Abstract

(57)【要約】 単一のラテラル・トランジスタを有する不揮発性メモリ・セルは、チャネル領域によって分離されたソース及びドレイン領域を含んでいる。フローティング・ゲートが少なくともチャネル領域上に形成されるとともに、ゲート酸化物によって前記チャネル領域と分離され、さらに、コントロール・ゲートが前記フローティング・ゲート上に形成されるとともに、前記フローティング・ゲートから絶縁されている。フローティング・ゲートは、そのほぼ全長に亘ってデバイス表面からほぼ一定の距離離れて延在し、かつ前記フローティング・ゲート及び前記表面は、前記チャネル領域に接して存在する前記ソース及びドレイン領域の端部近傍において同様な輪郭形状の角部を有する。この不揮発性メモリー・セルは、従来のデバイスに対して要求されるよりも低い電圧で、書き込み及び消去が可能である。

Description

【発明の詳細な説明】 階段型不揮発性メモリ・セル発明の背景 本発明は、不揮発性メモリ・デバイスに関し、さらに詳しくは単一のラテラル ・トランジスタを有する不揮発性メモリ・セルに関する。 電気消去可能プログラマブル読み出し専用メモリ（EEPROM:electrically eras able programmable read-only memory: 以下、略してEEPROMという）のような単 一のラテラル・トランジスタを有するメモリ・セルは一般によく知られている。 米国特許第4,698,787 号には、EEPROMを用いたメモリ・アレイに加えて、異なる 種々の単一のトランジスタを有する不揮発性メモリ・セルが開示されている。こ の特許においては、本明細書中に開示している一般的な不揮発性メモリ・デバイ スが種々記載されているとともに、その構成及び駆動方法についても記載されて いる。したがって、前記米国特許は、本発明を理解するための基礎となる情報を 提供してくれるものである。 前記米国特許にも記載されているように、メモリ・セルの設計は、書き込み電 圧及び消去電圧を相当程度低くすることを目的として行われる。さらに詳しく言 えば、書き込み速度を早くするためには書き込み電圧を低くする必要があり、電 圧を発生させるための回路が占めるシリコン基板の面積を小さくするためには消 去電圧を低くする必要がある。 前記米国特許の図１及び図２に示された、従来の代表的なデバイスにおいては 、書き込み電圧及び消去電圧として２つの電圧レベルが要求される。一つは８〜 12ボルトあるいは13〜21ボルトであり、他の一つは20ボルトである。この２つの 電圧レベルは、書き込みと消去のメカニズムの相違に基づくものである。この米 国特許に開示された発明に基づいて製造されたデバイスは、書き込み電圧が10〜 13ボルトの範囲にあり、今日実用化されている代表的なデバイスの書き込み電圧 である12〜13ボルトと一致するものである。加えて、この型の代表的な消去電圧 は15〜25ボルトある。しかしながら、前記した理由から、書き込み電圧及び消去 電 圧はさらに低くすることが望ましい。発明の概要 したがって、本発明の目的は、従来の不揮発性メモリ・セルよりも低い電圧で 書き込み及び消去が可能な、単一のラテラル・トランジスタを有するEEPROMデバ イスなどの不揮発性メモリ・セルを提供するものである。 また、本発明のもう一つの目的は、早い書き込み速度を有し、かつ消去電圧を 発生させるために要求される電気回路が占めるシリコン基板面積を小さくするこ とである。 本発明によれば、これらの目的は、不揮発性メモリ・セルのゲート構造を新し い、独自の構造とすることにより達成することができる。すなわち、書き込み電 圧及び消去電圧を低くすることにより書き込み速度を早くすることができ、かつ デバイス自体を小さくすることができる。 本発明は、主表面及びチャネル領域によって分離されたソース及びドレイン領 域を有する半導体本体と、チャネル領域上に設けられ、絶縁されたフローティン グ・ゲートと、このフローティング・ゲート上に設けられ、絶縁されたコントロ ール・ゲートとを備える、単一のラテラル・トランジスターを有する不揮発性メ モリー・セルにおいて、前記フローティング・ゲートを、そのほぼ全長に亘って シリコン本体の主表面からほぼ一定の距離離れて延在させ、さらに、フローティ ング・ゲートと主表面に、チャネル領域に接して存在しているソース及びドレイ ン領域の端部付近において同様な輪郭形状を持つ角部を設けたことを特徴とする 。 すなわち、この半導体の輪郭形状は、ソース領域がドレイン領域よりも高くな った階段状となっており、さらに、ソース領域に近接したフローティング・ゲー ト及び主表面の角部が基板側に窪んでおり、かつドレイン領域に近接したフロー ティング・ゲート及び主表面の角部が基板側から突き出た状態となっているもの である。 前記した不揮発性メモリ・セルのフローティング・ゲートを基板から絶縁する ためには、フローティング・ゲートーチャネル領域間のゲート酸化物の厚さを、 約50〜200 Åとすることが好ましい。図面の簡単な説明 本発明は、図面とともに以下の詳細な説明を参照することにより、明確に理解 することできる。 図１は、本発明の一実施例である不揮発性メモリ・セルの断面図を示したもの である。 本図面の不揮発性メモリ・セルはスケール的に正確に描かれたもので はなく、その構造を明確にするために、各部分の大きさや比率が誇張して描かれ たものである。 好ましい態様の説明 図１は、本発明の一実施例である、単一のラテラル・トランジスタ４０を有す る不揮発性メモリ・セル３０を示したものである。ラテラル・トランジスタ４０ は半導体本体１００から形成されている。本実施例では、この半導体本体として ドープ量が３×10¹⁵原子／cm³であるＰ型半導体を用いている。半導体のソース 及びドレイン領域１０２及び１０４は、それぞれ半導体本体１００の主表面１１ ０に隣接しており、さらに、半導体本体１００の主表面に隣接した部分に形成さ れたチャネル領域１０６によって互いに分離されている。本実施例において、ド レイン領域１０４は、ドープ量が約１×10²⁰原子／cm³である高濃度ドープのＮ 型材料から形成されている。一方、ソース領域１０２は、ドレイン領域１０４と ほぼ同濃度のドーピング・レベルを有する第１のソース領域１０２ａと、この第 １の部分の下側に位置する、低濃度ドープのＮ型半導体である第２のソース領域 １０２ｂとで構成されている。そして、第１のソース領域１０２ａ−基板１００ 間において、この第２のソース領域１０２ｂは遷移領域として作用する。電気的 消去動作を最適化するため、さらにはブレイクダウンを防止するために、第２の ソース領域１０２ｂのドーピング・レベルは最適なレベルに調節する。第２のソ ース領域１０２ｂのドープ量は、通常、約５×10¹⁷原子／cm³である。 デバイスの主表面１１０は、低温酸化物（ＬＴＯ）のような絶縁層１１２で覆 われ、チャネル１０６は、チャネル１０６上に局在した薄いゲート酸化物１１４ で覆われている。ドレイン及びソース領域に近接した部分において、角１１６ａ 及び１１６ｂを有する溝１１６が形成されている。 フローティング・ゲート１２０は、そのほぼ全長に亘って主表面１１０からほ ぼ一定の距離離れて延在し、チャネル領域１０６、並びにチャネル領域に接して 存在するソース領域１０２及びドレイン領域１０４の端部を覆っている。絶縁層 １１２の薄い中間ゲート誘電体層部分を介して、対向する面が互いに平行となる ように、フローティング・ゲート１２０上方にコントロール・ゲート１２２を設 けることにより、実際に使用可能なデバイスの物理的構成を得ることができる。 コントロール・ゲート１２２及びフローティング・ゲート１２０の形成には、主 に、多結晶シリコンを使用する。 簡略化のために、ソース領域、コントロール・ゲート、及びドレイン領域に対 する電気的接続については、それぞれＳ，ＣＧ，Ｄの記号を用いて示している。 図１に示すラテラル・トランジスタ４０の主表面１１０は、ソース領域１０２ がドレイン領域１０４よりも高くなった階段状を呈している。この結果、主表面 １１０は、ソース領域１０２付近の主表面が基板側に窪んで形成された第１の角 部１１０ａ、及びドレイン領域付近の主表面が基板側から突き出て形成された第 ２の角部１１０ｂを有する。フローティング・ゲート１２０は、そのほぼ全体に 亘って主表面１１０からほぼ一定の距離離れて延在し、さらに、これらのフロー ティング・ゲート１２０及び主表面１１０は、チャネル領域１０６に隣接してい るソース及びドレイン領域１０２、１０４の端部付近に存在し、同様の輪郭形状 を有する第１の角部１１０ａ及び第２の角部１１０ｂを有する。フローティング ・ゲート１２０は、主表面１１０から実質上一定の距離離れて、ゲート酸化物１ １４上に存在し、一方、ゲート酸化物１１４は、第１の角部１１０ａ及び第２の 角部１１０ｂの部分において若干薄くなっている。これは本来的に製造過程に依 存して特徴づけらたものであり、以下に述べるようにデバイスを駆動させる際に 、大きな効果をもたらすものである。 上述したデバイスは、標準的な集積回路製造技術を用いて製造することができ る。特に、反応性イオンエッチング若しくはシリコンの局所酸化、又はこれら２ つの技術を含めた、溝形成及び階段形成のための既知の方法を使用することがで きる。 良く知られているように、EEPROMデバイスなどの不揮発性メモリ・デバイスに おける書き込み及び消去の操作は、チャネル・ホット・エレクトロン（CHE:Chan nel Hot Electron、以下、CHEと略す）注入として知られているホット・エレク トロンの注入、あるいはファウラー・ノルトハイム（FN :Fowler Nordhiem、以 下、FNと略す）トンネル効果を用いて行う。これらの書き込み及び消去動作のメ カニズムについては、例えば、前記の米国特許第4,698,787 号及び同じく米国特 許第5,146,426 号に記載されており、本発明においても、これらの書き込み及び 消去動作を使用することができる。後者の特許では、埋込みソース部分において のみ窪んだ角部を有するとともに、チャネル領域と前記の角部とが、セルの耐圧 を向上させるために故意に分離されている垂直単一セル・ディープ・トレンチ・ デバイスが開示されている。また、この特許には、耐圧を向上させるためには、 チャネル領域から離れた部分の膜厚を薄くしたゲート誘電体層を設けることが好 ましい旨が記載されている。さらに、前記の米国特許第4,698,787 号には、米国 特許第5,146,426 号に記載されている技術は、歩留まりや再現性のような生産性 の問題に関するものであるから、ラテラル・単一セル・デバイスには適用するこ とができないと記載されている。 CHE 注入及びFNトンネル効果を用いた書き込み及び消去は公知の技術であるた め、ここではこれらの技術については言及しない。しかしながら、本発明に関連 して入力及び消去動作に関しての重要な点について述べると、一般に、書き込み 及び消去する際には、比較的薄い酸化物の層を介して電圧を印加する必要がある ため、この酸化物層の厚さが薄いと、書き込み及び消去時の電圧を下げることが できる一方、ブレイクダウンが生じやすくなり、耐圧特性及び信頼性に欠けると いう問題が生じる。さらに、FNトンネル効果モードでは、CHE注入よりも低い電 圧で入力及び消去が可能となるため、前記酸化物層の厚さをさらに薄くすること ができる一方、信頼性もさらに低下してしまう。 本発明においては、チャネル領域に接しているソース及びドレイン領域の端部 付近のデバイス表面形状を独自の形状とすることにより、CHE 注入モード及びFN トンネル効果モードのどちらの場合においても、入力及び消去時の電圧を下げる ことを可能にしたものである。 チャネル領域に接しているソース及びドレイン領域の端部に隣接した部分の形 状を、基板側に窪ませて形成した第１の角部１１０ａと、基板側から突き出して 形成した第２の角部１１０ｂとからなる構成の形状にすることによって、耐圧特 性と信頼性を損なうことのない低い電圧で書き込み及び消去を可能にしたもので ある。チャネル領域に接して存在しているソース及びドレイン領域の端部に隣接 した部分の形状を、上記のような形状とすることにより動作特性が２重に向上す るため、上記のような低電圧で書き込み及び消去が可能となるものである。第１ に、前記のような角部には局部的に強い電場が生じるため、トンネル効果及び注 入による書き込み及び消去を低い電圧で行うことが可能となる。第２に、このよ うな特殊な形状（すなわち、角部を有する階段型の形状）は、特定方向の電子の 流れを助長する作用があり、したがって、デバイス中におけるこの特定方向の書 き込み及び消去動作を最適にすることができる。 本発明によれば、米国特許第5,146,426 号に記載されているような、セルの耐 圧を向上させるべく、ゲート誘電体層の厚さを薄くしたり、あるいはソース領域 と窪んだ角部とを分離したりすることなく、上記のような有利な効果を得ること ができる。 FNトンネル効果モードを使用したデバイスは、CHE 注入モードを使用した場合 に比べ、ゲート酸化物の厚さを薄くすることができ、これにより書き込み及び消 去電圧も低くすることができる。本発明においては、ゲート酸化物１１４の厚さ は、FNトンネル効果モードのデバイスにおいては約50〜100 Åであり、CHE 注入 モードのデバイスにおいては約100 〜200 Åである。米国特許第4,698,787 号に 記載されているような単一のラテラル・トランジスタ・デバイスと比べると、本 発明の主表面及びフローティング・ゲートが階段型の形状をないしているラテラ ル・トランジスタ・デバイスは、書き込み及び消去電圧を約20〜25％低下させる ことができる。さらに、図１に示されているゲート酸化物を50〜100 Åに設定す ることにより、書き込み及び消去ともにFNトンネル効果モードで行うことができ る。そして、このようなデバイスにおいては、書き込み電圧及び消去電圧を約3 ボルト下げることができ、この結果、現在使用されているデバイスの性能を著し く向上させることができる。 本発明は、速い書き込み速度と、コンパクトなデバイスとを得るべく、低い電 圧で書き込み及び消去が可能な、ゲート構造領域において独自の形態を有する単 一のラテラル・トランジスタから構成される不揮発性メモリ・セルを提供するも のである。 以上、本発明を特に好ましい態様に則して説明したが、当業者であれば、本発 明の精神と範疇を逸脱しない範囲内で、その形態及び詳細について種々の変更を 加えることができる。

Claims (1)

1. 【特許請求の範囲】 １．第１の導電型の半導体ソース及びドレイン領域、並びに前記第１の導電型と 反対の第２の導電型であって、前記ソース及びドレイン領域を分離するチャネル 領域を有する主表面と、前記主表面上において、少なくとも前記チャネル領域並 びに前記ソース及びドレイン領域の一部分を覆うように設けられるとともに、前 記主表面とゲート酸化物によって分離されたフローティング・ゲートと、前記フ ローティング・ゲート上に設けられるとともに、前記フローティング・ゲートか ら絶縁されたコントロール・ゲートとを有する半導体本体から形成される単一の ラテラル・トランジスタを有する不揮発性メモリー・セルにおいて、前記フロー ティング・ゲートは、そのほぼ全長に亘って前記主表面からほぼ一定の距離離れ て延在し、かつ前記フローティング・ゲート及び前記主表面は、前記チャネル領 域に接して存在する前記ソース及びドレイン領域の端部近傍において、同様な輪 郭形状の角部を有するとともに、前記主表面は、前記ソース領域が前記ドレイン 領域よりも高くなった階段上を形成し、前記ソース領域に近接した前記フローテ ィング・ゲート及び前記主表面の第１の角部が基板側に窪むとともに、前記ドレ イン領域に近接した前記フローティング・ゲート及び前記主表面の第２の角部が 基板側から突き出るように形成されていることを特徴とする不揮発性メモリー・ セル。 ２．前記ゲート酸化物の厚さが約50〜200 Åであることを特徴とする請求項１に 記載の不揮発性メモリー・セル。 ３．前記ゲート酸化物の厚さが約50〜100 Åであることを特徴とする請求項２に 記載の不揮発性メモリー・セル。 ４．前記ゲート酸化物の厚さが約100 〜200 Åであることを特徴とする請求項２ に記載の不揮発性メモリー・セル。