JPH11513231A - データ伝送方法、データ伝送用インターフェースおよびデータ受信用インターフェース - Google Patents

Abstract

(57)【要約】 データの送信ないしは受信のための、とくに簡単なインターフェースが提案される。このインターフェースはとくに簡単な方法によって駆動することができる。ここでは３つの異なるレベルがバス上に実現することができる。このレベルの１つ（Ｖ０）は、ハイビットまたはロービットを持続的に伝送するための同期信号の形成に用いる。個々のビットは２つの別の電圧レベル（Ｖ２，Ｖ１）により実現される。変形実施例では、インターフェースまたは接続線路を介して情報が交換される。この情報は２つの異なるレベルによって表される。ここでは異なるパルス長によって同期パルス並びに２つの異なる情報パルスが形成される。

Description

【発明の詳細な説明】 データ伝送方法、データ伝送用インターフェースおよびデータ受信用インター フェース 従来の技術 本発明は、独立請求項の上位概念によるデータの伝送方法ないしはデータの伝 送または受信のためのインターフェースに関し、本発明はとりわけ自動車のイン ターフェースを有する電圧制御器に関する。 ＤＥ３５０６１１８から、データ線路を介したデータの伝送方法が公知である 。この方法では、第１と第２の相互に異なる状態のシーケンスがデータ線路に伝 送される。ここでこの状態はハイビットまたはロービットを表す。 発明の利点 本発明の方法および本発明のインターフェースは従来技術に対して、第３の状 態が設けられており、該第３の状態は同期信号の伝送のために用いられる。従っ て同期は関与するデータステーションの１つで形成することができ、データ線路 を介して関与する他方のステーションに通報することができる。従って関与する ステーションの一方だけが内部に同期信号形成のための手段を有していれば良く 、他方のステーションはこの種の手段を有する必要はない。 とくに有利には、２つの電圧レベルによっても処理することができる。このこ とは、同期パルス並びに２つの別の情報、例えばゼロ情報と１情報とを異なる信 号長を有するパルスにより実現することによって達成される。有利には両方の情 報を含むパルスがそれぞれの同期パルスと同時に開始する。伝送は有利には第１ のデータステーションと第２のデータステーションとの間で行われ、これらステ ーションは伝送線路によって相互に接続されている。とくに有利には、本発明の 装置は受信器が複数の場合でも使用することができ、伝送プロトコルが作成され る。 従属請求項には、独立請求項による方法ないしはインターフェースの有利な発 展形態および改善実施例が記載されている。とくに簡単には、同期信号が発生す るときデータ線路が所定の最小時間の間、第３の状態にもたらされるようにする 。この場合、受信側ステーションは第３の状態の終了を指示する信号エッジに同 期することができる。ハイビットまたはロービットの読み出しは簡単には、同期 信号の後にデータ線路が第１の状態にあるか第２の状態にあるかを読み込みこと によって行われる。さらに有利には、同期信号またはハイビットまたはロービッ トの長さを重み付けし、これらの長さがそれぞれ所定の最小時間を上回るように する。この最小時間はデータ線路にあるそれぞれの状態を確実に識別するために 必要なものである。とくに 簡単には、種々異なる状態はデータ線路上で種々異なる信号レベルによって実現 される。 本発明のインターフェースおよび本発明の伝送方法の適用は有利には、自動車 でのビット同期インターフェースとしてである。インターフェースのとくに有利 な適用は、電圧制御器と自動車の搭載電源との間の接続である。電圧制御器と、 制御装置の構成部材としてのデジタル電子回路のマイクロコンピュータとの間の 接続も同じように有利に行うことができる。 図面 本発明の実施例を以下詳細に説明する。 図１は、データ線路によって接続された２つのデータステーションの概略図、 図２は、データ線路の種々異なる状態を示す線図、 図３は、本発明の２つのインターフェースの回路図、 図４は、データ評価の簡単な論理図、 図５は、電圧制御器と自動車の搭載電源との間のインターフェース、またはデ ジタル機関電子回路（ＤＭＥ）と電圧制御器との間のインターフェースの回路技 術的構成図、 図６は、伝送プロトコルの概略図、 図７は、ビット復号を説明するための線図、 図８は、インターフェースを有する電圧制御器に対する方法ないしは機能を説 明するための略図、 図９は、インターフェースを有する電圧制御器の実施例の基本回路図、 表１から表５は、電圧制御器−統制電源インターフェースに対する種々の情報 を示し、ここで表２はコマンド、表３は情報、表４はスタート／ストップシーケ ンス、表５はエラー評価を示す。 説明 図１には、第１のデータステーション３１と第２のデータステーション３２が 示されている。これらのステーションは伝送線路１５によって相互に接続されて いる。第１のデータステーション３１はマイクロプロセッサ３３とインターフェ ース２を有し、これらは複数の線路３４を介して相互に接続されている。第２の データステーション３２は論理回路３５を有する。この論理回路は複数の線路３ ６を介してインターフェース３と接続されている。ここでインターフェース２と ３は、マイクロプロセッサ３３または論理回路３５により得られたデータを伝送 線路１５を介した伝送のために処理し、インターフェース２，３がデータ線路１ ５から受け取ったデータをマイクロプロセッサ３３ないしは論理回路３５に対し て相応に処理するという役目を有する。ここで重要なのは、インターフェース２ ，３は、データ線路１５に３つの異なる状態が実現されるように構成されている ことである。 データ線路１５に実現される種々の状態は図２の線 図に示されている。時間ｔが信号ｓに対してプロットされており、ここで信号は 異なる電圧レベルＶ０，Ｖ１，Ｖ２として実現される。ここでは信号Ｖ２がもっ とも高い電圧レベルであり、Ｖ０がもっとも低い電圧レベルである。時間インタ ーバルないしは持続時間ｔ１では伝送線路１５が静止状態にあり、この静止状態 はここでは電圧レベルＶ２によって実現される。ここからの説明に対しては、第 １のデータステーション３１が信号を第２のデータステーション３２に伝送する ことを前提とする。時間インターバルｔ２では、インターフェース２が伝送線路 を電圧レベルＶ１に引き下げる。このことによってデータ伝送を行うべきことが 指示される。第２ステーション３２のこの種の警報は例えば、相応のプログラム を第２のデータステーション３２で作動させるために利用することができる。こ のプログラムは、第２のステーション３２が同じようにデータ評価のためのマイ クロコンピュータを有しているならば、データ処理を行う。持続時間ｔ２と後続 の持続時間ｔ３では、伝送線路１５が再び静止レベルＶ２に調整される。ここで これら２つの持続時間の長さは、第２のデータステーション３２でのデータ記録 のために十分な時間が得られるように選定する。バスレベルＶ２は以下、ビット 状態ハイを表す。またバスレベルＶ１はビット状態ゼロを表す。さらに伝送線路 １５はインターフェース２，３によりレベルＶ０にお くことができる。これは時間インターバルｔ４に示された場合である。電圧レベ ルＶ０であるこの時間インターバルｔ４は、伝送線路１５上での同期信号を表す 。この同期信号は例えばマイクロプロセッサ３３により形成され、線路３４を介 してインターフェース２にさらに出力される。同期信号はクロック信号またはク ロック（ＣＬＫ）と称することもできる。マイクロプロセッサ３３のこの同期信 号に依存して、インターフェース２は伝送線路１５に同期信号を形成する。この ことは伝送線路１５を所定の最小持続時間ｔ４の間、電圧レベルＶ０に引き下げ ることによって行う。ここで最小持続時間は、受信側の第２のデータステーショ ン３２が伝送線路１５上のこの信号を確実に識別することができるように選定す る。受信側の第２のデータステーション３２はこの同期信号を、内部同期信号形 成のために使用する。内部同期信号によってデータの処理がクロック制御される 。ここで、受信側データステーションは例えば持続時間ｔ４の終了時に同期する ことができる。図２からわかるように、バスレベルＶ０になった後はバスレベル Ｖ１またはＶ２になる。すなわち、同期信号の後にはハイビットまたはロービッ トが伝送される。従って受信側データステーションは、電圧状態Ｖ０の終了後に それぞれ、伝送線路１の電圧レベルを走査しなければならない。これは、ハイビ ットまたはロービットを識別するためである。時間イ ンターバルｔ５では、例えば電圧レベルＶ２によりハイビットが伝送される。時 間インターバルｔ６では再び同期信号が、時間インターバルｔ７では再びハイビ ットが電圧レベルＶ２により指示される。時間インターバルｔ８での同期信号の 後、時間インターバルｔ９ではロービットが伝送線路１５に指示される。同じよ うに時間インターバルｔ１０では同期ビットが、時間インターバルｔ１１ではこ れに続くロービットが伝送される。この時点まで図２では、同期信号はそれぞれ 同じ長さの時間インターバルｔ４，ｔ６，ｔ８，ｔ１０により、ビット状態も同 じように同じ長さの時間インターバルｔ５，ｔ７，ｔ１１により表される。しか し同期が単純であるので、同期信号に対する時間インターバルまたは個々のデー タビットが所定の長さを有するように維持する必要はない。これは、伝送線路の 電圧レベルを十分に識別するのに必要な所定の最小長の場合と同じである。時間 インターバルｔ１２と時間インターバルｔ１３には例として、同期信号とロービ ット信号が示されている。これらは異なる時間インターバルｔ１２とｔ１３を有 している。つまりここに提案された本発明の伝送方法は、所定の信号レベルに対 して所定の長さを維持することを限定するものではない。 図１にはただ１つのデータ線路１５のみが示されている。このデータ線路は例 えばワイヤによって実現す ることができる。このワイヤは２つのデータステーション３１と３２を相互に接 続する。択一的に１つの伝送線路１５の代わりに、２つのデータ線路を設けるこ ともでき、これらデータ線路は差信号によって駆動される。この場合、図２の信 号は伝送線路上で絶対電圧レベルに意味があるのではなく、両方のデータ線路に 印加される電圧レベルの差に意味が存する。電圧レベルの代わりに、１つまたは ２つのデータ線路を用いることができ、このデータ線路に電流が流れる。さらに 光導波ファイバも伝送線路として適する。この場合、信号の意味は異なる光強度 に存することができる。 第１のデータステーション３１に対してはこれがマイクロプロセッサ３３を有 し、第２のデータステーションに対してはこれが論理回路３５を有するように構 成されている。本発明の方法は、関与するデータステーションの１つが“インテ リジェント”型に構成されており、他方のデータステーションが比較的簡単に構 成されている場合に、データ伝送を行うのに非常に有利である。インテリジェン ト型データステーション３１は従ってマイクロプロセッサ３３を有し、このマイ クロプロセッサは多数の複雑なタスクを処理することができる。さらにマイクロ プロセッサ３３は内部時計（クロック）を有し、これにより同期信号を形成する ための内部クロック信号を得ることができる。この同期信号は伝送線路１５によ り伝送され、データを処理 するための尺度として簡単に構成された第２のデータステーション３２で用いら れる。第２のデータステーション３２は例えばただ１つの論理回路３５を有し、 この論理回路は同期信号によってクロック制御される。この種の論理回路に対す る簡単な異例が図４に示されている。さらにデータステーション３１を論理回路 として構成することも可能であり、この論理回路は同期信号に対するソースを有 する。このステーションは例えば時間インターバルで情報をデータステーション ３２に送信する。さらにデータステーションはマイクロプロセッサを有すること ができ、このマイクロプロセッサは伝送すべきデータをパラレル線路によって論 理回路に出力する。次に論理回路は本来のデータ線路１５を介した伝送を行う。 図１には、第１のデータステーション３１と第２のデータステーション３２と の間のデータ交換が示されている。しかし本発明の方法は同様に、複数のデータ ステーションが関与し、少なくとも１つのデータステーションが同期信号を形成 することのできる場合にも良好に適用される。伝送されるデータはこの場合アド レスを有し、このアドレスによってどのステーションに対してそれぞれのデータ が定められているかが明確にされる。 図３にはインターフェース２と３の具体的構成が示されている。インターフェ ース２では伝送線路１５が 、抵抗５と６からなる分圧器のノード４と接続されている。ノード４は抵抗５と スイッチ１５を介して供給電圧ＶＣＣと接続されている。さらにノード４は抵抗 ６を介してトランジスタ７のコレクタと接続されており、このトランジスタのエ ミッタはアースと接続されている。トランジスタ７のベースは線路OUT-DATAに接 続されており、この線路はここに図示しないマイクロプロセッサ３３と接続され ている。さらにインターフェース２では伝送線路１５がトランジスタ８のコレク タと接続されており、このトランジスタのエミッタはアースと接続されている。 トランジスタ８のベース端子は線路OUT-CLKと接続されており、この線路は図示 しないマイクロプロセッサ３３と接続されている。さらにインターフェース２で は、伝送線路１５がコンパレータ９の一方の入力側と接続されており、このコン パレータは比較電圧Ｖに対する他方の入力側を有している。コンパレータ９は１ つの出力側IN-OUTを有し、この出力側はマイクロプロセッサ３３と接続されてい る。 インターフェース３では伝送線路１５がコンパレータ１０およびコンパレータ １１の入力側とそれぞれ接続されている。これらコンパレータ１０，１１の各々 は、さらに比較電圧Ｖに対する別の入力側を有する。コンパレータ１０は出力側 IN-OUTを有し、この出力側は図示しない論理回路と接続されている。コンパレー タ１１は出力側IN-CLKを有し、この出力側も同じように論理回路と接続されてい る。さらにインターフェース３では伝送線路１５が抵抗１２を介してトランジス タ１３のコレクタと接続されている。このトランジスタ１３のエミッタはアース と接続されている。トランジスタ１３のベースは線路OUT-DATAを介して論理回路 ３５と接続されている。 インターフェース２のスイッチ１５が閉じられているとき、伝送線路１５は抵 抗５を介して電位ＶＣＣと接続され、これにより静止電位Ｖ２が伝送線路に生成 される。線路OUT-DATAに信号が印加されると、トランジスタ７は導通切り替えさ れ、伝送線路１５は抵抗５と６からなる分圧器によって電位Ｖ１に引き下げられ る。線路OUT-CLKに信号が印加されると、抵抗８が導通に切り替えられ、伝送線 路１５は低抵抗でアースと接続される。これによって伝送線路には電位Ｖ０が生 成される。従ってインターフェース２は、マイクロプロセッサ３３の制御信号に 依存して伝送線路１５に３つすべての電圧レベルＶ２，Ｖ１およびＶ０を実現す るための手段すべてを有する。 インターフェース３では、コンパレータ１０に対して比較電圧Ｖが選択され、 伝送線路１５が値Ｖ２にあるときコンパレータの出力側IN-DATAには例えばハイ レベルの信号が印加される。さらに比較電圧Ｖは、伝送線路１５が電圧レベルＶ １にあるとき、出力側IN-D ATAに信号が印加されないか、またはロー信号が印加されるように選択されてい る。典型的にはこのために比較電圧は、Ｖ１とＶ２の間にあるように選択されて いる。コンパレータ１１は比較電圧Ｖを有し、この比較電圧は第３の状態、すな わち電圧レベルＶ０を確実に識別することができるように選択されている。この ために比較電圧はＶ０とＶ１の間にある。従ってインターフェース３は、第１， 第２および第３の電圧レベルを伝送線路１５上で区別するための手段を有し、以 降は伝送線路の信号を論理回路３５に対して使用することができる。ここではイ ンターフェース２により伝送線路１５に形成される同期信号に基づいて、インタ ーフェース３でクロック信号が線路IN-CLKに生成され、これによってクロック信 号は論理回路３５に供給される。インターフェース２の制御はマイクロプロセッ サ３３により行われる。この制御は、各ハイビットまたは各ロービットの出力前 に同期信号を出力するようにして行われる。この同期信号は第２のインターフェ ース、およびこれと接続された論理回路３５に対して同期信号を表し、この同期 信号によってビットレベルの処理がインターフェース２および論理回路３５でク ロック制御される。さらに図３にはデータをインターフェース３からインターフ ェース２へ逆伝送することのできる手段が示されている。このためにインターフ ェース３はトランジスタ１３を有し、このトランジスタ は論理回路３５の線路OUT-DATAに接続されている。インターフェース２の抵抗５ と共に分圧器を形成する抵抗１２を介して、伝送線路１５には選択的に電位Ｖ２ またはＶ１を印加することができる。インターフェース２のコンパレータ９は相 応の比較電位Ｖと接続されている。この比較電位により、伝送線路１５上の電圧 状態Ｖ２とＶ１を区別することができる。しかしその際に、インターフェース３ は、電圧レベルＶ０を有する第３の状態を伝送線路１５上に実現するための手段 を有していないことに注意しなければならない。インターフェース２だけがその ための所属の手段を有する。従ってインターフェース３からインターフェース２ へのデータ伝送が計画されるならば、クロック信号は以前と同じようにインター フェース２により生成される。このためにインターフェース２は同期信号を伝送 線路１５に出力する。このことはインターフェース２がトランジスタ８を介して アースと接続されることによって行われる。トランジスタ８が阻止されると、イ ンターフェース３のトランジスタ１３のスイッチング状態に依存して、相応の電 圧レベルＶ２またはＶ１が伝送線路１５に生成される。 スイッチ１５はまた、データステーション３２を電流消費の小さい“スタンバ イ”状態から動作状態にもたらすために使用することができる。このために伝送 線路ないしはデータ線路１５はさらに、“スタンバイ ”状態においてデータ線路１５に電圧レベルＶの印加されるのを識別する構成素 子と接続されることとなる。発電機に対する制御器の場合は、スイッチ１６は点 火スイッチと接続されることとなる。 複数のインターフェースが伝送線路１５に接続されている場合は、各時点でた だ１つのステーションのみが同期信号を伝送線路１５上に形成できるよう装置全 体を構成する。この装置においてとくに有利なことは、同期信号を形成するステ ーションのみが所定のインテリジェントと、同期信号を形成するための手段とを 有しなければならないことである。その他のステーションはとりわけ簡単に構成 することができ、このステーションにクロック信号を形成するための発振回路を 設ける必要はない。さらにこのステーションは簡単な論理回路の形態で実現する ことができる。 図４には、論理回路３５に対する簡単な実施例が示されている。この実施例は 、自動車で使用される発電機に対する制御器に係るものである。この種の制御器 においては、機関制御部が発電機制御器に信号を伝送することができ、この信号 により発電機制御器の制御電圧が調整されることが所望される。従って、伝送線 路によってアナログ信号を制御器に伝送することができる。このアナログ信号は 電圧に相当する。自動車では多数の障害電圧が発生するから、この種のアナログ 信号を直接伝送することは不可能である。なぜなら、 線路上の電圧レベルは障害のために変化することがあるからである。しかし制御 器は、ビットの形態で伝送される電圧信号だけを理解すれば良いから、その他の 点では比較的簡単に構成することができる。この種の制御器はインターフェース ３に後置され、図４に示されている。この制御器はシフトレジスタ４１を有し、 シフトレジスタのデータ入力側はインターフェース３のIN-DATA線路と接続され ている。さらにシフトレジスタ４１はクロック入力側４６を有し、この入力側は 遅延部４５と接続されている。この種の遅延部は任意の構成部とすることができ 、これによって信号が短時間遅延される。このことが必要なのは、シフトレジス タ４１のデータ入力側でＶ０からビットレベルＶ１またはＶ２へ移行してから初 めて一義的な信号レベルを調整しなければならないからである。伝送線路１５を 介して信号レベルのシーケンスが送信された場合（これは図２に示されている） 、シフトレジスタ４１へは値１１０００が書き込まれる。次にこの値はシフトレ ジスタ４１のパラレル出力線路４２に印加され、デジタル／アナログ変換器４３ に対する入力値として用いられる。パラレル線路４２に印加されるビットに依存 して、出力値、例えばアナログ出力電圧がデジタル／アナログ変換器の出力線路 ４４に出力される。この種の電圧値は発電機制御器の切換レベルを表す。 さらにシフトレジスタ４１はリセット入力側４８を 有し、このリセット入力側によりシフトレジスタ４１の内容を所定の初期値にセ ットすることができる。リセット入力側４８はリセット構成部４７と接続されて おり、この構成部はIN-DATA線路およびIN-CLK線路と接続されている。リセット 構成部４７は、電圧変化がIN-DATA線路で生じたか否かを識別し、その際に前も ってIN-CLK線路の信号を印加しておく必要はない。電圧変化が生じればリセット 信号が形成され、この信号によってシフトレジスタ４１が初期値にセットされる 。この種の信号は図２の時間インターバルｔ２で、データ伝送の開始をシグナリ ングするために使用される。シフトレジスタ４１はこれにより常に所定の初期値 から出発してロードされる。 図４からわかるように、受信側では簡単な論理スイッチ回路を使用することが できる。このスイッチ回路はデジタルで伝送線路１５を介して伝送されたデータ 語を評価する。データ伝送を行うためのインテリジェントは実質的にステーショ ンにのみ存在していれば良く、このステーションは同期信号も使用する。従って 本発明の装置は、１つのインテリジェント型メインステーションが比較的簡単に 構成された１つまたは複数のステーションに応答する場合にとくに適する。 本発明のさらなる構成が図５から図９に示されている。ビット同期インターフ ェースによって、データ伝送方法が実現され、この方法では伝送すべき情報を２ つの異なる電圧レベルによって表すことができる。 ビット同期インターフェースは例えば自動車に使用することができる。その場 合は、電圧制御器と搭載電源、または電圧制御器とデジタル機関電子回路を有す る制御装置との間の接続がとくに適する。 図５はインターフェースの構造を示す。このインターフェースが基本的にすで に公知の車両搭載電源において図９の電圧制御器と共に使用されるならば、最適 のバッテリー充電状態を保証する電圧制御装置が構成され、充電収支が従来の装 置に対して改善される。多機能制御器の場合は、機関電子回路の制御装置へ最適 に接続することができ、その場合に付加コストのかかることがない。高速で確実 な制御が現場で、調整量の中央形成によって実行される。 個々の手段は表１から５に示された手段によって達成される。これらの手段は 図面および以降の説明と関連して理解すべきである。 図５には、電圧制御器５０とデジタル機関電子回路５１、例えば内燃機関の制 御装置またはその他の搭載電源制御装置またはその他の電子回路とのインターフ ェースが示されている。接続は単に線路５２を介してのみ行われ、この線路は制 御器の増幅器５３とデジタル機関電子回路の増幅器５４との間に接続されている 。２つの増幅器５３，５４の出力側には、信号DataINが発生する。制御器５０の ベースには信号DataOUTが供給される。このトランジスタのコレクタは線路５２ と、エミッタはアースと接続されている。デジタル機関電子回路ＤＭＥ５１には トランジスタ５６が設けられており、そのエミッタはアースと、コレクタは線路 ５２と接続されている。抵抗５７とスイッチ素子５８を介してトランジスタ５６ のコレクタにはバッテリー電圧ＵＢを印加することができる。トランジスタ５６ のベースには信号DataOUTが供給される。 図５に示された、制御器５０とＤＭＥ５１との間の インターフェースによって、本発明のデータ伝送およびデータ受信方法が実現さ れる。ビット情報の双方向ビット同期伝送は、情報ビットＳＹＮＣ、０および１ により実行される。３つの情報は、パルス／休止により符号化された個別の期間 によって区別される。信号経過が図７に示されている。この情報が線路５２を介 して出力されると、所望のデータが伝送される。同期のために、マスタから連続 的にＳＹＮＣ情報が送信され、ｎビットの伝送通知の間だけ０情報または１情報 がマスタからまたはマスタへ伝送される。すなわちＳＹＮＣ−パルス−伝送通知 −ＳＹＮＣ−パルスのシーケンスが伝送される。図６には伝送プロトコルが示さ れている。この伝送プロトコルは伝送される信号の時間経過を示す。ＤＩＲによ りデータ方向に対するビットが示され、マスタ（ＤＭＥ）５１からスレーブ（制 御器）へ、またはスレーブ（制御器）からマスタ（ＤＭＥ）へ送信される。ＡＤ ＤＲＥＳＳによりビットが示されており、これには次のことが当てはまる。すな わちマスタ（ＤＭＥ）から送信される場合は受信器のアドレスが示され、スレー ブ（制御器）から送信される場合はこの信号部分はスレーブのアドレスを示す。 ＣＯＭＭＡＮＤにより、命令またはレジスタインデックスが表される。ＤＡＴ Ａの下に送信データまたは受信データが出力される。Ｐは送信器のパリティを表 し、ＡＣＫＮは受信器の受領を表す。 図６と図７に示された、ビット情報の双方向ビット同期伝送では２つの電圧レ ベルによってのみ処理され、異なる情報は異なるパルス休止比と結び付いている から、すべての電圧範囲を使用することができ、これにより最大のＳ／Ｎ比が達 成される。信号ＳＹＮＣは常にマスタから到来し、従って水晶なしのワンチップ 発振器を使用することができる。なぜなら同期手段が存在するからである。同期 はビット情報に基づいて行うことができる。すなわち、エラーおよびトレランス は個々のビットに対してだけ当てはまり、伝送語に加算されることはない。双方 向伝送はすでに説明したように、ＳＹＮＣ信号が０情報または１情報毎に単純に 遅延されることによって行われる。優先権を付与することも可能である。なぜな ら例えば１情報は０情報よりも長いからである。 基本機能の一覧、並びに存在する補助機能が図８に示されている。ここにはま ず２レベル信号がしめされており、さらパルス幅変調信号、ビット同期インター フェースおよびＣＡＮバスが示されている。ビット同期インターフェース並びに ＣＡＮバスは基本機能および補助機能に対して拡張されている。基本機能として 制御機能に対する特性曲線が示されている。補助機能は負荷−応答機能、ＤＦモ ニタであり、ＤＦモニタにより端子ＤＦに印加される信号が処理される。別の補 助機能はエラー表示であり、これにより本来の表示並 びに診断を行うことができる。その他の機能も可能である。 図９には、車両搭載電源に対する本発明のインターフェースないしは本発明の 方法の使用可能性が示されている。この車両搭載電源は公知のように３相発電機 ９０，接続端子Ｂ＋、ＤＦおよびＶを備えたブラシホルダ９１を有する。制御器 ９２は図５の制御器５０に相当する。この制御器は端子Ｄ−を有し、公知のよう に電力部９３と制御部９４を有する。制御器９２の制御部９４はインターフェー スＣＯＭを介してＤＭＥ９５と接続されている。ＤＭＥ９５は例えば図５のデジ タル機関電子回路５１に相当する。ＤＭＥ９５と制御器９２との間では制御信号 ＳＴと診断信号ＤＩが交換される。詳細には図示しないターボ監視ランプ９６の 接続によってエラー表示が可能である。搭載電源９７のうち単にバッテリー９８ ，負荷９９並びにスタータ１００だけが示されている。ここで負荷９９はスイッ チ素子１０１を介してバッテリー９８のプラス極と接続可能であり、スタータ１ ００はスイッチ１０２（点火スイッチＺＳ）を介して端子K1.15と接続可能であ る。この端子K1.15はスタータを介して端子K1.30に、さらにバッテリー９８につ ながっている。 発電機電流ＩＧは端子Ｂ＋を介して出力結合され、バッテリー９８のプラス端 子に導かれる。例えば６つのツェナーダイオードにより構成された整流器ブリッ ジ１０４の出力側にはさらにコンデンサ１０５が接続されている。３相発電機９ ０のうち界磁巻線１０６と固定巻線１０７，１０８，１０９だけが示されている 。 制御装置ＤＭＥ９５と電圧制御器９２ないしはその制御部９４との間で本発明 のデータ伝送を行うことができ、データ伝送は双方向に行うことができる。制御 装置９５には電圧制御器からの情報を供給することができ、制御装置９５は所望 の制御機能、例えば図８に示された基本機能ないしは補助機能を実行することが できる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＵＳ (72)発明者 トーマス コス ドイツ連邦共和国 72760 ロイトリンゲ ン ネルトリンガー シュトラーセ 179 (72)発明者 ロタール ヤコビ ドイツ連邦共和国 72574 バート ウー ラッハ ヘルマン−ヘッセ−シュトラーセ ７ (72)発明者 ギュンター ナスヴェッター ドイツ連邦共和国 72810 ゴーマリンゲ ン ウーラントシュトラーセ 20 (72)発明者 ヘルムート ズュルツレ ドイツ連邦共和国 71691 フライベルク シュペアリングヴェーク １

Claims (1)

1. 【特許請求の範囲】 １． データを伝送線路（１５）を介して伝送する方法であって、 伝送線路上で第１または第２の相互に区別可能な状態のシーケンスを伝送す ることによって前記伝送を行い、 前記シーケンスはハイビットまたはロービットを表す形式の方法において、 第３の状態が伝送線路（１５）上で形成可能であり、 該第３の状態は最初の２つの状態から区別可能であり、 第３の状態を同期信号として使用する、 ことを特徴とする伝送方法。 ２． データを第１の装置から伝送する方法であって、 該第１の装置は、第２の装置と接続された伝送線路と少なくとも接続されて おり、 第１または第２の相互に区別可能な状態のシーケンスが伝送線路で形成され る方法において、 前記２つの状態によって同期パルスと２つの情報パルスを形成し、 パルスの持続時間を相互に異なるようにする、 ことを特徴とする伝送方法。 ３．同期信号を、伝送線路を所定の最小時間の間、第３の状態にもたらすことに よって形成する、請求項１記載の方法。 ４． データ線路を所定の最小時間の間、第１または第２の状態にもたらし、ハ イビットまたはロービットを指示し、 各ハイビットまたは各ロービットの前に同期信号を伝送する、請求項３記載 の方法。 ５． 伝送線路は静止状態を有し、 当該静止状態では伝送線路は３つの状態のうちの１つに保持され、 データ伝送の開始を、データ線路が静止状態以外の別の状態にもたらされる ことによって指示する、請求項１から４までのいずれか１項記載の方法。 ６． ３つの異なる状態を、電気線路に異なる電圧レベルを形成することによっ て実現する、請求項１から５までのいずれか１項記載の方法。 ７． 第１の装置はマイクロプロセッサ、例えば自動車の制御装置を有し、 第２の装置は自動車の電圧制御器を有する、請求項２記載の方法。 ８． 複数の受信器が備えられており、伝送プロトコルが形成される、請求項２ または７記載の方法。 ９． データを送信するためのインターフェースであって、 該インターフェースは伝送線路と接続されており、かつ第１の手段を有し、 第１または第２の相互に区別可能な状態のシーケンスが伝送線路に形成され 、 前記状態によってハイビットまたはロービットが表される形式のインターフ ェースにおいて、 第２の手段が設けられており、 該第２の手段により同期信号が伝送線路上で第３の状態に変換され、 該第３の状態は第１および第２の状態から区別することができる、 ことを特徴とするインターフェース。 １０． ３つの異なる状態は、電気線路上の電圧レベルによって実現される、請 求項９記載のインターフェース。 １１． 第１の手段は、第１の抵抗（５）と第２の抵抗（６）を備えた分圧器を 有し、 第１の抵抗（５）は第１の電圧（ＶＣＣ）とノードとの間に配置されており 、 第２の抵抗はノードとスイッチとの間に配置されており、 該スイッチは第２の抵抗（６）と第２の電圧（アース）との間に配置されて おり、 該スイッチは選択的にハイビットまたはロービットを出力するように切り替 えられ、 伝送線路（１５）はノード（４）と接続されている、請求項１０記載のイン ターフェース。 １２． 第２の手段はスイッチを有し、 該スイッチにより伝送線路は第１または第２の電圧と接続され、 該スイッチは同期信号に依存して切り替えられる、請求項１１記載のインタ ーフェース。 １３． データ線路（OUT-DATA）および同期線路（OUT-CLK）がスイッチの制御 のために設けられており、 データ線路（OUT-DATA）および同期線路（OUT-CLK）はマイクロプロセッサ 、例えば機関制御装置のマイクロプロセッサと接続されている、請求項１０から １２までのいずれか１項記載のインターフェース。 １４． データを受信するためのインターフェースであって、 該インターフェースは伝送線路と接続されており、かつ第３の手段を有し、 第１または第２の相互に区別可能な状態が伝送線路（１５）上で識別され、 前記状態はハイビットまたはロービットを表す形式のインターフェースにお いて、 第４の手段が、伝送線路（１５）上で第３の状態を識別するために設けられ ており、 該第３の状態は第１よび第２の状態から区別さ れ、そこから同期信号が形成される、 ことを特徴とするインターフェース。 １５． ３つの状態は相互に区別可能な電圧レベルにより実現される、請求項１ ４記載のインターフェース。 １６． 第３の手段と第４の手段とはそれぞれ１つのコンパレータを有し、 当該コンパレータのそれぞれの第１の端子は伝送線路と、それぞれの第２の 端子は比較電圧と接続されている、請求項１５記載のインターフェース。 １７． コンパレータはデータ線路（IN-DATA）および同期線路（IN-CLK）と接 続されており、 それらの線路によりデータと同期信号が受信器、例えば発電機に対する制御 器に伝送される、請求項１４から１６までのいずれか１項記載のインターフェー ス。 １８． 第５の手段（１２，１３）が設けられており、 伝送線路（１５）に第１または第２の状態が形成され、これによりハイビッ トまたはロービットが送信され、 前記手段は同期信号の受信に続いてのみ操作される、請求項１４から１７ま でのいずれか１項記載のインターフェース。 １９． データを送信するためのインターフェースで あって、 該インターフェースは、第１または第２の相互に区別可能な状態のシーケン スを伝送線路に形成するための手段を有する形式のインターフェースにおいて、 前記状態は、同期パルスと２つの情報パルスが発生するように形成されてお り、 前記パルスの持続時間は相互に異なる、 ことを特徴とするインターフェース。