JPH1153257A - メモリ制御装置およびメモリ制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 異なるメモリへのメモリアクセス要求開始ま
でに要する時間を短縮して、メモリアクセス全体の処理
効率を格段に向上することである。 【解決手段】 アービタ１０１により調停されて処理中
のメモリ要求先と次に処理すべきメモリ要求先が同一バ
ンクか異なるバンクかをＲＡＳエリア判別コンパレータ
１０３が判別し、該判別結果に従ってアービタ１０１か
らの各メモリ要求を有効とするメモリバス占有切り換え
タイミングをメモリコントローラ１０２が可変する構成
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリアク
セス要求チャンネルを備え、各メモリアクセス要求を調
停しながらバンクメモリに対するメモリアクセスを制御
するメモリ制御装置およびメモリ制御方法およびコンピ
ュータが読み出し可能なプログラムを格納した記憶媒体
に関するものである。

【０００２】

【従来の技術】従来、ＤＲＡＭ等で構成される複数のメ
モリからなるバンクメモリに対して複数のアクセス要求
を調停制御するメモリ制御装置では、それぞれのデバイ
スから要求があれば、その要求先のメモリのストローブ
信号（ＲＡＳ）により分別されるバンクが同一であって
も異なっていても、一義的なシーケンスでアクセス動作
を行うように構成されていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例では、同一バンクをアクセスする際にはストローブ
信号ＲＡＳを一担“Ｈ”レベルにプリチャージして、次
に再度“Ｌ”レベルにしてアクセスを開始するというＲ
ＡＳプリチャージに関するメモリアクセス規定を遵守す
るために、複数のデバイスからの要求が競合した際に、
現在処理しているチャンネルのメモリ要求先と、次に処
理するチャンネルのメモリ要求先が異なるバンクに属し
ていても、すなわち異なるＲＡＳ信号で制御されていて
も、本来必要ないはずのＲＡＳプリチャージ時間をとっ
てしまうため、不必要なロックサイクルが発生して、ト
ータルのメモリアクセス処理効率が低下してしまうとい
う問題点があった。

【０００４】特に上記問題は、システムクロックの動作
周波数が高くなればなるほど、システムロックに対する
メモリの規定の比重が大きくなり、不必要なクロックサ
イクルが増えてしまい、トータルのメモリアクセス処理
効率がさらに低下してしまうのでその改善が切望されて
いる。

【０００５】本発明は、上記の問題点を解消するために
なされたもので、本発明の目的は、競合するメモリアク
セス要求を調停する際に、連続するメモリアクセス先が
同一かどうかを判定してメモリアクセスシーケンスを可
変することにより、異なるメモリへのメモリアクセス要
求開始までに要する時間を短縮して、メモリアクセス全
体の処理効率を格段に向上できるメモリ制御装置および
メモリ制御方法およびコンピュータが読み出し可能なプ
ログラムを格納した記憶媒体を提供することである。

【０００６】

【課題を解決するための手段】本発明に係る第１の発明
は、各メモリに対する複数のアクセス要求を設定される
優先順位に基づいて調停する調停手段と、前記調停手段
により調停されて処理中のメモリ要求先と次に処理すべ
きメモリ要求先が同一バンクか異なるバンクかを判別す
る判別手段と、前記判別手段の判別結果に従って前記調
停手段からの各メモリ要求を有効とするメモリバス占有
切り換えタイミングを可変する制御手段とを有するもの
である。

【０００７】本発明に係る第２の発明は、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停する調停手段と、前記調停手段により調停されて
処理中のメモリ要求先と次に処理すべきメモリ要求先が
同一バンクか異なるバンクかを判別する判別手段と、前
記判別手段の判別結果に従って前記調停手段からの各メ
モリ要求をクリアするメモリバス占有切り換えタイミン
グを可変する制御手段とを有するものである。

【０００８】本発明に係る第３の発明は、前記調停手段
は、前記判別手段が次に処理すべきメモリ要求先が同一
バンクであると判定した場合には、メモリバス占有切り
換えタイミングを所定時間遅めるものである。

【０００９】本発明に係る第４の発明は、前記調停手段
は、前記判別手段が次に処理すべきメモリ要求先が異な
るバンクであると判定した場合には、メモリバス占有切
り換えタイミングを所定時間早めるものである。

【００１０】本発明に係る第５の発明は、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停するメモリ制御方法であって、調停されて処理中
のメモリ要求先と次に処理すべきメモリ要求先が同一バ
ンクか異なるバンクかを判別する判別工程と、該判別結
果に基づいて各メモリ要求を有効とするメモリバス占有
切り換えタイミングを可変する可変工程とを有するもの
である。

【００１１】本発明に係る第６の発明は、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停するメモリ制御方法であって、調停されて処理中
のメモリ要求先と次に処理すべきメモリ要求先が同一バ
ンクか異なるバンクかを判別する判別工程と、該判別結
果に基づいて各メモリ要求をクリアするメモリバス占有
切り換えタイミングを可変する可変工程とを有するもの
である。

【００１２】本発明に係る第７の発明は、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停するコンピュータが読み出し可能なプログラムを
格納した記憶媒体であって、調停されて処理中のメモリ
要求先と次に処理すべきメモリ要求先が同一バンクか異
なるバンクかを判別する判別工程と、該判別結果に基づ
いて各メモリ要求を有効とするメモリバス占有切り換え
タイミングを可変する可変工程とを含むコンピュータが
読み出し可能なプログラムを記憶媒体に格納したもので
ある。

【００１３】本発明に係る第８の発明は、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停するコンピュータが読み出し可能なプログラムを
格納した記憶媒体であって、調停されて処理中のメモリ
要求先と次に処理すべきメモリ要求先が同一バンクか異
なるバンクかを判別する判別工程と、該判別結果に基づ
いて各メモリ要求をクリアするメモリバス占有切り換え
タイミングを可変する可変工程とを含むコンピュータが
読み出し可能なプログラムを記憶媒体に格納したもので
ある。

【００１４】

【発明の実施の形態】

〔第１実施形態〕図１は、本発明の第１実施形態を示す
メモリ制御装置の構成を説明するブロック図である。

【００１５】図において、１０１はアービタで、複数チ
ャンネルからリクエストを決められた優先順位に基づい
て調停し、高い優先順位のリクエストのみ出力し、それ
以外にはマスクをかける処理を行う。１０２はメモリコ
ントローラで、バスの専有権を有効にする信号から、要
求先のメモリ及びＲＡＳエリア判別コンパレータ１０３
に対して制御信号を出力する。

【００１６】１０３はＲＡＳエリア判別コンパレータ
で、現在アクセスしているメモリのバンクと次にアクセ
スするメモリのバンクが同一か否かを判断する。１０４
はバンクメモリ（メモリ０）で、ＲＡＳ信号により分別
される。１０５はバンクメモリ（メモリ１）で、それぞ
れがＲＡＳ信号により分別される。１０６はメモリデー
タバスで、装置内全てのメモリに対して読み出しデー
タ，書き込みデータが送出される。

【００１７】図２は、図１に示したアービタ１０１の構
成を説明する回路ブロック図であり、本実施形態では、
デバイスＡ〜Ｃからのメモリアクセスを調停する場合に
対応する。

【００１８】図において、３０１はセレクタで、入力
Ａ，Ｂのいずれかを選択して、イネーブル信号ＡＥＮを
メモリコントローラ１０２に出力する。３０４はＪＫフ
リップフロップ（ＪＫＦＦ）で、ＮＡＮＤゲート３１０
の出力をＩＮＶゲート３１３で反転した出力が入力Ｊに
入力される。ＮＡＮＤゲート３１０の出力はＮＡＮＤゲ
ート３１２を介して後段のＤフリップフロップ（ＤＦ／
Ｆ）３０７の入力Ｄに入力される。ＤＦ／Ｆ３０７の出
力ＱはＮＡＮＤゲート３１０にフィードバックされてい
る。３１４はＩＮＶゲートで、ＮＡＮＤゲート３１１の
出力を反転してセレクト信号ＡＳＥＬをＲＡＳエリア判
別コンパレータ１０３に出力する。３２８はＡＮＤゲー
トで、リセット信号ＲＳＴとクリア信号／ＡＣＬＲ（／
はアクティブローを示す）とのアンドをとり、その出力
をＪＦＦ３０４のリセット入力に出力する。

【００１９】３０２はセレクタで、入力Ａ，Ｂのいずれ
かを選択して、イネーブル信号ＢＥＮをメモリコントロ
ーラ１０２に出力する。３０５はＪＫフリップフロップ
（ＪＫＦＦ）で、ＮＡＮＤゲート３１５の出力をＩＮＶ
ゲート３１８で反転した出力が入力Ｊに入力される。Ｎ
ＡＮＤゲート３１７の出力は後段のＤフリップフロップ
（ＤＦ／Ｆ）３０８の入力Ｄに入力される。ＤＦ／Ｆ３
０８の出力ＱはＮＡＮＤゲート３１５にフィードバック
されている。３１９はＩＮＶゲートで、ＮＡＮＤゲート
３１６の出力を反転してセレクト信号ＢＳＥＬをＲＡＳ
エリア判別コンパレータ１０３に出力する。３２９はＡ
ＮＤゲートで、リセット信号／ＲＳＴとクリア信号／Ｂ
ＣＬＲとのアンドをとり、その出力をＪＦＦ３０５のリ
セット入力に出力する。

【００２０】３０３はセレクタで、入力Ａ，Ｂのいずれ
かを選択して、イネーブル信号ＣＥＮをメモリコントロ
ーラ１０２に出力する。３０６はＪＫフリップフロップ
（ＪＫＦＦ）で、一方にリクエスト信号ＣＲＥＱが入力
されるＮＡＮＤゲート３２１の出力をＩＮＶゲート３２
４で反転した出力が入力Ｊに入力される。ＮＡＮＤゲー
ト３２３の出力は後段のＤフリップフロップ（ＤＦ／
Ｆ）３０９の入力Ｄに入力される。ＤＦ／Ｆ３０９の出
力ＱはＮＡＮＤゲート３２１にフィードバックされてい
る。３２５はＩＮＶゲートで、一方にリクエスト信号Ｃ
ＲＥＱが入力されるＮＡＮＤゲート３２２の出力を反転
してセレクト信号ＣＳＥＬをＲＡＳエリア判別コンパレ
ータ１０３に出力する。３３０はＡＮＤゲートで、リセ
ット信号／ＲＳＴとクリア信号／ＣＣＬＲとのアンドを
とり、その出力をＪＦＦ３０６のリセット入力に出力す
る。

【００２１】３２０はＩＮＶゲートで、リクエスト信号
ＡＲＥＱを反転した出力をＮＡＮＤゲート３１６に入力
する。３２６はＮＯＲゲートで、リクエスト信号ＡＲＥ
Ｑとリクエスト信号ＢＲＥＱとのＮＯＲを取り、その出
力をＮＡＮＤゲート３２２に出力する。３２７はＮＯＲ
ゲートで、ＩＮＶゲート３１３，３１８，３２４の反転
出力のＮＯＲをとり、その出力をＮＡＮＤゲート３１
１，３１６，３２２にフィードバックする。

【００２２】図３は、図１に示したＲＡＳエリア判別コ
ンパレータ１０３の構成を説明するブロック図である。

【００２３】図において、４０１はコンパレータで、ア
ドレスデータが入力される入力Ａと入力Ｂとを比較し
て、ＲＡＳＣＭＰ信号を出力する。４０２はラッチで、
ＲＡＳＯＲ信号に基づいてメモリアドレスをラッチす
る。４０３はマルチプレクサで、アンドゲートＡＮＤ１
〜ＡＮＤ３とオアゲートＯＲとから構成され、アンドゲ
ートＡＮＤ１は、セレクタ信号ＡＳＥＬとアドレスＡＤ
ＭＡとのアンドをとり、アンドゲートＡＮＤ２は、セレ
クタ信号ＢＳＥＬとアドレスＡＤＭＢとのアンドをと
り、アンドゲートＡＮＤ３は、セレクタ信号ＣＳＥＬと
アドレスＣＤＭＣとのアンドをとり、それぞれのアンド
出力をオアゲートＯＲ介してアドレスデータとしてコン
パレータ４０１の入力Ｂに入力される。なお、コンパレ
ータ４ａにはインバータ４０４を介してシステムクロッ
クを反転したクロックが入力される。

【００２４】図４は、図１〜図３の各部の信号出力タイ
ミングを説明するタイミングチャートであり、図１と同
一のものには同一の符号を付してある。

【００２５】以下、図４に示すタイミングチャートを参
照しながら、本発明に係るメモリ制御装置の動作につい
て説明する。

【００２６】最初に、システムリセット解除後、優先順
位の低いデバイスＣからのリクエスト（信号ＣＲＥＱ）
がアービタ１０１に入力されると、その時点でデバイス
Ａ及びデバイスＢのリクエストは入力していないので、
ＮＡＮＤゲート３２２は“Ｌ”レベルとなり、次のシス
テムクロックｓｙｓｔｅｍｃｌｋの立上り、すなわち図
４に示したサイクル「１」の立上りで、ＤＦ／Ｆ３０９
の出力Ｑは“Ｈ”レベルとなり、セレクタ３０３のセレ
クタ入力ＳＬ（ＲＡＳＣＭＰ）は“Ｈ”レベルなのでイ
ネーブル信号ＣＥＮが“Ｈ”レベルとなる。

【００２７】このイネーブル信号ＣＥＮにより、メモリ
コントローラ１０２は、デバイスＣの要求するメモリへ
ストローブ信号ＲＡＳ０，ストローブ信号ＣＡＳ，アド
レス信号を規定のタイミングに基づき出力する。

【００２８】一方、アービタ１０１はＮＯＲゲート３２
７を“Ｌ”レベルにするので、その後入力されるデバイ
スＡ及びデバイスＢのリクエストにマスクをかける。

【００２９】そして、サイクルが「４」まで進んだ時点
で、メモリコントローラ１０２が信号ＣＲＥＱをクリア
するためのクリア信号ＣＣＬＲを出力すると、ＣＲＥＱ
信号は“Ｌ”レベルになり、ＮＯＲゲート３２７が
“Ｈ”レベルでデバイスＡ及びデバイスＢのリクエスト
のマスクが解除される。

【００３０】この時点でデバイスＢよりデバイスＡのリ
クエストの方が優先順位が高いので、ＮＡＮＤゲート３
１１，ＩＮＶゲート３１４を通して、セレクト信号ＡＳ
ＥＬを“Ｈ”レベルにする（アービタ１０１が最優先の
要求状態を仮決定する）。

【００３１】次に、マルチプレクサ４０３でセレクト信
号ＡＳＥＬのみ有効なので、コンパレータ４０１の入力
Ｂには、デバイスＡからのＡＤＭＡアドレスで、ＲＡＳ
エリアを判別するのに必要な上位数ビットが入力され
る。

【００３２】また、先にアクセスしていたデバイスＣの
リクエストに相当するストローブＲＡＳ０が、ラッチ４
０２の端子ＧＢに入力し、そのときのメモリアドレスの
うち、ＲＡＳエリアを判別するのに必要な上位数ビット
がストローブ信号ＲＡＳ０の立上りでラッチされ、コン
パレータ４０１の入力Ａに入る。

【００３３】そして、クリア信号ＣＣＬＲと同じタイミ
ングでイネーブル信号ＣＭＰＥＮが“Ｌ”レベルとなる
ので、コンパレータ４０１はサイクル「４」の立ち下が
りで入力Ａと入力Ｂとを比較する。

【００３４】ここで、仮決定しているデバイスＡの要求
するメモリはＲＡＳ１エリア、先にアクセスしていたデ
バイスＣの要求するメモリはＲＡＳ０エリアなので、先
のコンパレータ４０１の入力Ａと入力Ｂとは一致しなく
なり、よって、ＲＡＳエリア判別コンパレート信号（コ
ンパレート信号）ＲＡＳＣＭＰはサイクル「４」の立ち
下がりで“Ｈ”レベルになる。

【００３５】なお、イネーブル信号ＣＭＰＥＮは１サイ
クルしか“Ｌ”レベルを出力しないので、当然次のシス
テムクロックＳｙｓｔｅｍｃｌｋの立ち下がりでは、コ
ンペアすることはなく、次にイネーブル信号ＣＭＰＥＮ
が“Ｌ”レベルになるまでコンパレート信号ＲＡＳＣＭ
Ｐは保持される。

【００３６】このコンパレート信号ＲＡＳＣＭＰによ
り、セレクタ３０１のセレクタ端子ＳＬは“Ｈ”レベル
となるので、次のシステムクロックＳｙｓｔｅｍｃｌｋ
の立上り、すなわちサイクル「１」の立ち上がりでイネ
ーブルＡＥＮは“Ｈ”レベルとなる。

【００３７】ここから、同様にメモリコントローラ１０
２は、デバイスＡの要求するメモリへストローブ信号Ｒ
ＡＳ１，ストローブ信号ＣＡＳ，アドレス信号を規定の
タイミングに基づき出力する。

【００３８】そして、またサイクルが「４」まで進んだ
時点でメモリコントローラ１０２がクリア信号ＡＣＬＲ
を出力すると、リクエスト信号ＡＲＥＱが“Ｌ”レベル
になり、ＮＯＲゲート３２７が“Ｈ”レベルでマスクを
解除する。

【００３９】この時、アービタ１０１で待たされている
のはデバイスＢのリクエストのみなので、ＮＡＮＤゲー
ト３１６，ＩＮＶゲート３１９を通して、セレクト信号
ＢＳＥＬを“Ｈ”レベルにして要求を仮決定する。

【００４０】前回と同様に、コンパレータ４０１の入力
Ａ，入力Ｂに該当するアドレスデータを入力し、イネー
ブル信号ＣＭＰＥＮが“Ｌ”レベル中のシステムクロッ
クＳｙｓｔｅｍｃｌｋの立ち下がりで入力Ａ，入力Ｂを
比較する（図２に示したサイクル「４」の立ち下がりで
比較する）。

【００４１】今度は、仮決定しているデバイスＢの要求
するメモリはＲＡＳ０エリア、先頭にアクセスしていた
デバイスＡの要求するメモリもＲＡＳ０エリアというよ
うに同一バンクをアクセスするので、先のコンパレータ
４０１の入力Ａと入力Ｂとは一致する状態となる。

【００４２】よって、コンパレート信号ＲＡＳＣＭＰは
サイクル「４」の立ち下がりで“Ｌ”レベルとなる。

【００４３】このコンパレート信号ＲＡＳＣＭＰによ
り、セレクタ３０２のセレクタ端子ＳＬは“Ｌ”レベル
状態となるので、次のシステムクロックＳｙｓｔｅｍｃ
ｌｋの立ち上がり、すなわちサイクル「ｉ」の立ち上が
りで、セレクタ３０２の入力Ｂは“Ｈ”レベルになる
が、これは選択されず、ＪＫＦ／Ｆ３０５でサンプリン
グされるタイミング、すなわちサイクル「１」の立ち上
がりで“Ｈ”レベルとなるセレクタ３０２の入力Ａが、
イネーブル信号ＢＥＮとしてメモリコントローラ１０２
に出力される。

【００４４】そして、同様にメモリコントローラ１０２
がデバイスＢの要求するメモリへストローブ信号ＲＡＳ
１、ストローブ信号ＣＲＳ信号，アドレス信号，クリア
信号ＢＣＬＲを規定のタイミングに基づき出力する。

【００４５】この時、クリア信号ＢＣＬＲによりリクエ
スト信号ＢＲＥＱ信号を“Ｌ”レベルとする一方、ＡＮ
Ｄゲート３２９の出力も“Ｌ”レベルとなるのでＪＫＦ
／Ｆ３０５にリセットがかかり、セレクタ３０２でみる
と、入力Ａ，入力Ｂが共に同じタイミングで“Ｌ”レベ
ルとなるので、イネーブル信号ＢＥＮが“Ｌ”レベルに
なるタイミングはセレクタ３０２のセレクタ端子ＳＬの
レベルにかかわらず同じになる。

【００４６】なお、本実施形態においては、ＲＡＳプリ
チャージ時間を制御しているが、同時にメモリスペック
としてＲＡＳに対してのメモリアドレス（ロウアドレ
ス）のセットアップ時間もメモリコントローラ１０２に
より制御している事は言うまでもない。

【００４７】以上述べたように、本実施形態によれば、
複数チャンネルからのメモリリクエストが競合した際、
現在処理しているリクエストのメモリ要求先と、アービ
タ１０１で待たされている、それより優先順の低リクエ
ストの中で、最も優先順位が高いと仮決定されたリクエ
ストのメモリ要求先が、同じバンクか異なるバンクかを
判断し、それによりＲＡＳプリチャージを考慮したサイ
クルか、そうでないサイクルかを選択して、仮決定され
たリクエストが実際にデバイスを専有するためのイネー
ブル信号を「真」にするタイミングを可変にすること
で、ＲＡＳプリチャージを考慮しない、すなわち別バン
クをアクセスしていると判断したときには、余分なロッ
クサイクルを挿入しないようにして次のアクセスを早く
し、複数チャンネルの処理効率を上げることができる。

【００４８】以下、本実施形態の特徴的構成について図
１〜図３等を参照して説明する。

【００４９】上記のように構成されたメモリ制御装置に
おいて、各メモリ１０４，１０５に対する複数のアクセ
ス要求（本実施形態では、アクセス要求チャネルがＡ〜
Ｃの３つの場合を示す）を設定される優先順位に基づい
て調停する調停手段（アービタ１０１）と、前記調停手
段により調停されて処理中のメモリ要求先と次に処理す
べきメモリ要求先が同一バンクか異なるバンクかを判別
する判別手段（ＲＡＳエリア判別コンパレータ１０３）
と、前記判別手段の判別結果に従って前記調停手段から
の各メモリ要求を有効とするメモリバス占有切り換えタ
イミングを可変する制御手段（メモリコントローラ１０
２）とを有するので、各メモリに対する複数のアクセス
要求が競合する場合でも、メモリバス占有切り換えシー
ケンスが切り換え可能となり、メモリアクセス処理効率
を格段に向上できる。

【００５０】また、各メモリに対する複数のアクセス要
求（本実施形態では、アクセス要求チャネルがＡ〜Ｃの
３つの場合を示す）を設定される優先順位に基づいて調
停する調停手段（アービタ１０１）と、前記調停手段に
より調停されて処理中のメモリ要求先と次に処理すべき
メモリ要求先が同一バンクか異なるバンクかを判別する
判別手段（ＲＡＳエリア判別コンパレータ１０３）と、
前記判別手段の判別結果に従って前記調停手段からの各
メモリ要求をクリアするメモリバス占有切り換えタイミ
ングを可変する制御手段（メモリコントローラ１０２）
とを有するので、メモリバス占有切り換えシーケンスが
切り換え可能となり、メモリアクセス処理効率を格段に
向上できる。

【００５１】さらに、アービタ１０１は、ＲＡＳエリア
判別コンパレータ１０３が次に処理すべきメモリ要求先
が同一バンクであると判定した場合（コンパレート信号
／ＣＭＰＥＮが「Ｌ」レベル状態時）には、メモリバス
占有切り換えタイミングを所定時間遅める（図４参照）
ので、競合する同一メモリに対する異なるメモリアクセ
ス要求に必要なロックサイクルを挿入することができ、
メモリに対するプリンタチャージタイムを確保すること
ができる。

【００５２】また、アービタ１０１は、ＲＡＳエリア判
別コンパレータ１０３が次に処理すべきメモリ要求先が
異なるバンクであると判定した場合には、メモリバス占
有切り換えタイミングを所定時間早める（コンパレート
信号／ＣＭＰＥＮが「Ｈ」レベル状態時）ので、競合す
る異なるメモリに対するメモリアクセス要求に必要なロ
ックサイクルを不要にして次のメモリアクセスを最適な
タイミングで開始でき、従来に比べてアクセス開始まで
に要する時間を短縮できる。

【００５３】図５，図６は、本発明に係るメモリ制御装
置のデータ処理手順の一例を示すフローチャートであ
る。なお、（１）〜（１１）は各ステップを示す。

【００５４】先ず、ＤＭＡ要因がデバイスｘ（ｘ＝Ａ，
Ｂ，Ｃ）のリクエスト信号ｘＲＥＱ（ｘ＝Ａ，Ｂ，Ｃ）
がアービタ１０１に入力されると（１）、メモリバスを
イネーブル信号の立ち上がりで占有する（２）。

【００５５】次いで、メモリコントローラ１０２が該当
するストローブ信号ＲＡＳ，ＣＡＳ，メモリアドレスを
規定されているタイミングで出力する（３）。そして、
メモリコントローラ１０２がデバイスｘのリクエスト信
号をクリアする信号を出力する（４）。次に、デバイス
ｘのリクエスト信号ｘＲＥＱが“Ｌ”レベル状態とな
り、アービタ１０１が待たされている他のリクエスト信
号ｘＲＥＱのマスク状態を解除し、その中で最優先のセ
レクト信号ｘＳＥＬを出力する（５）。

【００５６】次に、該最優先のセレクト信号ｘＳＥＬに
よりマルチプレクサ４０３が動作して、コンパレータ４
０１の入力Ｂに当該のＤＭＡアドレスを入れ、一方、先
のリクエスト信号ｘＲＥＱに対応するストローブ信号Ｒ
ＡＳでメモリアドレスをラッチしたものがコンパレータ
４０１の入力Ａに入力される（６）。

【００５７】次いで、コンパレータ４０１は、クリア信
号が“Ｌ”レベル状態となるタイミングでコンパレート
信号ＣＭＰＥＮが“Ｌ”レベル状態となるので、その時
のシステムクロックＳｙｓｔｅｍｃｌｋの立ち下がりで
入力Ａ，入力Ｂを比較して両者が一致するかどうかを判
定し（７）、一致する場合には、先のリクエスト信号と
後のリクエスト信号が同じバンクのＲＡＭをアクセスし
ているので、ストローブ信号ＲＡＳのプリンタチャージ
が規定時間必要と判定し（８）、ストローブ信号ＲＡＳ
ＣＭＰが“Ｌ”レベル状態となり、最優先のリクエスト
信号にバスの占有権を譲渡する前にアイドルサイクルを
１サイクル不可するように、セレクタを切り換え
（９）、ステップ（３）に戻り、同様の処理を繰り返
す。

【００５８】一方、ステップ（７）で、コンパレータ４
０１の入力Ａ，入力Ｂとが一致しない場合には、ＳＣＭ
Ｐが“Ｈ”レベル状態となり、先のリクエスト信号ＲＥ
Ｑと次のリクエスト信号ＲＥＱが互いに別々のバンクの
ＲＡＭをアクセスしているので、ストローブ信号ＲＡＳ
のプリンタチャージが不要と判定し（１０）、次のシス
テムクロックＳｙｓｔｅｍｃｌｋの立ち上がりで待たさ
れている最優先のリクエスト信号ＲＥＱにバスの占有権
を譲渡するようにセレクタを切り換え（１１）、ステッ
プ（３）に戻り、同様の処理を繰り返す。

【００５９】〔第２実施形態〕上記第１実施形態では異
なるバンクのメモリをアクセスするときに、アービタ１
０１で待たされているリクエストに対して実際にバスを
専有するイネーブル信号を「真」にするタイミングを可
変する場合について説明したが、メモリコントローラ１
０２の出力するリクエストクリア信号のタイミングを可
変にすることで、当該のリクエストがバスを専有するロ
ックサイクル数を変える構成としてもよい。以下、その
実施形態について図７を参照して説明する。

【００６０】なお、本実施形態においては、ＲＡＳエリ
ア判別コンパレータ１０３の仕様を全く変えないで、ア
ービタ１０１及びメモリコントローラ１０２の仕様を、
図６に示すタイミングチャートに基づいて変更するだけ
で実現可能となる。

【００６１】図７は、本発明の第２実施形態を示すメモ
リ制御装置の動作を説明するタイミングチャートであ
り、図４と同一のものには同一の符号を付してある。

【００６２】最初に、システムリセット解除後、優先順
位の低いデバイスＣからのリクエストがアービタ１０１
に入力すると、図７に示したサイクル「１」の立ち上が
りでイネーブル信号ＣＥＮが“Ｈ”レベル状態になる。
そして、メモリコントローラ１０２が規定のタイミング
でメモリに信号を出力するところまでは、第１実施形態
と全く同じであるが、サイクル「３」の時点でメモリコ
ントローラ１０２はコンパレート信号ＣＭＰＥＮを
“Ｌ”レベル状態にして、ＲＡＳエリア判別コンパレー
タ１０３にイネーブル信号を入力する。よって、入力
Ａ，入力Ｂのコンペアタイミングは、サイクル「３」の
立ち下がりで行われる。

【００６３】そのために、図７に示したイネーブルＣＥ
Ｎ上に点線で示したような、すなわち、サイクル“Ｈ”
レベル，ＣＭＰＥＮのタイミングで“Ｌ”レベルとなる
パルス信号をアービタ１０１上に設けて、次に処理する
であろうデバイスＡのリクエストを仮決定する。

【００６４】これにより、コンパレータ４０１の入力Ｂ
にデバイスＡのＤＭＡアドレスの上位数ビットが入力さ
れる。

【００６５】一方、現在アクセス中のデバイスＣのリク
エストに相当するストローブ信号ＲＡＳＯの立ち下がり
エッジでメモリアドレスの上位数ビットの値を保持し、
コンパレータ４０１の入力Ａに入れる。そして、サイク
ル「３」の立ち下がりでコンペア結果は不一致となるの
で信号ＲＡＳＣＭＰ２は“Ｈ”レベル状態となる。

【００６６】この信号ＲＡＳＣＭＰ２により、メモリコ
ントローラ１０２がクリア信号ＣＣＬＲを出力するタイ
ミングを可変にする。

【００６７】ここでは、異なるバンクをアクセスしてい
ると判断して、ストローブ信号ＲＡＳのプリチャージは
必要ないので、次のクロックの立ち上がり（サイクル
「ｉ」の立ち上がり）で１パルス、すなわち、クリア信
号ＣＣＬＲを“Ｌ”レベル状態とする。これによりデバ
イスＣのリクエスト信号は“Ｌ”レベルとなりイネーブ
ルＣＥＮが“Ｌ”レベル状態となるので、次にクロック
の立ち上がり（サイクルｉの立ち上がり）で先に仮決定
したデバイスＡのイネーブル信号ＡＥＮを“Ｈ”レベル
状態にするよう、アービタ１０１は動作する。

【００６８】同様に動作を続けて、サイクル「３」の立
ち下がりで再びコンパレータ４０１は次に処理するであ
ろうデバイスＢのＤＭＡアドレスの上位数ビットと、現
在アクセス中のデバイスＡのメモリアドレスの上位数ビ
ットを比較する。今度の比較結果は一致するのでコンパ
レート信号ＲＡＳＣＭＰ２は“Ｌ”レベル状態となり、
メモリコントローラ１０２がクリア信号ＡＣＬＲを出力
するタイミングは次のクロックの立ち上がり（サイクル
「４」の立ち上がり）ではなく、さらに１クロック進め
たサイクルｉの立ち上がりで１パルス“Ｌ”レベル状態
とする。

【００６９】これによりデバイスＡのリクエスト信号は
“Ｌ”レベル状態となりイネーブル信号ＡＥＮが“Ｌ”
レベル状態となるので、仮決定されたデバイスＢのイネ
ーブル信号は次のクロックの立ち上がり（サイクル
「１」の立ち上がり）で“Ｈ”レベル状態になる。

【００７０】このようにコンパレート信号ＲＡＳＣＭＰ
２が“Ｌ”レベル状態のときは、前後２つのアクセスで
同じバンクをアクセスしていると判断するので、異なる
バンクをアクセスするときのリクエストクリア信号のタ
イミングに対して１クロックサイクルシフトしたものが
選択され、現在アクセスしているリクエストのメモリバ
ス専有期間が長くなり、結果的にストローブ信号ＲＡＳ
のプリチャージ時間を稼ぐことになる。

【００７１】以上述べたように、本実施形態によれば、
複数チャンネルからのリクエストが競合した際、現在処
理しているリクエストのメモリ要求先と、アービタ１０
１で待たされているそれより優先順位の低いリクエスト
の中で、最も優先順位が高いと仮決定されたリクエスト
のメモリ要求先が、同じバンクのメモリをアクセスする
か異なるバンクのメモリをアクセスするかを判断し、そ
れによりＲＡＳプリチャージを考慮したサイクルか、そ
うでないサイクルかを選択して、メモリコントローラ１
０２の出力するリクエストクリア信号のタイミングを可
変にすることで、当該リクエストがバスを専有するクロ
ックサイクル数を変えることができる。そして、次のア
クセスに際して、ＲＡＳプリチャージを必要とすると
き、すなわち同じバンクをアクセスしていると判断した
時には、現在アクセスしているリクエストのバス専有期
間を長くして時間を稼ぎ、ＲＡＳプリジャージを必要と
しないとき、すなわち異なるバンクをアクセスしている
と判断した時には、現在アクセスしているリクエストを
早く“偽”にしてバスの専有期間を短くすることで、複
数チャンネルの処理効率を上げることができる。

【００７２】以下、本実施形態の特徴的構成について図
７等を参照して説明する。

【００７３】上記のように構成された各メモリ（メモリ
１０４，１０５）に対する複数のアクセス要求を設定さ
れる優先順位に基づいて調停するメモリ制御方法であっ
て、あるいは各メモリに対する複数のアクセス要求を設
定される優先順位に基づいて調停するコンピュータが読
み出し可能なプログラムを格納した記憶媒体であって、
調停されて処理中のメモリ要求先と次に処理すべきメモ
リ要求先が同一バンクか異なるバンクかを判別する判別
工程（図６のステップ（７））と、該判別結果に基づい
て各メモリ要求を有効とするメモリバス占有切り換えタ
イミングを可変する可変工程（図６のステップ（８），
（９）または図６のステップ（１０），（１１））とを
有するので、メモリバス占有切り換えシーケンスを切り
換え可能となり、メモリアクセス処理効率を格段に向上
できる。

【００７４】同様に、各メモリに対する複数のアクセス
要求を設定される優先順位に基づいて調停するメモリ制
御方法であって、あるいは各メモリに対する複数のアク
セス要求を設定される優先順位に基づいて調停するコン
ピュータが読み出し可能なプログラムを格納した記憶媒
体であって、調停されて処理中のメモリ要求先と次に処
理すべきメモリ要求先が同一バンクか異なるバンクかを
判別する判別工程（図６のステップ（７））と、該判別
結果に基づいて各メモリ要求をクリアするメモリバス占
有切り換えタイミングを可変する可変工程（図６のステ
ップ（８），（９）または図６のステップ（１０），
（１１）に代える図示しないステップ）とを有するの
で、メモリバス占有切り換えシーケンスが切り換え可能
となり、メモリアクセス処理効率を格段に向上できる。

【００７５】〔第３実施形態〕上記第１，第２実施形態
では、リクエストがメモリバスを専有した時点でメモリ
アドレスを有効にする場合について説明したが、アービ
タ１０１により、次に処理するリクエストが仮決定した
時点（ＳＥＬ信号が“Ｈ”レベルになる時）で、その前
のリクエストのメモリアドレスのホールドタイムがもし
満足していなければ、アドレスを有効にするように構成
してもよい。

【００７６】図８は、本発明の第３実施形態を示すメモ
リ制御装置の動作を説明するタイミングチャートであ
り、図４と同一のものには同一の符号を付してある。

【００７７】本実施形態によれば、リクエスト信号から
イネーブル信号を出力して、その立ち上がりからストロ
ーブ信号ＲＡＳを“Ｌ”レベル状態としているが、その
“Ｌ”レベル状態にするタイミングをロウアドレスＳｅ
ｔｕｐｔｉｍｅＳＵＴが満足するようにもっと早めるこ
とが可能なので、リクエストの処理サイクルが更に短く
なるという効果がある。

【００７８】また、本実施形態では、メモリコントロー
ラ１０２とＲＡＳエリア判別コンパレータ１０３（マル
チプレクサ４０３）の仕様を変更するだけで実現可能と
なる。

【００７９】なお、メモリアドレスを有効にするため、
セレクト信号でＤＭＡアドレスをラッチして、それをメ
モリコントローラ１０２に出力し、各メモリにアドレス
信号として出す仕様であることは言うまでもない。

【００８０】〔第４実施形態〕上記各実施形態では、各
デバイスからのリクエスト処理がシングルワードアクセ
スで考えていたが、バーストアクセスでもバス専有信号
が長くなるだけで、第１〜第３実施形態と同様の効果が
あるのは言うまでもない。

【００８１】以下、図９に示すメモリマップを参照して
本発明に係るメモリ制御装置で読み出し可能なデータ処
理プログラムの構成について説明する。

【００８２】図９は、本発明に係るメモリ制御装置で読
み出し可能な各種データ処理プログラムを格納する記憶
媒体のメモリマップを説明する図である。

【００８３】なお、特に図示しないが、記憶媒体に記憶
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。

【００８４】さらに、各種プログラムに従属するデータ
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。

【００８５】本実施形態における図５，図６に示す機能
が外部からインストールされるプログラムによって、ホ
ストコンピュータにより遂行されていてもよい。そし
て、その場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ
等の記憶媒体により、あるいはネットワークを介して外
部の記憶媒体から、プログラムを含む情報群を出力装置
に供給される場合でも本発明は適用されるものである。

【００８６】以上のように、前述した実施形態の機能を
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読み出
し実行することによっても、本発明の目的が達成される
ことは言うまでもない。

【００８７】この場合、記憶媒体から読み出されたプロ
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。

【００８８】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。

【００８９】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。

【００９０】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。

【００９１】

【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、各メモリに対する複数のアクセス要求
を設定される優先順位に基づいて調停する調停手段と、
前記調停手段により調停されて処理中のメモリ要求先と
次に処理すべきメモリ要求先が同一バンクか異なるバン
クかを判別する判別手段と、前記判別手段の判別結果に
従って前記調停手段からの各メモリ要求を有効とするメ
モリバス占有切り換えタイミングを可変する制御手段と
を有するので、各メモリに対する複数のアクセス要求が
競合する場合でも、メモリバス占有切り換えシーケンス
が切り換え可能となり、メモリアクセス処理効率を格段
に向上できる。

【００９２】第２の発明によれば、各メモリに対する複
数のアクセス要求を設定される優先順位に基づいて調停
する調停手段と、前記調停手段により調停されて処理中
のメモリ要求先と次に処理すべきメモリ要求先が同一バ
ンクか異なるバンクかを判別する判別手段と、前記判別
手段の判別結果に従って前記調停手段からの各メモリ要
求をクリアするメモリバス占有切り換えタイミングを可
変する制御手段とを有するので、メモリバス占有切り換
えシーケンスが切り換え可能となり、メモリアクセス処
理効率を格段に向上できる。

【００９３】第３の発明によれば、前記調停手段は、前
記判別手段が次に処理すべきメモリ要求先が同一バンク
であると判定した場合には、メモリバス占有切り換えタ
イミングを所定時間遅めるので、競合する同一メモリに
対する異なるメモリアクセス要求に必要なロックサイク
ルを挿入することができ、メモリに対するプリンタチャ
ージタイムを確保することができる。

【００９４】第４の発明によれば、前記調停手段は、前
記判別手段が次に処理すべきメモリ要求先が異なるバン
クであると判定した場合には、メモリバス占有切り換え
タイミングを所定時間早めるので、競合する異なるメモ
リに対するメモリアクセス要求に必要なロックサイクル
を不要にして次のメモリアクセスを最適なタイミングで
開始でき、従来に比べてアクセス開始までに要する時間
を短縮できる。

【００９５】第５，第７の発明によれば、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停するメモリ制御方法であって、あるいは各メモリ
に対する複数のアクセス要求を設定される優先順位に基
づいて調停するコンピュータが読み出し可能なプログラ
ムを格納した記憶媒体であって、調停されて処理中のメ
モリ要求先と次に処理すべきメモリ要求先が同一バンク
か異なるバンクかを判別する判別工程と、該判別結果に
基づいて各メモリ要求を有効とするメモリバス占有切り
換えタイミングを可変する可変工程とを有するので、メ
モリバス占有切り換えシーケンスが切り換え可能とな
り、メモリアクセス処理効率を格段に向上できる。

【００９６】第６，第８の発明によれば、各メモリに対
する複数のアクセス要求を設定される優先順位に基づい
て調停するメモリ制御方法であって、あるいは各メモリ
に対する複数のアクセス要求を設定される優先順位に基
づいて調停するコンピュータが読み出し可能なプログラ
ムを格納した記憶媒体であって、調停されて処理中のメ
モリ要求先と次に処理すべきメモリ要求先が同一バンク
か異なるバンクかを判別する判別工程と、該判別結果に
基づいて各メモリ要求をクリアするメモリバス占有切り
換えタイミングを可変する可変工程とを有するので、メ
モリバス占有切り換えシーケンスが切り換え可能とな
り、メモリアクセス処理効率を格段に向上できる。

【００９７】従って、異なるメモリへのメモリアクセス
要求開始までに要する時間を短縮して、メモリアクセス
全体の処理効率を格段に向上できる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すメモリ制御装置の
構成を説明するブロック図である。

【図２】図１に示したアービタの構成を説明する回路ブ
ロック図である。

【図３】図１に示したＲＡＳエリア判別コンパレータの
構成を説明するブロック図である。

【図４】図１〜図３の各部の信号出力タイミングを説明
するタイミングチャートである。

【図５】本発明に係るメモリ制御装置のデータ処理手順
の一例を示すフローチャートである。

【図６】本発明に係るメモリ制御装置のデータ処理手順
の一例を示すフローチャートである。

【図７】本発明の第２実施形態を示すメモリ制御装置の
動作を説明するタイミングチャートである。

【図８】本発明の第３実施形態を示すメモリ制御装置の
動作を説明するタイミングチャートである。

【図９】本発明に係るメモリ制御装置で読み出し可能な
各種データ処理プログラムを格納する記憶媒体のメモリ
マップを説明する図である。

【符号の説明】

１０１ アービタ １０２ メモリコントローラ １０３ ＲＡＳエリア判別コンパレータ １０４ メモリ １０５ メモリ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各メモリに対する複数のアクセス要求を
   設定される優先順位に基づいて調停する調停手段と、 前記調停手段により調停されて処理中のメモリ要求先と
   次に処理すべきメモリ要求先が同一バンクか異なるバン
   クかを判別する判別手段と、 前記判別手段の判別結果に従って前記調停手段からの各
   メモリ要求を有効とするメモリバス占有切り換えタイミ
   ングを可変する制御手段と、を有することを特徴とする
   メモリ制御装置。
2. 【請求項２】 各メモリに対する複数のアクセス要求を
   設定される優先順位に基づいて調停する調停手段と、 前記調停手段により調停されて処理中のメモリ要求先と
   次に処理すべきメモリ要求先が同一バンクか異なるバン
   クかを判別する判別手段と、 前記判別手段の判別結果に従って前記調停手段からの各
   メモリ要求をクリアするメモリバス占有切り換えタイミ
   ングを可変する制御手段と、を有することを特徴とする
   メモリ制御装置。
3. 【請求項３】 前記調停手段は、前記判別手段が次に処
   理すべきメモリ要求先が同一バンクであると判定した場
   合には、メモリバス占有切り換えタイミングを所定時間
   遅めることを特徴とする請求項１または２記載のメモリ
   制御装置。
4. 【請求項４】 前記調停手段は、前記判別手段が次に処
   理すべきメモリ要求先が異なるバンクであると判定した
   場合には、メモリバス占有切り換えタイミングを所定時
   間早めることを特徴とする請求項１または２記載のメモ
   リ制御装置。
5. 【請求項５】 各メモリに対する複数のアクセス要求を
   設定される優先順位に基づいて調停するメモリ制御方法
   であって、 調停されて処理中のメモリ要求先と次に処理すべきメモ
   リ要求先が同一バンクか異なるバンクかを判別する判別
   工程と、 該判別結果に基づいて各メモリ要求を有効とするメモリ
   バス占有切り換えタイミングを可変する可変工程と、を
   有することを特徴とするメモリ制御方法。
6. 【請求項６】 各メモリに対する複数のアクセス要求を
   設定される優先順位に基づいて調停するメモリ制御方法
   であって、 調停されて処理中のメモリ要求先と次に処理すべきメモ
   リ要求先が同一バンクか異なるバンクかを判別する判別
   工程と、 該判別結果に基づいて各メモリ要求をクリアするメモリ
   バス占有切り換えタイミングを可変する可変工程と、を
   有することを特徴とするメモリ制御方法。
7. 【請求項７】 各メモリに対する複数のアクセス要求を
   設定される優先順位に基づいて調停するコンピュータが
   読出し可能なプログラムを格納した記憶媒体であって、 調停されて処理中のメモリ要求先と次に処理すべきメモ
   リ要求先が同一バンクか異なるバンクかを判別する判別
   工程と、 該判別結果に基づいて各メモリ要求を有効とするメモリ
   バス占有切り換えタイミングを可変する可変工程と、を
   含むコンピュータが読み出し可能なプログラムを格納し
   たことを特徴とする記憶媒体。
8. 【請求項８】 各メモリに対する複数のアクセス要求を
   設定される優先順位に基づいて調停するコンピュータが
   読出し可能なプログラムを格納した記憶媒体であって、 調停されて処理中のメモリ要求先と次に処理すべきメモ
   リ要求先が同一バンクか異なるバンクかを判別する判別
   工程と、 該判別結果に基づいて各メモリ要求をクリアするメモリ
   バス占有切り換えタイミングを可変する可変工程と、を
   含むコンピュータが読み出し可能なプログラムを格納し
   たことを特徴とする記憶媒体。