JPH1153884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1153884A JPH1153884A JP9207477A JP20747797A JPH1153884A JP H1153884 A JPH1153884 A JP H1153884A JP 9207477 A JP9207477 A JP 9207477A JP 20747797 A JP20747797 A JP 20747797A JP H1153884 A JPH1153884 A JP H1153884A
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Abstract
(57)【要約】
【課題】 半導体記憶装置に於いて、内部昇圧回路の負
担を軽減でき、それにより、昇圧回路の回路規模を縮小
できる手法を提供すること。 【解決手段】 ビット線対（ＢＬ１、＃ＢＬ１、…）間
の電位差を増幅する複数のセンスアンプ（ＳＡ１、ＳＡ
２）、ビット線とセンスアンプとの間に配置された複数
のトランスファ回路（Ｔ１１、…）、外部入力アドレス
に応じてメモリセルアレイ上のビット線対を選択するコ
ラムデコーダを含み、複数のトランスファ回路を導通状
態とし、また、外部入力アドレスに応じてワード線を選
択することにより複数のメモリセルに蓄積されていたデ
ータを複数のセンスアンプに伝達し、その後、トランス
ファ回路を非導通状態として、センスアンプに於けるセ
ンス動作を行わせる構成とした半導体記憶装置に於い
て、非導通状態とするトランスファ回路を、コラムデコ
ーダにより選択されるビット線対のトランスファ回路の
みとし、それ以外のトランスファ回路は導通状態を継続
させる構成とする。
担を軽減でき、それにより、昇圧回路の回路規模を縮小
できる手法を提供すること。 【解決手段】 ビット線対（ＢＬ１、＃ＢＬ１、…）間
の電位差を増幅する複数のセンスアンプ（ＳＡ１、ＳＡ
２）、ビット線とセンスアンプとの間に配置された複数
のトランスファ回路（Ｔ１１、…）、外部入力アドレス
に応じてメモリセルアレイ上のビット線対を選択するコ
ラムデコーダを含み、複数のトランスファ回路を導通状
態とし、また、外部入力アドレスに応じてワード線を選
択することにより複数のメモリセルに蓄積されていたデ
ータを複数のセンスアンプに伝達し、その後、トランス
ファ回路を非導通状態として、センスアンプに於けるセ
ンス動作を行わせる構成とした半導体記憶装置に於い
て、非導通状態とするトランスファ回路を、コラムデコ
ーダにより選択されるビット線対のトランスファ回路の
みとし、それ以外のトランスファ回路は導通状態を継続
させる構成とする。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック型半導
体記憶装置に係り、特に、大容量、微細化構造のダイナ
ミック型半導体記憶装置に関するものである。
体記憶装置に係り、特に、大容量、微細化構造のダイナ
ミック型半導体記憶装置に関するものである。
【０００２】
【従来の技術】一般的に、ダイナミックＲＡＭ等の半導
体記憶装置に於けるデータの伝達がＭＯＳトランジスタ
のチャネル領域を通じて行われる過程で、ＭＯＳトラン
ジスタのしきい値電圧レベルの電圧低下が必然的に生じ
る。したがって、その電圧低下により、データの読み出
し／書き込みに於ける電圧損失が発生し得るので、それ
は、ダイナミックＲＡＭ等の性能に対する無視できない
要因となる。そこで、その解決策として、外部から供給
される電源電圧を内部で昇圧するための電圧昇圧回路が
使用される。
体記憶装置に於けるデータの伝達がＭＯＳトランジスタ
のチャネル領域を通じて行われる過程で、ＭＯＳトラン
ジスタのしきい値電圧レベルの電圧低下が必然的に生じ
る。したがって、その電圧低下により、データの読み出
し／書き込みに於ける電圧損失が発生し得るので、それ
は、ダイナミックＲＡＭ等の性能に対する無視できない
要因となる。そこで、その解決策として、外部から供給
される電源電圧を内部で昇圧するための電圧昇圧回路が
使用される。
【０００３】図３及び図４は、それぞれ、従来のダイナ
ミック型半導体記憶装置のメモリセルアレイ部の一例を
示す回路図、及び、その動作波形図である。
ミック型半導体記憶装置のメモリセルアレイ部の一例を
示す回路図、及び、その動作波形図である。
【０００４】この回路は、ダイナミック型の第１及び第
２のメモリセルＭＣ１１及びＭＣ２１と、これら第１及
び第２のメモリセルをそれぞれ選択する第１及び第２の
ワード線ＷＬ１及びＷＬ２と、第１及び第２のメモリセ
ルのデータが伝達されるビット線ＢＬ１及びビット線バ
ー＃ＢＬ１と、センスノードＳ１及びセンスノードバー
＃Ｓ１を備え、センスアンプ駆動信号ＳＥ及びセンスア
ンプ駆動信号バー＃ＳＥに従って活性化され、センスノ
ードＳ１及びセンスノードバー＃Ｓ１間の電位差を差動
増幅するセンスアンプＳＡ１と、センスノードＳ１及び
センスノードバー＃Ｓ１と、ビット線ＢＬ１及びビット
線バー＃ＢＬ１との間にそれぞれ接続され、転送制御信
号ＴＧに従ってそれぞれオン、オフする第１及び第２の
トランスファ回路Ｔ１１及びＴ２１とを有する構成とな
っている。センスノードＳ１及びセンスノードバー＃Ｓ
１間には、イコライズ回路Ｔ３１、プリチャージ回路Ｔ
４１、Ｔ５１を有している。また、外部にデータを読み
出したり、外部からデータを書き込むために備えられる
データ線ＤＢ及びデータ線バー＃ＤＢと、それぞれ対応
するセンスノードＳ１及びセンスノードバー＃Ｓ１との
間に、それぞれコラム選択ゲートＴ６１及びＴ７１を有
し、コラム選択信号ＣＳ１に従って、センスノードＳ１
及びセンスノードバー＃Ｓ１をそれぞれデータ線ＤＢ及
びデータ線バー＃ＤＢに接続する。
２のメモリセルＭＣ１１及びＭＣ２１と、これら第１及
び第２のメモリセルをそれぞれ選択する第１及び第２の
ワード線ＷＬ１及びＷＬ２と、第１及び第２のメモリセ
ルのデータが伝達されるビット線ＢＬ１及びビット線バ
ー＃ＢＬ１と、センスノードＳ１及びセンスノードバー
＃Ｓ１を備え、センスアンプ駆動信号ＳＥ及びセンスア
ンプ駆動信号バー＃ＳＥに従って活性化され、センスノ
ードＳ１及びセンスノードバー＃Ｓ１間の電位差を差動
増幅するセンスアンプＳＡ１と、センスノードＳ１及び
センスノードバー＃Ｓ１と、ビット線ＢＬ１及びビット
線バー＃ＢＬ１との間にそれぞれ接続され、転送制御信
号ＴＧに従ってそれぞれオン、オフする第１及び第２の
トランスファ回路Ｔ１１及びＴ２１とを有する構成とな
っている。センスノードＳ１及びセンスノードバー＃Ｓ
１間には、イコライズ回路Ｔ３１、プリチャージ回路Ｔ
４１、Ｔ５１を有している。また、外部にデータを読み
出したり、外部からデータを書き込むために備えられる
データ線ＤＢ及びデータ線バー＃ＤＢと、それぞれ対応
するセンスノードＳ１及びセンスノードバー＃Ｓ１との
間に、それぞれコラム選択ゲートＴ６１及びＴ７１を有
し、コラム選択信号ＣＳ１に従って、センスノードＳ１
及びセンスノードバー＃Ｓ１をそれぞれデータ線ＤＢ及
びデータ線バー＃ＤＢに接続する。
【０００５】また、第１及び第２のワード線ＷＬ１及び
ＷＬ２によってそれぞれ選択される第３及び第４のメモ
リセルＭＣ１２及びＭＣ２２と、これら第３及び第４の
メモリセルのデータを伝達するビット線ＢＬ２及びビッ
ト線バー＃ＢＬ２と、センスノードＳ２及びセンスノー
ドバー＃Ｓ２を備え、センスアンプ駆動信号ＳＥ及びセ
ンスアンプ駆動信号バー＃ＳＥに従って活性化され、セ
ンスノードＳ２及びセンスノードバー＃Ｓ２間の電位差
を差動増幅するセンスアンプＳＡ２と、センスノードＳ
２及びセンスノードバー＃Ｓ２と、ビット線ＢＬ２及び
ビット線バー＃ＢＬ２との間にそれぞれ接続され、転送
制御信号ＴＧに従ってそれぞれオン、オフする第３及び
第４のトランスファ回路Ｔ１２及びＴ２２とを有する構
成となっている。センスノードＳ２及びセンスノードバ
ー＃Ｓ２間には、イコライズ回路Ｔ３２、プリチャージ
回路Ｔ４２、Ｔ５２を有している。また、外部にデータ
を読み出したり、外部からデータを書き込むために備え
られるデータ線ＤＢ及びデータ線バー＃ＤＢと、それぞ
れ対応するセンスノードＳ２及びセンスノードバー＃２
との間に、それぞれコラム選択ゲートＴ６２及びＴ７２
を有し、コラム選択信号ＣＳ２に従って、センスノード
Ｓ２及びセンスノードバー＃Ｓ２をそれぞれデータ線Ｄ
Ｂ及びデータ線バー＃ＤＢに接続する。
ＷＬ２によってそれぞれ選択される第３及び第４のメモ
リセルＭＣ１２及びＭＣ２２と、これら第３及び第４の
メモリセルのデータを伝達するビット線ＢＬ２及びビッ
ト線バー＃ＢＬ２と、センスノードＳ２及びセンスノー
ドバー＃Ｓ２を備え、センスアンプ駆動信号ＳＥ及びセ
ンスアンプ駆動信号バー＃ＳＥに従って活性化され、セ
ンスノードＳ２及びセンスノードバー＃Ｓ２間の電位差
を差動増幅するセンスアンプＳＡ２と、センスノードＳ
２及びセンスノードバー＃Ｓ２と、ビット線ＢＬ２及び
ビット線バー＃ＢＬ２との間にそれぞれ接続され、転送
制御信号ＴＧに従ってそれぞれオン、オフする第３及び
第４のトランスファ回路Ｔ１２及びＴ２２とを有する構
成となっている。センスノードＳ２及びセンスノードバ
ー＃Ｓ２間には、イコライズ回路Ｔ３２、プリチャージ
回路Ｔ４２、Ｔ５２を有している。また、外部にデータ
を読み出したり、外部からデータを書き込むために備え
られるデータ線ＤＢ及びデータ線バー＃ＤＢと、それぞ
れ対応するセンスノードＳ２及びセンスノードバー＃２
との間に、それぞれコラム選択ゲートＴ６２及びＴ７２
を有し、コラム選択信号ＣＳ２に従って、センスノード
Ｓ２及びセンスノードバー＃Ｓ２をそれぞれデータ線Ｄ
Ｂ及びデータ線バー＃ＤＢに接続する。
【０００６】次に、この回路の動作について、メモリセ
ルＭＣ１１が選択された場合を例に取り説明する。最
初、メモリセルが選択される前には、プリチャージ信号
ＰＲ及び転送制御信号ＴＧが高レベルであるために、ト
ランスファ回路Ｔ１１、Ｔ２１及びイコライズ回路Ｔ３
１、プリチャージ回路Ｔ４１、Ｔ５１がすべて導通状態
となっており、ビット線ＢＬ１及びビット線バー＃ＢＬ
１、センスノードＳ１及びセンスノードバー＃Ｓ１は、
すべてプリチャージ電位（通常は、電源電圧と接地電圧
の中間電位ＨＶｃｃである）に保たれている。ここで、
転送制御信号ＴＧの高レベルは、外部から供給される電
源電圧Ｖｃｃを内部で昇圧した高電圧Ｖｐｐであり、こ
れによってトランスファ回路Ｔ１１、Ｔ２１を完全に導
通状態にすることができる。次に、プリチャージ信号Ｐ
Ｒを低レベルにして、イコライズ回路Ｔ３１、プリチャ
ージ回路Ｔ４１、Ｔ５１をすべて非導通状態にして、ビ
ット線ＢＬ１及びビット線バー＃ＢＬ１、センスノード
Ｓ１及びセンスノードバー＃Ｓ１をすべて高インピーダ
ンス状態にする。次に、ワード線ＷＬ１を高レベル（Ｖ
ｐｐ）にして、メモリセルＭＣ１１内に記憶している情
報をビット線ＢＬ１に読み出す。このとき、トランスフ
ァ回路Ｔ１１、Ｔ２１は、その転送制御信号ＴＧが高レ
ベルであるために導通状態となっており、センスアンプ
ＳＡ１のセンスノードＳ１にもメモリセルＭＣ１１から
の信号がビット線ＢＬ１を介して伝達される。その後、
転送制御信号ＴＧを低レベルにして、トランスファ回路
Ｔ１１、Ｔ２１をオフ状態とし、センスアンプＳＡ１の
センスノードＳ１及びセンスノードバー＃Ｓ１をビット
線ＢＬ１及びビット線バー＃ＢＬ１から分離する。そし
て、センスアンプ駆動信号ＳＥを高レベルに、センスア
ンプ駆動信号バー＃ＳＥを低レベルにして、センスアン
プＳＡ１を活性化し、センスノードＳ１及びセンスノー
ドバー＃Ｓ１間に読み出した微小差信号をセンスアンプ
ＳＡ１で大振幅信号に差動増幅した後、コラム選択信号
ＣＳ１を高レベルにしてセンスノードＳ１及びセンスノ
ードバー＃Ｓ１の信号を、それぞれデータ線ＤＢ及びデ
ータ線バー＃ＤＢに転送する。センスノードＳ１及びセ
ンスノードバー＃Ｓ１の配線容量は比較的小さいので、
センスアンプＳＡ１の増幅動作は高速に行われ、早いタ
イミングでコラム選択信号ＣＳ１を高レベルにしてセン
スノードＳ１及びセンスノードバー＃Ｓ１の信号をそれ
ぞれデータ線ＤＢ及びデータ線バー＃ＤＢに転送するこ
とができる。最後に、転送制御信号ＴＧを高レベルに戻
し、この大振幅信号をビット線ＢＬ１及びビット線バー
＃ＢＬ１を通じてメモリセルＭＣ１１に再び書き戻す。
ルＭＣ１１が選択された場合を例に取り説明する。最
初、メモリセルが選択される前には、プリチャージ信号
ＰＲ及び転送制御信号ＴＧが高レベルであるために、ト
ランスファ回路Ｔ１１、Ｔ２１及びイコライズ回路Ｔ３
１、プリチャージ回路Ｔ４１、Ｔ５１がすべて導通状態
となっており、ビット線ＢＬ１及びビット線バー＃ＢＬ
１、センスノードＳ１及びセンスノードバー＃Ｓ１は、
すべてプリチャージ電位（通常は、電源電圧と接地電圧
の中間電位ＨＶｃｃである）に保たれている。ここで、
転送制御信号ＴＧの高レベルは、外部から供給される電
源電圧Ｖｃｃを内部で昇圧した高電圧Ｖｐｐであり、こ
れによってトランスファ回路Ｔ１１、Ｔ２１を完全に導
通状態にすることができる。次に、プリチャージ信号Ｐ
Ｒを低レベルにして、イコライズ回路Ｔ３１、プリチャ
ージ回路Ｔ４１、Ｔ５１をすべて非導通状態にして、ビ
ット線ＢＬ１及びビット線バー＃ＢＬ１、センスノード
Ｓ１及びセンスノードバー＃Ｓ１をすべて高インピーダ
ンス状態にする。次に、ワード線ＷＬ１を高レベル（Ｖ
ｐｐ）にして、メモリセルＭＣ１１内に記憶している情
報をビット線ＢＬ１に読み出す。このとき、トランスフ
ァ回路Ｔ１１、Ｔ２１は、その転送制御信号ＴＧが高レ
ベルであるために導通状態となっており、センスアンプ
ＳＡ１のセンスノードＳ１にもメモリセルＭＣ１１から
の信号がビット線ＢＬ１を介して伝達される。その後、
転送制御信号ＴＧを低レベルにして、トランスファ回路
Ｔ１１、Ｔ２１をオフ状態とし、センスアンプＳＡ１の
センスノードＳ１及びセンスノードバー＃Ｓ１をビット
線ＢＬ１及びビット線バー＃ＢＬ１から分離する。そし
て、センスアンプ駆動信号ＳＥを高レベルに、センスア
ンプ駆動信号バー＃ＳＥを低レベルにして、センスアン
プＳＡ１を活性化し、センスノードＳ１及びセンスノー
ドバー＃Ｓ１間に読み出した微小差信号をセンスアンプ
ＳＡ１で大振幅信号に差動増幅した後、コラム選択信号
ＣＳ１を高レベルにしてセンスノードＳ１及びセンスノ
ードバー＃Ｓ１の信号を、それぞれデータ線ＤＢ及びデ
ータ線バー＃ＤＢに転送する。センスノードＳ１及びセ
ンスノードバー＃Ｓ１の配線容量は比較的小さいので、
センスアンプＳＡ１の増幅動作は高速に行われ、早いタ
イミングでコラム選択信号ＣＳ１を高レベルにしてセン
スノードＳ１及びセンスノードバー＃Ｓ１の信号をそれ
ぞれデータ線ＤＢ及びデータ線バー＃ＤＢに転送するこ
とができる。最後に、転送制御信号ＴＧを高レベルに戻
し、この大振幅信号をビット線ＢＬ１及びビット線バー
＃ＢＬ１を通じてメモリセルＭＣ１１に再び書き戻す。
【０００７】このようなダイナミック型半導体記憶装置
では、センスアンプＳＡの動作時に発生する、線間容量
Ｃｃを介して発生するビット線ＢＬ１、ビット線バー＃
ＢＬ１間のカップリングノイズを、トランスファ回路Ｔ
１１、Ｔ２１を非導通にすることで低減でき、また増幅
動作を速くすることができる。
では、センスアンプＳＡの動作時に発生する、線間容量
Ｃｃを介して発生するビット線ＢＬ１、ビット線バー＃
ＢＬ１間のカップリングノイズを、トランスファ回路Ｔ
１１、Ｔ２１を非導通にすることで低減でき、また増幅
動作を速くすることができる。
【０００８】次に、非選択のメモリセルＭＣ１２につい
ても回路動作を説明する。最初、メモリセルＭＣ１２が
接続されているビット線ＢＬ２及びビット線バー＃ＢＬ
２、センスノードＳ２及びセンスノードバー＃Ｓ２もプ
リチャージ電位に保たれている。次に、ワード線ＷＬ１
が高レベル（Ｖｐｐ）にされると、メモリセルＭＣ１２
内に記憶している情報がビット線ＢＬ２上に読み出され
る。このとき、トランスファ回路Ｔ１２、Ｔ２２は、そ
の転送制御信号ＴＧが高レベルであるために、導通状態
となっており、センスアンプＳＡ２のセンスノードＳ２
にもメモリセルＭＣ１２からの信号がビット線ＢＬ２を
介して伝達される。その後、転送制御信号ＴＧを低レベ
ルにしてトランスファ回路Ｔ１２、Ｔ２２をオフ状態と
し、センスアンプＳＡ２のセンスノードＳ２及びセンス
ノードバー＃Ｓ２は、ビット線ＢＬ２及びビット線バー
＃ＢＬ２から分離される。そして、センスアンプ駆動信
号ＳＥを高レベルに、センスアンプ駆動信号バー＃ＳＥ
を低レベルにして、センスアンプＳＡ２を活性化し、セ
ンスノードＳ２及びセンスノードバー＃Ｓ２間に読み出
した微小差信号はセンスアンプＳＡ２で大振幅信号に差
動増幅される。しかし、コラム選択信号ＣＳ２は低レベ
ルであるので、センスノードＳ２及びセンスノードバー
＃Ｓ２の信号はデータ線ＤＢ及びデータ線バー＃ＤＢへ
は伝達されない。最後に、転送制御信号ＴＧが高レベル
に戻り、この大振幅信号をビット線ＢＬ２及びビット線
バー＃ＢＬ２を介してメモリセルＭＣ１２に再び書き戻
す。
ても回路動作を説明する。最初、メモリセルＭＣ１２が
接続されているビット線ＢＬ２及びビット線バー＃ＢＬ
２、センスノードＳ２及びセンスノードバー＃Ｓ２もプ
リチャージ電位に保たれている。次に、ワード線ＷＬ１
が高レベル（Ｖｐｐ）にされると、メモリセルＭＣ１２
内に記憶している情報がビット線ＢＬ２上に読み出され
る。このとき、トランスファ回路Ｔ１２、Ｔ２２は、そ
の転送制御信号ＴＧが高レベルであるために、導通状態
となっており、センスアンプＳＡ２のセンスノードＳ２
にもメモリセルＭＣ１２からの信号がビット線ＢＬ２を
介して伝達される。その後、転送制御信号ＴＧを低レベ
ルにしてトランスファ回路Ｔ１２、Ｔ２２をオフ状態と
し、センスアンプＳＡ２のセンスノードＳ２及びセンス
ノードバー＃Ｓ２は、ビット線ＢＬ２及びビット線バー
＃ＢＬ２から分離される。そして、センスアンプ駆動信
号ＳＥを高レベルに、センスアンプ駆動信号バー＃ＳＥ
を低レベルにして、センスアンプＳＡ２を活性化し、セ
ンスノードＳ２及びセンスノードバー＃Ｓ２間に読み出
した微小差信号はセンスアンプＳＡ２で大振幅信号に差
動増幅される。しかし、コラム選択信号ＣＳ２は低レベ
ルであるので、センスノードＳ２及びセンスノードバー
＃Ｓ２の信号はデータ線ＤＢ及びデータ線バー＃ＤＢへ
は伝達されない。最後に、転送制御信号ＴＧが高レベル
に戻り、この大振幅信号をビット線ＢＬ２及びビット線
バー＃ＢＬ２を介してメモリセルＭＣ１２に再び書き戻
す。
【０００９】
【発明が解決しようとする課題】以上のように、内部で
昇圧された電圧が前述したワード線駆動やトランスファ
回路駆動に用いられる他に、ここでは説明していない
が、出力回路駆動などに利用されるため、内部昇圧回路
の負担が大きくなり、ダイナミック型半導体記憶装置の
大容量化が進むにつれて増大していくワード線やビット
線に対応して前記の駆動を賄うためには、内部昇圧回路
内のトランジスタサイズやポンプ容量を大きくしなけれ
ばならないため、回路規模が大きくなってしまうという
問題点があった。
昇圧された電圧が前述したワード線駆動やトランスファ
回路駆動に用いられる他に、ここでは説明していない
が、出力回路駆動などに利用されるため、内部昇圧回路
の負担が大きくなり、ダイナミック型半導体記憶装置の
大容量化が進むにつれて増大していくワード線やビット
線に対応して前記の駆動を賄うためには、内部昇圧回路
内のトランジスタサイズやポンプ容量を大きくしなけれ
ばならないため、回路規模が大きくなってしまうという
問題点があった。
【００１０】本発明は、かかる従来の問題点に鑑みなさ
れたものであり、内部昇圧回路の負担を軽減でき、それ
により、昇圧回路の回路規模を縮小できる手法を提供す
るものである。
れたものであり、内部昇圧回路の負担を軽減でき、それ
により、昇圧回路の回路規模を縮小できる手法を提供す
るものである。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のビット線対、複数のワード線、該ビット線と
ワード線との交点に配置された複数のメモリセルよりな
るメモリセルアレイ、上記ビット線対間の電位差を増幅
する複数のセンスアンプ、上記ビット線と上記センスア
ンプとの間に配置された複数のスイッチング素子、外部
入力アドレスに応じて上記メモリセルアレイ上のビット
線対を選択する列デコーダを含み、上記複数のスイッチ
ング素子を導通状態とし、また、外部入力アドレスに応
じてワード線を選択することにより複数のメモリセルに
蓄積されていたデータを複数のセンスアンプに伝達し、
その後、上記スイッチング素子を非導通状態として、上
記センスアンプに於けるセンス動作を行わせる構成とし
た半導体記憶装置に於いて、上記非導通状態とするスイ
ッチング素子を、上記列デコーダにより選択されるビッ
ト線対のスイッチング素子のみとし、それ以外のスイッ
チング素子は導通状態を継続させる構成としたことを特
徴とするものである。
は、複数のビット線対、複数のワード線、該ビット線と
ワード線との交点に配置された複数のメモリセルよりな
るメモリセルアレイ、上記ビット線対間の電位差を増幅
する複数のセンスアンプ、上記ビット線と上記センスア
ンプとの間に配置された複数のスイッチング素子、外部
入力アドレスに応じて上記メモリセルアレイ上のビット
線対を選択する列デコーダを含み、上記複数のスイッチ
ング素子を導通状態とし、また、外部入力アドレスに応
じてワード線を選択することにより複数のメモリセルに
蓄積されていたデータを複数のセンスアンプに伝達し、
その後、上記スイッチング素子を非導通状態として、上
記センスアンプに於けるセンス動作を行わせる構成とし
た半導体記憶装置に於いて、上記非導通状態とするスイ
ッチング素子を、上記列デコーダにより選択されるビッ
ト線対のスイッチング素子のみとし、それ以外のスイッ
チング素子は導通状態を継続させる構成としたことを特
徴とするものである。
【００１２】かかる本発明の半導体記憶装置によれば、
複数のスイッチング素子の制御入力（ゲート容量、配線
容量）の充放電量を著しく減少させることができる。こ
れにより、内部昇圧回路の負担を軽減することができ、
その回路規模を縮小することができるものである。
複数のスイッチング素子の制御入力（ゲート容量、配線
容量）の充放電量を著しく減少させることができる。こ
れにより、内部昇圧回路の負担を軽減することができ、
その回路規模を縮小することができるものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１４】図１及び図２は、それぞれ、本発明のダイ
ナミック型半導体記憶装置の一実施形態のメモリセルア
レイ部の一例を示す回路図、及び、その動作波形図であ
る。
ナミック型半導体記憶装置の一実施形態のメモリセルア
レイ部の一例を示す回路図、及び、その動作波形図であ
る。
【００１５】この回路は、ダイナミック型の第１及び第
２のメモリセルＭＣ１１及びＭＣ２１と、これら第１及
び第２のメモリセルをそれぞれ選択する第１及び第２の
ワード線ＷＬ１及びＷＬ２と、第１及び第２のメモリセ
ルのデータが伝達されるビット線ＢＬ１及びビット線バ
ー＃ＢＬ１と、センスノードＳ１及びセンスノードバー
＃Ｓ１を備え、センスアンプ駆動信号ＳＥ及びセンスア
ンプ駆動信号バー＃ＳＥに従って活性化され、センスノ
ードＳ１及びセンスノードバー＃Ｓ１間の電位差を差動
増幅するセンスアンプＳＡ１と、センスノードＳ１及び
センスノードバー＃Ｓ１と、ビット線ＢＬ１及びビット
線バー＃ＢＬ１との間にそれぞれ接続される第１及び第
２のトランスファ回路Ｔ１１及びＴ２１とを有する構成
となっている。第１及び第２のトランスファ回路Ｔ１１
及びＴ２１は、共に、転送制御信号バー＃ＴＧとブロッ
ク選択信号ＢＳ１とを入力とするナンド回路ＮＡＮＤ１
の出力信号によってオン、オフ制御される。センスノー
ドＳ１及びセンスノードバー＃Ｓ１間には、イコライズ
回路Ｔ３１、プリチャージ回路Ｔ４１、Ｔ５１を有して
いる。また、外部にデータを読み出したり、外部からデ
ータを書き込むために備えられるデータ線ＤＢ及びデー
タ線バー＃ＤＢと、それぞれ対応するセンスノードＳ１
及びセンスノードバー＃Ｓ１との間に、それぞれコラム
選択ゲートＴ６１及びＴ７１を有し、コラム選択信号Ｃ
Ｓ１に従って、センスノードＳ１及びセンスノードバー
＃Ｓ１をそれぞれデータ線ＤＢ及びデータ線バー＃ＤＢ
に接続する。
２のメモリセルＭＣ１１及びＭＣ２１と、これら第１及
び第２のメモリセルをそれぞれ選択する第１及び第２の
ワード線ＷＬ１及びＷＬ２と、第１及び第２のメモリセ
ルのデータが伝達されるビット線ＢＬ１及びビット線バ
ー＃ＢＬ１と、センスノードＳ１及びセンスノードバー
＃Ｓ１を備え、センスアンプ駆動信号ＳＥ及びセンスア
ンプ駆動信号バー＃ＳＥに従って活性化され、センスノ
ードＳ１及びセンスノードバー＃Ｓ１間の電位差を差動
増幅するセンスアンプＳＡ１と、センスノードＳ１及び
センスノードバー＃Ｓ１と、ビット線ＢＬ１及びビット
線バー＃ＢＬ１との間にそれぞれ接続される第１及び第
２のトランスファ回路Ｔ１１及びＴ２１とを有する構成
となっている。第１及び第２のトランスファ回路Ｔ１１
及びＴ２１は、共に、転送制御信号バー＃ＴＧとブロッ
ク選択信号ＢＳ１とを入力とするナンド回路ＮＡＮＤ１
の出力信号によってオン、オフ制御される。センスノー
ドＳ１及びセンスノードバー＃Ｓ１間には、イコライズ
回路Ｔ３１、プリチャージ回路Ｔ４１、Ｔ５１を有して
いる。また、外部にデータを読み出したり、外部からデ
ータを書き込むために備えられるデータ線ＤＢ及びデー
タ線バー＃ＤＢと、それぞれ対応するセンスノードＳ１
及びセンスノードバー＃Ｓ１との間に、それぞれコラム
選択ゲートＴ６１及びＴ７１を有し、コラム選択信号Ｃ
Ｓ１に従って、センスノードＳ１及びセンスノードバー
＃Ｓ１をそれぞれデータ線ＤＢ及びデータ線バー＃ＤＢ
に接続する。
【００１６】また、第１及び第２のワード線ＷＬ１及び
ＷＬ２によってそれぞれ選択される第３及び第４のメモ
リセルＭＣ１２及びＭＣ２２と、これら第３及び第４の
メモリセルのデータを伝達するビット線ＢＬ２及びビッ
ト線バー＃ＢＬ２と、センスノードＳ２及びセンスノー
ドバー＃Ｓ２を備え、センスアンプ駆動信号ＳＥ及びセ
ンスアンプ駆動信号バー＃ＳＥに従って活性化され、セ
ンスノードＳ２及びセンスノードバー＃Ｓ２間の電位差
を差動増幅するセンスアンプＳＡ２と、センスノードＳ
２及びセンスノードバー＃Ｓ２と、ビット線ＢＬ２及び
ビット線バー＃ＢＬ２との間にそれぞれ接続される第３
及び第４のトランスファ回路Ｔ１２及びＴ２２とを有す
る構成となっている。第３及び第４のトランスファ回路
Ｔ１２及びＴ２２は、共に、転送制御信号バー＃ＴＧと
ブロック選択信号ＢＳ２とを入力とするナンド回路ＮＡ
ＮＤ２の出力信号によってオン、オフ制御される。セン
スノードＳ２及びセンスノードバー＃Ｓ２間には、イコ
ライズ回路Ｔ３２、プリチャージ回路Ｔ４２、Ｔ５２を
有している。また、外部にデータを読み出したり、外部
からデータを書き込むために備えられるデータ線ＤＢ及
びデータ線バー＃ＤＢと、それぞれ対応するセンスノー
ドＳ２及びセンスノードバー＃２との間に、それぞれコ
ラム選択ゲートＴ６２及びＴ７２を有し、コラム選択信
号ＣＳ２に従って、センスノードＳ２及びセンスノード
バー＃Ｓ２をそれぞれデータ線ＤＢ及びデータ線バー＃
ＤＢに接続する。
ＷＬ２によってそれぞれ選択される第３及び第４のメモ
リセルＭＣ１２及びＭＣ２２と、これら第３及び第４の
メモリセルのデータを伝達するビット線ＢＬ２及びビッ
ト線バー＃ＢＬ２と、センスノードＳ２及びセンスノー
ドバー＃Ｓ２を備え、センスアンプ駆動信号ＳＥ及びセ
ンスアンプ駆動信号バー＃ＳＥに従って活性化され、セ
ンスノードＳ２及びセンスノードバー＃Ｓ２間の電位差
を差動増幅するセンスアンプＳＡ２と、センスノードＳ
２及びセンスノードバー＃Ｓ２と、ビット線ＢＬ２及び
ビット線バー＃ＢＬ２との間にそれぞれ接続される第３
及び第４のトランスファ回路Ｔ１２及びＴ２２とを有す
る構成となっている。第３及び第４のトランスファ回路
Ｔ１２及びＴ２２は、共に、転送制御信号バー＃ＴＧと
ブロック選択信号ＢＳ２とを入力とするナンド回路ＮＡ
ＮＤ２の出力信号によってオン、オフ制御される。セン
スノードＳ２及びセンスノードバー＃Ｓ２間には、イコ
ライズ回路Ｔ３２、プリチャージ回路Ｔ４２、Ｔ５２を
有している。また、外部にデータを読み出したり、外部
からデータを書き込むために備えられるデータ線ＤＢ及
びデータ線バー＃ＤＢと、それぞれ対応するセンスノー
ドＳ２及びセンスノードバー＃２との間に、それぞれコ
ラム選択ゲートＴ６２及びＴ７２を有し、コラム選択信
号ＣＳ２に従って、センスノードＳ２及びセンスノード
バー＃Ｓ２をそれぞれデータ線ＤＢ及びデータ線バー＃
ＤＢに接続する。
【００１７】次に、この回路の動作について、メモリセ
ルＭＣ１１が選択された場合を例に取り説明する。最
初、メモリセルが選択される前には、プリチャージ信号
ＰＲが高レベルであり、転送制御信号バー＃ＴＧが低レ
ベルであるために、トランスファ回路Ｔ１１、Ｔ２１及
びイコライズ回路Ｔ３１、プリチャージ回路Ｔ４１、Ｔ
５１がすべて導通状態となっており、ビット線ＢＬ１及
びビット線バー＃ＢＬ１、センスノードＳ１及びセンス
ノードバー＃Ｓ１は、すべてプリチャージ電位（通常
は、電源電圧と接地電圧の中間電位ＨＶｃｃである）に
保たれている。ここで、ナンド回路ＮＡＮＤ１の高レベ
ル出力は、外部から供給される電源電圧Ｖｃｃを内部で
昇圧した高電圧Ｖｐｐであり、これによってトランスフ
ァ回路Ｔ１１、Ｔ２１を完全に導通状態にすることがで
きる。まず、選択メモリセルのアドレスが入力され、ア
クセス動作を開始する。プリチャージ信号ＰＲを低レベ
ルにして、イコライズ回路Ｔ３１、プリチャージ回路Ｔ
４１、Ｔ５１をすべて非導通状態にして、ビット線ＢＬ
１及びビット線バー＃ＢＬ１、センスノードＳ１及びセ
ンスノードバー＃Ｓ１をすべて高インピーダンス状態に
する。コラムアドレスのプリデコード信号を使って、選
択メモリセルを含むコラムブロックを指定するブロック
選択信号ＢＳ１を高レベルにする。後述するように、こ
のとき、他のブロック選択信号ＢＳ２は低レベル状態を
保持する。次に、ワード線ＷＬ１を高レベル（Ｖｐｐ）
にして、メモリセルＭＣ１１内に記憶している情報をビ
ット線ＢＬ１に読み出す。このとき、トランスファ回路
Ｔ１１、Ｔ２１は、転送制御信号バー＃ＴＧが低レベル
であるために導通状態となっており、センスアンプＳＡ
１のセンスノードＳ１にもメモリセルＭＣ１１からの信
号がビット線ＢＬ１を介して伝達される。その後、転送
制御信号バー＃ＴＧを高レベルにしてトランスファ回路
Ｔ１１、Ｔ２１をオフ状態とし、センスアンプＳＡ１の
センスノードＳ１及びセンスノードバー＃Ｓ１をビット
線ＢＬ１及びビット線バー＃ＢＬ１から分離する。後述
するように、このとき、ブロック選択信号ＢＳ２は低レ
ベルであるので、ナンド回路ＮＡＮＤ２の出力は高レベ
ルを保持しており、トランスファ回路Ｔ１２及びＴ２２
は導通状態を保持する。そして、センスアンプ駆動信号
ＳＥを高レベルに、センスアンプ駆動信号バー＃ＳＥを
低レベルにして、センスアンプＳＡ１を活性化し、セン
スノードＳ１及びセンスノードバー＃Ｓ１間に読み出し
た微小差信号をセンスアンプＳＡ１で大振幅信号に差動
増幅した後、コラム選択信号ＣＳ１を高レベルにしてセ
ンスノードＳ１及びセンスノードバー＃Ｓ１の信号を、
それぞれデータ線ＤＢ及びデータ線バー＃ＤＢに転送す
る。このように、選択されるコラムブロックのみ、ブロ
ック選択信号ＢＳ１が高レベルであるので、センスノー
ドＳ１及びセンスノードバー＃Ｓ１がビット線ＢＬ１及
びビット線バー＃ＢＬ１から分離され、従来と同様に、
センスアンプＳＡ１の増幅動作は高速に行われる。した
がって、早いタイミングでコラム選択信号ＣＳ１を高レ
ベルにして、センスノードＳ１及びセンスノードバー＃
Ｓ１の信号をそれぞれデータ線ＤＢ及びデータ線バー＃
ＤＢに転送することができる。最後に、転送制御信号バ
ー＃ＴＧを再び低レベルに戻し、この大振幅信号をビッ
ト線ＢＬ１及びビット線バー＃ＢＬ１を通じてメモリセ
ルＭＣ１１に再び書き戻す。
ルＭＣ１１が選択された場合を例に取り説明する。最
初、メモリセルが選択される前には、プリチャージ信号
ＰＲが高レベルであり、転送制御信号バー＃ＴＧが低レ
ベルであるために、トランスファ回路Ｔ１１、Ｔ２１及
びイコライズ回路Ｔ３１、プリチャージ回路Ｔ４１、Ｔ
５１がすべて導通状態となっており、ビット線ＢＬ１及
びビット線バー＃ＢＬ１、センスノードＳ１及びセンス
ノードバー＃Ｓ１は、すべてプリチャージ電位（通常
は、電源電圧と接地電圧の中間電位ＨＶｃｃである）に
保たれている。ここで、ナンド回路ＮＡＮＤ１の高レベ
ル出力は、外部から供給される電源電圧Ｖｃｃを内部で
昇圧した高電圧Ｖｐｐであり、これによってトランスフ
ァ回路Ｔ１１、Ｔ２１を完全に導通状態にすることがで
きる。まず、選択メモリセルのアドレスが入力され、ア
クセス動作を開始する。プリチャージ信号ＰＲを低レベ
ルにして、イコライズ回路Ｔ３１、プリチャージ回路Ｔ
４１、Ｔ５１をすべて非導通状態にして、ビット線ＢＬ
１及びビット線バー＃ＢＬ１、センスノードＳ１及びセ
ンスノードバー＃Ｓ１をすべて高インピーダンス状態に
する。コラムアドレスのプリデコード信号を使って、選
択メモリセルを含むコラムブロックを指定するブロック
選択信号ＢＳ１を高レベルにする。後述するように、こ
のとき、他のブロック選択信号ＢＳ２は低レベル状態を
保持する。次に、ワード線ＷＬ１を高レベル（Ｖｐｐ）
にして、メモリセルＭＣ１１内に記憶している情報をビ
ット線ＢＬ１に読み出す。このとき、トランスファ回路
Ｔ１１、Ｔ２１は、転送制御信号バー＃ＴＧが低レベル
であるために導通状態となっており、センスアンプＳＡ
１のセンスノードＳ１にもメモリセルＭＣ１１からの信
号がビット線ＢＬ１を介して伝達される。その後、転送
制御信号バー＃ＴＧを高レベルにしてトランスファ回路
Ｔ１１、Ｔ２１をオフ状態とし、センスアンプＳＡ１の
センスノードＳ１及びセンスノードバー＃Ｓ１をビット
線ＢＬ１及びビット線バー＃ＢＬ１から分離する。後述
するように、このとき、ブロック選択信号ＢＳ２は低レ
ベルであるので、ナンド回路ＮＡＮＤ２の出力は高レベ
ルを保持しており、トランスファ回路Ｔ１２及びＴ２２
は導通状態を保持する。そして、センスアンプ駆動信号
ＳＥを高レベルに、センスアンプ駆動信号バー＃ＳＥを
低レベルにして、センスアンプＳＡ１を活性化し、セン
スノードＳ１及びセンスノードバー＃Ｓ１間に読み出し
た微小差信号をセンスアンプＳＡ１で大振幅信号に差動
増幅した後、コラム選択信号ＣＳ１を高レベルにしてセ
ンスノードＳ１及びセンスノードバー＃Ｓ１の信号を、
それぞれデータ線ＤＢ及びデータ線バー＃ＤＢに転送す
る。このように、選択されるコラムブロックのみ、ブロ
ック選択信号ＢＳ１が高レベルであるので、センスノー
ドＳ１及びセンスノードバー＃Ｓ１がビット線ＢＬ１及
びビット線バー＃ＢＬ１から分離され、従来と同様に、
センスアンプＳＡ１の増幅動作は高速に行われる。した
がって、早いタイミングでコラム選択信号ＣＳ１を高レ
ベルにして、センスノードＳ１及びセンスノードバー＃
Ｓ１の信号をそれぞれデータ線ＤＢ及びデータ線バー＃
ＤＢに転送することができる。最後に、転送制御信号バ
ー＃ＴＧを再び低レベルに戻し、この大振幅信号をビッ
ト線ＢＬ１及びビット線バー＃ＢＬ１を通じてメモリセ
ルＭＣ１１に再び書き戻す。
【００１８】次に、非選択のコラムに於ける回路動作を
説明する。最初、動作が開始される前には、プリチャー
ジ信号ＰＲが高レベルであり、転送制御信号バー＃ＴＧ
が低レベルであるため、トランスファ回路Ｔ１２、Ｔ２
２及びイコライズ回路Ｔ３２、プリチャージ回路Ｔ４
２、Ｔ５２がすべて導通状態となっており、ビット線Ｂ
Ｌ２及びビット線バー＃ＢＬ２、センスノードＳ２及び
センスノードバー＃Ｓ２はすべてプリチャージ電位に保
たれている。選択メモリセルのアドレスが入力され、ア
クセス動作が開始されると、プリチャージ信号ＰＲを低
レベルにして、イコライズ回路Ｔ３２、プリチャージ回
路Ｔ４２、Ｔ５２をすべて悲導通状態にして、ビット線
ＢＬ２及びビット線バー＃ＢＬ２、センスノードＳ２及
びセンスノードバー＃Ｓ２をすべて高インピーダンス状
態にする。この動作サイクル期間中、このコラムブロッ
クは選択されないので、ブロック選択信号ＢＳ２は低レ
ベルであり、トランスファ回路Ｔ１２及びＴ２２は常に
導通状態となっている。このため、トランスファ回路Ｔ
１２及びＴ２２の制御ゲートに対して、繰り返し充放電
する必要がなく、昇圧回路の負担が軽減される。次に、
ワード線ＷＬ１が高レベル（Ｖｐｐ）にされると、メモ
リセルＭＣ１２内に記憶している情報がビット線ＢＬ２
及びセンスアンプＳＡ２のセンスノードＳ２に読み出さ
れる。このとき、トランスファ回路Ｔ１２、Ｔ２２によ
り、センスアンプＳＡ２のセンスノードＳ２及びセンス
ノードバー＃Ｓ２は、ビット線ＢＬ２及びビット線バー
＃ＢＬ２から分離されないので、センスアンプ駆動信号
ＳＥを高レベルに、センスアンプ駆動信号バー＃ＳＥを
低レベルにして、センスアンプＳＡ２を活性化すると、
センスノードＳ２及びセンスノードバー＃Ｓ２間に読み
出した微小差信号は、センスアンプＳＡ２に於いて、選
択コラムに於けるよりもゆっくりと大振幅信号に差動増
幅される。しかし、コラム選択信号ＣＳ２は低レベルで
あるので、センスノードＳ２及びセンスノードバー＃Ｓ
２の信号はデータ線ＤＢ及びデータ線バー＃ＤＢへは伝
達されない。最後に、転送制御信号バー＃ＴＧが低レベ
ルに戻り、この大振幅信号をビット線ＢＬ２及びビット
線バー＃ＢＬ２を介してメモリセルＭＣ１２に再び書き
戻す。センスノードＳ２及びセンスノードバー＃Ｓ２の
信号は、データ線ＤＢ及び＃ＤＢに転送する必要がない
ため、増幅動作が緩慢であっても問題はないものであ
る。
説明する。最初、動作が開始される前には、プリチャー
ジ信号ＰＲが高レベルであり、転送制御信号バー＃ＴＧ
が低レベルであるため、トランスファ回路Ｔ１２、Ｔ２
２及びイコライズ回路Ｔ３２、プリチャージ回路Ｔ４
２、Ｔ５２がすべて導通状態となっており、ビット線Ｂ
Ｌ２及びビット線バー＃ＢＬ２、センスノードＳ２及び
センスノードバー＃Ｓ２はすべてプリチャージ電位に保
たれている。選択メモリセルのアドレスが入力され、ア
クセス動作が開始されると、プリチャージ信号ＰＲを低
レベルにして、イコライズ回路Ｔ３２、プリチャージ回
路Ｔ４２、Ｔ５２をすべて悲導通状態にして、ビット線
ＢＬ２及びビット線バー＃ＢＬ２、センスノードＳ２及
びセンスノードバー＃Ｓ２をすべて高インピーダンス状
態にする。この動作サイクル期間中、このコラムブロッ
クは選択されないので、ブロック選択信号ＢＳ２は低レ
ベルであり、トランスファ回路Ｔ１２及びＴ２２は常に
導通状態となっている。このため、トランスファ回路Ｔ
１２及びＴ２２の制御ゲートに対して、繰り返し充放電
する必要がなく、昇圧回路の負担が軽減される。次に、
ワード線ＷＬ１が高レベル（Ｖｐｐ）にされると、メモ
リセルＭＣ１２内に記憶している情報がビット線ＢＬ２
及びセンスアンプＳＡ２のセンスノードＳ２に読み出さ
れる。このとき、トランスファ回路Ｔ１２、Ｔ２２によ
り、センスアンプＳＡ２のセンスノードＳ２及びセンス
ノードバー＃Ｓ２は、ビット線ＢＬ２及びビット線バー
＃ＢＬ２から分離されないので、センスアンプ駆動信号
ＳＥを高レベルに、センスアンプ駆動信号バー＃ＳＥを
低レベルにして、センスアンプＳＡ２を活性化すると、
センスノードＳ２及びセンスノードバー＃Ｓ２間に読み
出した微小差信号は、センスアンプＳＡ２に於いて、選
択コラムに於けるよりもゆっくりと大振幅信号に差動増
幅される。しかし、コラム選択信号ＣＳ２は低レベルで
あるので、センスノードＳ２及びセンスノードバー＃Ｓ
２の信号はデータ線ＤＢ及びデータ線バー＃ＤＢへは伝
達されない。最後に、転送制御信号バー＃ＴＧが低レベ
ルに戻り、この大振幅信号をビット線ＢＬ２及びビット
線バー＃ＢＬ２を介してメモリセルＭＣ１２に再び書き
戻す。センスノードＳ２及びセンスノードバー＃Ｓ２の
信号は、データ線ＤＢ及び＃ＤＢに転送する必要がない
ため、増幅動作が緩慢であっても問題はないものであ
る。
【００１９】
【発明の効果】以上詳細に説明したように、本発明の半
導体記憶装置は、複数のビット線対、複数のワード線、
該ビット線とワード線との交点に配置された複数のメモ
リセルよりなるメモリセルアレイ、上記ビット線対間の
電位差を増幅する複数のセンスアンプ、上記ビット線と
上記センスアンプとの間に配置された複数のスイッチン
グ素子、外部入力アドレスに応じて上記メモリセルアレ
イ上のビット線対を選択する列デコーダを含み、上記複
数のスイッチング素子を導通状態とし、また、外部入力
アドレスに応じてワード線を選択することにより複数の
メモリセルに蓄積されていたデータを複数のセンスアン
プに伝達し、その後、上記スイッチング素子を非導通状
態として、上記センスアンプに於けるセンス動作を行わ
せる構成とした半導体記憶装置に於いて、上記非導通状
態とするスイッチング素子を、上記列デコーダにより選
択されるビット線対のスイッチング素子のみとし、それ
以外のスイッチング素子は導通状態を継続させる構成と
したことを特徴とするものであり、かかる本発明の半導
体記憶装置によれば、非選択ビット線対のスイッチング
素子を非導通状態としないため、複数のスイッチング素
子の制御入力の充放電量を著しく減少させることができ
る。したがって、内部昇圧回路の負担を軽減することが
でき、その回路規模の縮小を図ることができるものであ
る。
導体記憶装置は、複数のビット線対、複数のワード線、
該ビット線とワード線との交点に配置された複数のメモ
リセルよりなるメモリセルアレイ、上記ビット線対間の
電位差を増幅する複数のセンスアンプ、上記ビット線と
上記センスアンプとの間に配置された複数のスイッチン
グ素子、外部入力アドレスに応じて上記メモリセルアレ
イ上のビット線対を選択する列デコーダを含み、上記複
数のスイッチング素子を導通状態とし、また、外部入力
アドレスに応じてワード線を選択することにより複数の
メモリセルに蓄積されていたデータを複数のセンスアン
プに伝達し、その後、上記スイッチング素子を非導通状
態として、上記センスアンプに於けるセンス動作を行わ
せる構成とした半導体記憶装置に於いて、上記非導通状
態とするスイッチング素子を、上記列デコーダにより選
択されるビット線対のスイッチング素子のみとし、それ
以外のスイッチング素子は導通状態を継続させる構成と
したことを特徴とするものであり、かかる本発明の半導
体記憶装置によれば、非選択ビット線対のスイッチング
素子を非導通状態としないため、複数のスイッチング素
子の制御入力の充放電量を著しく減少させることができ
る。したがって、内部昇圧回路の負担を軽減することが
でき、その回路規模の縮小を図ることができるものであ
る。
【図１】本発明の半導体記憶装置の一実施形態のメモリ
セルアレイ部の一例を示す回路図である。
セルアレイ部の一例を示す回路図である。
【図２】同実施形態の動作波形図である。
【図３】従来の半導体記憶装置のメモリセルアレイ部の
一例を示す回路図である。
一例を示す回路図である。
【図４】同半導体記憶装置の動作波形図である。
ＭＣ１１、… メモリセル ＷＬ１、ＷＬ２ ワード線 ＢＬ１、ＢＬ２ ビット線 ＃ＢＬ１、＃ＢＬ２ ビット線バー ＳＡ１、ＳＡ２ センスアンプ Ｔ１１、… トランスファ回路 ＮＡＮＤ１、ＮＡＮＤ２ ナンド回路 Ｔ６１、… コラム選択ゲート ＃ＴＧ 転送制御信号バー ＢＳ１、ＢＳ２ ブロック選択信号 ＣＳ１、ＣＳ２ コラム選択信号
Claims (1)
- 【請求項１】 複数のビット線対、複数のワード線、該
ビット線とワード線との交点に配置された複数のメモリ
セルよりなるメモリセルアレイ、上記ビット線対間の電
位差を増幅する複数のセンスアンプ、上記ビット線と上
記センスアンプとの間に配置された複数のスイッチング
素子、外部入力アドレスに応じて上記メモリセルアレイ
上のビット線対を選択する列デコーダを含み、上記複数
のスイッチング素子を導通状態とし、また、外部入力ア
ドレスに応じてワード線を選択することにより複数のメ
モリセルに蓄積されていたデータを複数のセンスアンプ
に伝達し、その後、上記スイッチング素子を非導通状態
として、上記センスアンプに於けるセンス動作を行わせ
る構成とした半導体記憶装置に於いて、 上記非導通状態とするスイッチング素子を、上記列デコ
ーダにより選択されるビット線対のスイッチング素子の
みとし、それ以外のスイッチング素子は導通状態を継続
させる構成としたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207477A JPH1153884A (ja) | 1997-08-01 | 1997-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207477A JPH1153884A (ja) | 1997-08-01 | 1997-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153884A true JPH1153884A (ja) | 1999-02-26 |
Family
ID=16540409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207477A Pending JPH1153884A (ja) | 1997-08-01 | 1997-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
| JP2023121797A (ja) * | 2017-06-27 | 2023-08-31 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
1997
- 1997-08-01 JP JP9207477A patent/JPH1153884A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
| JP2023121797A (ja) * | 2017-06-27 | 2023-08-31 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US12183415B2 (en) | 2017-06-27 | 2024-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
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