JPH1153890A - フラッシュメモリ - Google Patents

Abstract

(57)【要約】 【課題】 ゲートディスターブを検出するためには同一
メモリに対し２回読み出しを行う必要があり、また読出
単位はセンスアンプの数で制限されるためゲートディス
ターブの検出に時間がかかり、またワード線に接続され
ているメモリセルの数を増やした場合、さらに検出時間
が長くなる課題があった。 【解決手段】 メモリセルアレイのワード線にコントロ
ールゲートが接続されたモニタ用メモリセルと、該モニ
タ用メモリセルのドレインに接続されたモニタ用ビット
線とを備えたフラッシュメモリである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ書込時に
発生するゲートディスターブの検出を効率的に行うこと
の出来るフラッシュメモリ、特にデータの書き込みにＦ
Ｎトンネル現象を利用するフラッシュメモリに関するも
のである。

【０００２】

【従来の技術】図７は、従来のフラッシュメモリの構成
の一部を示す回路図である。図において、６ａ〜６ｎ，
７ａ〜７ｎはメモリセル、５ａ，５ｂはメモリセル６ａ
〜６ｎおよび７ａ〜７ｎのコントロールゲートにそれぞ
れ接続されたワード線、８ａはメモリセル６ａおよびメ
モリセル７ａのドレインに接続されたビット線、８ｂは
メモリセル６ｂおよびメモリセル７ｂのドレインに接続
されたビット線、８ｎはメモリセル６ｎおよびメモリセ
ル７ｎのドレインに接続されたビット線、９はメモリセ
ルアレイである。図８は、図７に示したメモリセル６
ａ，６ｂの断面構造の等価回路である。図において、１
５はＰ基盤、１６ｂはＰ基盤１５上に形成されたＮ−ウ
ェル、１７ｂはＮ−ウェル１６ｂ内に形成されたＰ−ウ
ェル、２０ａ，２０ｂはフローティングゲート、２１
ａ，２１ｂはコントロールゲート、２２ａはビット線８
ａに接続されたドレイン、２２ｂはビット線８ｂに接続
されたドレイン、２３ａ，２３ｂはソース線３に接続さ
れたソースである。

【０００３】以下、従来のフラッシュメモリの書込動作
を説明する。メモリセル６ａに書き込みを行う場合、ワ
ード線５ａに−１１Ｖ、ビット線８ａに１２Ｖの電圧を
印加する。Ｐ−ウェル１７ｂは０Ｖ、ソース線３、ビッ
ト線８ｂはフローティングである。メモリセル６ａで
は、コントロールゲート２１ａとドレイン２２ａ間の電
界によりフローティングゲート２０ａに蓄えられている
電子がＦＮトンネル現象によりドレイン２２ａに引き抜
かれて書き込みが行われる。このとき、書き込みを行わ
ないメモリセル６ｂでも、コントロールゲート２１ｂと
Ｐ−ウェル１７ｂ間の電界によりフローティングゲート
２０ｂから電子の引き抜きが起こり、メモリ閾値電圧
（以下、ＶＴＨという）が低下する。この現象が所謂ゲ
ートディスターブである。書き込みにＦＮトンネル現象
を利用するフラッシュメモリは、構造上ゲートディスタ
ーブが発生するため、書き込みを行う毎にゲートディス
ターブの検出を行い、メモリＶＴＨが低下しているメモ
リセルに対して消し戻しを実行する必要がある。

【０００４】書き込みを行わないメモリセルのメモリＶ
ＴＨの低下を検出するためには、データ書込毎に書き込
みを行ったメモリセルが接続されたワード線に接続され
ている全メモリに対し、ゲートに通常の読出電圧を印加
した状態で１回目の読み出しを行う。しかる後にゲート
に消去ベリファイ電圧を印加した状態で２回目の読み出
しを行う。この読み出しはセンスアンプの数で規定され
る単位毎に行う。そして、読出完了後に読み出したデー
タを比較することによりメモリＶＴＨの低下を検出す
る。

【０００５】

【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されているので、ゲートディスタ
ーブを検出するためには同一メモリに対し２回読み出し
を行う必要があり、また読出単位はセンスアンプの数で
制限されるためゲートディスターブの検出に時間がかか
り、またワード線に接続されているメモリセルの数を増
やした場合、さらに検出時間が長くなる課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、ゲートディスターブの検出を短時
間で行うことの可能なフラッシュメモリを得ることを目
的とする。

【０００７】

【課題を解決するための手段】請求項１記載の発明に係
るフラッシュメモリは、コントロールゲートがメモリセ
ルアレイのワード線に接続されたモニタ用メモリセル
と、該モニタ用メモリセルのドレインに接続されたモニ
タ用ビット線とを備えるようにしたものである。

【０００８】請求項２記載の発明に係るフラッシュメモ
リは、消去時のメモリ閾値電圧を消去ベリファイ電圧以
上とする複数のメモリセルからなるメモリセルアレイ
と、前記メモリセルのコントロールゲートとモニタ用メ
モリセルのコントロールゲートとを接続したワード線
と、前記メモリセルのドレインに接続されたビット線と
を有し、コントロールゲートが前記メモリセルのコント
ロールゲートとワード線により接続され、初期のメモリ
閾値電圧が、前記消去ベリファイ電圧より低い第２閾値
電圧と当該第２閾値電圧より低い第１閾値電圧との間の
電圧範囲内に制御され、前記メモリセルアレイへのデー
タ書込後、前記メモリセルに対する読出電圧以上、かつ
前記第１閾値電圧より小さいモニタセル読出電圧で内容
が読み出されるモニタ用メモリセルとを備えるようにし
たものである。

【０００９】請求項３記載の発明に係るフラッシュメモ
リは、メモリセルアレイのメモリセルのコントロールゲ
ートに対しワード線により各コントロールゲートが並列
に接続されている複数のモニタ用メモリセルを備えるよ
うにしたものである。

【００１０】請求項４記載の発明に係るフラッシュメモ
リは、消去時のメモリ閾値電圧が消去ベリファイ電圧と
当該消去ベリファイ電圧より大きい第４閾値電圧との間
である複数のメモリセルからなるメモリセルアレイと、
前記メモリセルのコントロールゲートに接続されたワー
ド線と、前記メモリセルのドレインに接続されたビット
線と、初期状態が消去状態であり、消去時のメモリ閾値
電圧が前記消去ベリファイ電圧以上、前記第４閾値電圧
以下であり、前記メモリセルアレイへのデータ書込後、
前記消去ベリファイ電圧と前記メモリセルの読出電圧と
の間のモニタセル読出電圧で内容が読み出される、前記
ワード線にそれぞれのコントロールゲートが並列に接続
された複数のモニタ用メモリセルと、該複数のモニタ用
メモリセルのドレインに接続されたモニタ用ビット線と
を備えるようにしたものである。

【００１１】請求項５記載の発明に係るフラッシュメモ
リは、メモリセルアレイのメモリセルへの書込ベリファ
イと同時にモニタ用メモリセルの消去ベリファイを行う
ために導通・非導通状態が制御される、前記メモリセル
と前記モニタ用メモリセルのコントロールゲート間のワ
ード線に接続された第１のスイッチ、および前記モニタ
用メモリセルのコントロールゲートと消去ベリファイ電
圧入力端の間に接続された第２のスイッチを備えるよう
にしたものである。

【００１２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
フラッシュメモリの一部分の構成を示す回路図である。
図において、１ａはコントロールゲートがワード線５ａ
に接続され、ソースがソース線３に接続されたモニタ用
メモリセル、１ｂはコントロールゲートがワード線５ｂ
に接続され、ソースがソース線３に接続されたモニタ用
メモリセル、２はモニタ用メモリセル１ａ，１ｂのドレ
インに接続されたモニタ用ビット線である。６ａ〜６
ｎ，７ａ〜７ｎはメモリセル、５ａ，５ｂはメモリセル
６ａ〜６ｎおよび７ａ〜７ｎのコントロールゲートにそ
れぞれ接続されたワード線、８ａはメモリセル６ａおよ
びメモリセル７ａのドレインに接続されたビット線、８
ｂはメモリセル６ｂおよびメモリセル７ｂのドレインに
接続されたビット線、８ｎはメモリセル６ｎおよびメモ
リセル７ｎのドレインに接続されたビット線、９はメモ
リセルアレイである。

【００１３】図２は図１のメモリセル６ａ〜６ｎ，７ａ
〜７ｎおよびモニタ用メモリセル１ａ，１ｂのメモリＶ
ＴＨの管理範囲を示す説明図であり、横軸はメモリＶＴ
Ｈを示している。図において、１００はモニタ用メモリ
セル１ａ，１ｂの消去時のメモリＶＴＨ、１０１はメモ
リセル６ａ〜６ｎ，７ａ〜７ｎの消去時のメモリＶＴＨ
の管理値、１０２はモニタ用メモリセル１ａ，１ｂのメ
モリＶＴＨの最大許容シフト幅である。

【００１４】モニタ用メモリセル１ａ，１ｂは消去時の
メモリＶＴＨがＶ１（第１閾値電圧）とＶ２（第２閾値
電圧）の間になるように制御する。メモリセルの読出電
圧をＶＲ、消去ベリファイ電圧をＶＥ、モニタ用メモリ
セル１ａ，１ｂの読出電圧をＶ３として、ＶＲ≦Ｖ３＜
Ｖ１＜Ｖ２＜ＶＥの関係になるようにする。メモリセル
６ａに書き込みを行うと、メモリセル６ａと同一ワード
線５ａが接続されているモニタ用メモリセル１ａのコン
トロールゲートにも−１１Ｖが印加される。メモリセル
６ａの書込ベリファイ後、モニタ用メモリセル１ａの内
容を読出電圧Ｖ３で読み出す。モニタ用メモリセル１
ａ，１ｂはメモリＶＴＨが（Ｖ２−Ｖ３）以上シフトす
ると読出値が期待値と反転した値になるが、メモリセル
６ｂ〜６ｎはメモリＶＴＨが（ＶＥ−ＶＲ）シフトしな
い限り正常な読み出しが可能である。従って、モニタ用
メモリセル１ａ，１ｂがゲートディスターブが生じ、メ
モリＶＴＨが（Ｖ２−Ｖ３）以上シフトしていること
を、当該モニタ用メモリセルの前記読出値と前記期待値
との比較結果により検出することで、メモリセルのゲー
トディスターブを検出することが可能である。

【００１５】以上のように、この実施の形態１では、モ
ニタ用メモリセル１ａの読み出しを行い、読み出した値
と期待値とを比較する。モニタ用メモリセル１ａを読み
出し電圧Ｖ３（ＶＲ≦Ｖ３＜Ｖ１＜Ｖ２＜ＶＥ）で読み
出したとき、読み出した値と期待値とは異なった値（モ
ニタ用メモリセルの消去状態とは異なる状態に対応した
値）になった場合、モニタ用メモリセル１ａはゲートデ
ィスターブによるメモリＶＴＨの低下が発生している。
このときメモリセル６ｂ〜６ｎでも同様にメモリＶＴＨ
の低下により読み出し特性が悪くなっている。このよう
に、メモリセル６ｂ〜６ｎがゲートディスターブにより
正常に読み出せなくなるかどうかの判定が可能になるフ
ラッシュメモリが得られる効果がある。また、共通する
ワード線毎のゲートディスターブをモニタ用メモリセル
により検出できるので、ゲートディスターブ検出時間を
短縮できるフラッシュメモリが得られる効果がある。

【００１６】実施の形態２．図３は、この発明の実施の
形態２によるフラッシュメモリの一部分の構成を示す回
路図である。図３において図２と同一または相当の部分
については同一符号を付し説明を省略する。図におい
て、１ａ，１ｃ，１ｘはコントロールゲートがワード線
５ａに接続されたモニタ用メモリセル、１ｂ，１ｄ，１
ｙはコントロールゲートがワード線５ｂに接続されたモ
ニタ用メモリセルである。モニタ用メモリセル１ａ，１
ｃ，１ｘのソースはソース線３と、ドレインはモニタ用
ビット線２と接続されている。

【００１７】図４は、図３に示すメモリセル６ａ〜６
ｎ，７ａ〜７ｎおよびモニタ用メモリセル１ａ，１ｂの
メモリＶＴＨの管理範囲を示す説明図であり、横軸はメ
モリＶＴＨを示している。図において、１０３はモニタ
用メモリセル１ａ，１ｂおよびメモリセル６ａ〜６ｎ，
７ａ〜７ｎの消去時のメモリＶＴＨの管理値、１０２ａ
はモニタ用メモリセル１ａ，１ｂのメモリＶＴＨの最大
許容シフト幅、１０２ｂはメモリセルのメモリＶＴＨの
シフト幅である。

【００１８】モニタ用メモリセル１ａ，１ｂおよびメモ
リセル６ａ〜６ｎ，７ａ〜７ｎは、消去時のメモリＶＴ
Ｈを消去ベリファイ電圧ＶＥとＶ４（第４閾値電圧）の
間に入るように制御する。メモリセルの読出電圧をＶ
Ｒ、モニタ用メモリセルの読出電圧をＶ５とすると、各
電圧はＶＲ＜Ｖ５＜ＶＥ＜Ｖ４の関係になるようにし
て、（Ｖ４−Ｖ５）＜（ＶＥ−ＶＲ）の関係が成り立つ
ようにする。そして、（Ｖ４−Ｖ５）＜（ＶＥ−ＶＲ）
の関係が成立するように読出電圧Ｖ５を設定すること
で、読出電圧Ｖ５が読出電圧ＶＲに近づくにつれて読み
出しに要する時間が長くなるのを防ぐ。メモリセル６ａ
に書き込みを行うと、メモリセル６ａと同一ワード線５
ａが接続されているモニタ用メモリセル１ａ，１ｃ，１
ｘのコントロールゲートにも−１１Ｖが印加される。メ
モリセル６ａの書込ベリファイ後、モニタ用メモリセル
１ａ，１ｃ，１ｘを読出電圧Ｖ５で読み出す。

【００１９】モニタ用メモリセル１ａ，１ｃ，１ｘにお
いて少なくとも１セルのＶＴＨが（Ｖ４−Ｖ５）以上シ
フトすると、モニタ用メモリセルの読出値は期待値と反
転した値になる。メモリセル６ａに書き込みを行うこと
によりゲートディスターブが他のメモリセルに発生する
状況下では、モニタ用メモリセル１ａ，１ｃ，１ｘにお
いてもゲートディスターブが発生していると考えられ
る。そして、モニタ用メモリセル１ａ，１ｃ，１ｘの少
なくとも１セルのメモリＶＴＨが（Ｖ４−Ｖ５）以上シ
フトしていると、モニタ用メモリセル１ａ，１ｃ，１ｘ
に対し読出電圧Ｖ５で読み出しを行った場合、読み出し
た値は期待値と反転した値になる。

【００２０】従って、この実施の形態２では、複数のモ
ニタ用メモリセルが同一のワード線に並列接続されてい
ることから、各モニタ用メモリセルにおけるフローティ
ングゲートからの電子の引き抜きの状態がモニタ用メモ
リセルの並列接続個数に応じて増幅される結果、ゲート
ディスターブの検出感度を上げることが可能なフラッシ
ュメモリが得られる効果がある。また、各モニタ用メモ
リセルを並列接続することで、モニタ用メモリセルに生
じている特性上のバラツキによるゲートディスターブ検
出精度の低下を抑制でき、ゲートディスターブの検出に
ついて信頼性および精度の高いフラッシュメモリが得ら
れる効果がある。

【００２１】実施の形態３．図５は、この発明の実施の
形態３によるフラッシュメモリの一部分の構成を示す回
路図である。図５において図１と同一または相当の部分
については同一符号を付し説明を省略する。図におい
て、５ｃはモニタ用メモリセル１ａに接続されたワード
線、５ｄはモニタ用メモリセル１ｄに接続されたワード
線、５ｅ，５ｆはモニタ用メモリセルの図示しない読出
電圧発生回路に接続されたワード線、４ａはワード線５
ａとワード線５ｃの間に設けたＮチャネルトランジスタ
（第１のスイッチ）、４ｂはワード線５ｂとワード線５
ｄの間に設けたＮチャネルトランジスタ（第１のスイッ
チ）、４ｃはワード線５ｃとワード線５ｅの間に設けら
れたＰチャネルトランジスタ（第２のスイッチ）、４ｄ
はワード線５ｄとワード線５ｆの間に設けられたＰチャ
ネルトランジスタ（第２のスイッチ）、１０はＮチャネ
ルトランジスタ４ａ，４ｂのゲートに接続された制御信
号線、１１はＮチャネルトランジスタ４ａ，４ｂのバッ
クゲート電圧を供給する制御電圧線、１２はＰチャネル
トランジスタ４ｃ，４ｄのゲートに接続された制御信号
線である。

【００２２】図６は、Ｎチャネルトランジスタ４ａ，４
ｂの断面構造図である。図６において図５と同一または
相当の部分については同一符号を付し説明を省略する。
図において、１３はワード線５ａに接続されているソー
ス線、１４はドレイン線、１５はＰ基盤、１６ａはＰ基
盤１５に設けられたＮ−ウェル、１７ａはＮ−ウェル１
５内に設けられたＰ−ウェルである。Ｐ基盤１５は０
Ｖ、Ｎ−ウェル１６ａはフローティングである。

【００２３】次に動作について説明する。メモリセル６
ａに書き込みを行う場合、ワード線５ａに−１１Ｖを印
加する。このときＮチャネルトランジスタ４ａは、制御
電圧線１１に−１１Ｖ、制御信号線１０に０Ｖを印加す
る。ソース線１３はワード線５ａに接続されているため
−１１Ｖが印加される。これによりＮチャネルトランジ
スタ４ａはＯＮ状態となり、モニタ用メモリセル１ａの
コントロールゲートにも−１１Ｖが供給される。Ｎチャ
ネルトランジスタ４ｂも同時にＯＮ状態となるが、ワー
ド線５ｂには０Ｖが印加されるため、モニタ用メモリセ
ル１ｂのワード線電圧も０Ｖとなる。一方、Ｐチャネル
トランジスタ４ｃ，４ｄは制御信号線１２をモニタ用メ
モリセル読出電圧と同一電圧にする。これによりＰチャ
ネルトランジスタ４ｃ，４ｄはＯＦＦ状態となり、ワー
ド線５ａの電圧が前記読出電圧発生回路に逆流すること
が防止される。

【００２４】メモリセル６ａの書込ベリファイを行う場
合は、ワード線５ａに書込ベリファイ電圧を印加する。
ここでは便宜的に書込ベリファイ電圧を２Ｖとする。こ
のとき、Ｎチャネルトランジスタ４ａは、制御電圧線１
１に０Ｖ、制御信号線１０を０Ｖにする。これによりＮ
チャネルトランジスタ４ａはＯＦＦ状態となり、モニタ
用メモリセル１ａはワード線５ａから分離される。Ｐチ
ャネルトランジスタ４ｃは制御信号線１２に０Ｖを印加
することによりＯＮ状態となり、モニタ用メモリセル１
ａのワード線５ｃには前記読出電圧発生回路からモニタ
用メモリセル読出電圧が印加される。

【００２５】この結果、実施の形態３ではメモリセル６
ａとモニタ用メモリセル１ａに異なる電圧を同時に印加
することが可能となり、メモリセル６ａの書込ベリファ
イとモニタ用メモリセル１ａの読み出しを同時に行うこ
とが出来、ゲートディスターブ検出に要する時間を削減
できるフラッシュメモリが得られる効果がある。

【００２６】

【発明の効果】以上のように、請求項１記載の発明によ
れば、メモリセルアレイのワード線にコントロールゲー
トが接続されたモニタ用メモリセルと、該モニタ用メモ
リセルのドレインに接続されたモニタ用ビット線とを備
えるように構成したので、書き込みを行ったメモリセル
のワード線に接続されたモニタ用メモリセルの内容を読
み出すことにより、ゲートディスターブによるメモリ閾
値電圧のシフトを前記モニタ用メモリセルにより検出す
ることが可能であり、書込毎にワード線に接続されたメ
モリ全てについてゲートディスターブの検査を行う必要
がなく、ゲートディスターブ検出時間を短縮できる効果
がある。

【００２７】請求項２記載の発明によれば、コントロー
ルゲートがメモリセルのコントロールゲートとワード線
により接続され、初期のメモリ閾値電圧が、消去ベリフ
ァイ電圧より低い第２閾値電圧と当該第２閾値電圧より
低い第１閾値電圧との間の電圧範囲内に制御され、メモ
リセルアレイへのデータ書込後、前記メモリセルに対す
る読出電圧以上、かつ前記第１閾値電圧より小さいモニ
タセル読出電圧で内容が読み出されるモニタ用メモリセ
ルとを備えるように構成したので、前記メモリセルアレ
イへのデータ書込によりゲートディスターブが発生する
と、前記モニタ用メモリセルのメモリ閾値電圧がシフト
して前記モニタセル読出電圧で読み出された内容が反転
するため、ゲートディスターブによるメモリ閾値電圧の
シフトを前記モニタ用メモリセルにより検出することが
可能であり、書込毎にワード線に接続されたメモリ全て
についてゲートディスターブの検査を行う必要がなく、
ゲートディスターブ検出時間を短縮できる効果がある。

【００２８】請求項３記載の発明によれば、メモリセル
アレイのメモリセルのコントロールゲートに対し各コン
トロールゲートがワード線により並列に接続されている
複数のモニタ用メモリセルを備えるように構成したの
で、前記モニタ用メモリセルにおけるフローティングゲ
ートからの電子の引き抜きの状態がモニタ用メモリセル
の並列接続個数に応じて増幅される結果、ゲートディス
ターブの検出感度を上げることが出来、また書込毎にワ
ード線に接続されたメモリ全てについてゲートディスタ
ーブの検査を行う必要がなく、ゲートディスターブ検出
時間を短縮できる効果がある。

【００２９】請求項４記載の発明によれば、初期状態が
消去状態であり、消去時のメモリ閾値電圧が消去ベリフ
ァイ電圧以上、第４閾値電圧以下であり、メモリセルア
レイへのデータ書込後、前記消去ベリファイ電圧とメモ
リセルの読出電圧との間のモニタセル読出電圧で内容が
読み出される、ワード線にそれぞれのコントロールゲー
トが並列に接続された複数のモニタ用メモリセルと、該
複数のモニタ用メモリセルのドレインに接続されたモニ
タ用ビット線とを備えるように構成したので、前記モニ
タ用メモリセルにおけるフローティングゲートからの電
子の引き抜きの状態がモニタ用メモリセルの並列接続個
数に応じて増幅され、またモニタ用メモリセルの少なく
とも１セルのメモリ閾値電圧が前記モニタセル読出電圧
を下回ると、前記モニタ用メモリセルから読み出した値
は期待値と反転した値になるため、ゲートディスターブ
の検出感度を上げることが出来、さらに前記モニタ用メ
モリセルの特性上のバラツキによるゲートディスターブ
の検出精度の低下を防止でき、また書込毎にワード線に
接続されたメモリ全てについてゲートディスターブの検
査を行う必要がなく、ゲートディスターブ検出時間を短
縮できる効果がある。

【００３０】請求項５記載の発明によれば、メモリセル
アレイのメモリセルへの書込ベリファイと同時にモニタ
用メモリセルの消去ベリファイを行うために導通・非導
通状態が制御される、前記メモリセルと前記モニタ用メ
モリセルのコントロールゲート間のワード線に接続され
た第１のスイッチ、および前記モニタ用メモリセルのコ
ントロールゲートと消去ベリファイ電圧入力端の間に接
続された第２のスイッチを備えるように構成したので、
前記メモリセルの書込ベリファイと前記モニタ用メモリ
セルの読み出しを同時に行うことが出来、ゲートディス
ターブ検出に要する時間を削減できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリの一部分の構成を示す回路図である。

【図２】 この発明の実施の形態１によるフラッシュメ
モリのメモリセルおよびモニタ用メモリセルのメモリ閾
値電圧の管理範囲を示す説明図である。

【図３】 この発明の実施の形態２によるフラッシュメ
モリの一部分の構成を示す回路図である。

【図４】 この発明の実施の形態２によるフラッシュメ
モリのメモリセルおよびモニタ用メモリセルのメモリ閾
値電圧の管理範囲を示す説明図である。

【図５】 この発明の実施の形態３によるフラッシュメ
モリの一部分の構成を示す回路図である。

【図６】 この発明の実施の形態３によるフラッシュメ
モリのＮチャネルトランジスタの断面構造図である。

【図７】 従来のフラッシュメモリの一部分の構成を示
す回路図である。

【図８】 従来のフラッシュメモリのメモリセルの断面
構造図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ，１ｘ，１ｙ モニタ用メモリ
セル、２ モニタ用ビット線、４ａ，４ｂ Ｎチャネル
トランジスタ（第１のスイッチ）、４ｃ，４ｄＰチャネ
ルトランジスタ（第２のスイッチ）、５ａ，５ｂ，５
ｃ，５ｄ ワード線、６ａ〜６ｎ，７ａ〜７ｎ メモリ
セル、８ａ，８ｂ，８ｎ ビット線、９メモリセルアレ
イ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイのワード線にコントロ
   ールゲートが接続されたモニタ用メモリセルと、該モニ
   タ用メモリセルのドレインに接続されたモニタ用ビット
   線とを備えたフラッシュメモリ。
2. 【請求項２】 消去時のメモリ閾値電圧を消去ベリファ
   イ電圧以上とする複数のメモリセルからなるメモリセル
   アレイと、 前記メモリセルのコントロールゲートとモニタ用メモリ
   セルのコントロールゲートとを接続したワード線と、 前記メモリセルのドレインに接続されたビット線とを有
   し、 コントロールゲートが前記メモリセルのコントロールゲ
   ートとワード線により接続され、初期のメモリ閾値電圧
   が、前記消去ベリファイ電圧より低い第２閾値電圧と当
   該第２閾値電圧より低い第１閾値電圧との間の電圧範囲
   内に制御され、前記メモリセルアレイへのデータ書込
   後、前記メモリセルに対する読出電圧以上、かつ前記第
   １閾値電圧より小さいモニタセル読出電圧で内容が読み
   出されるモニタ用メモリセルとを備えた請求項１記載の
   フラッシュメモリ。
3. 【請求項３】 メモリセルアレイのメモリセルのコント
   ロールゲートに対し、各コントロールゲートがワード線
   により並列に接続されている複数のモニタ用メモリセル
   を備えていることを特徴とする請求項１記載のフラッシ
   ュメモリ。
4. 【請求項４】 消去時のメモリ閾値電圧が消去ベリファ
   イ電圧と当該消去ベリファイ電圧より大きい第４閾値電
   圧との間である複数のメモリセルからなるメモリセルア
   レイと、 前記メモリセルのコントロールゲートに接続されたワー
   ド線と、 前記メモリセルのドレインに接続されたビット線と、 初期状態が消去状態であり、消去時のメモリ閾値電圧が
   前記消去ベリファイ電圧以上、前記第４閾値電圧以下で
   あり、前記メモリセルアレイへのデータ書込後、前記消
   去ベリファイ電圧と前記メモリセルの読出電圧との間の
   モニタセル読出電圧で内容が読み出される、前記ワード
   線にそれぞれのコントロールゲートが並列に接続された
   複数のモニタ用メモリセルと、 該複数のモニタ用メモリセルのドレインに接続されたモ
   ニタ用ビット線とを備えたことを特徴とする請求項３記
   載のフラッシュメモリ。
5. 【請求項５】 メモリセルアレイのメモリセルへの書込
   ベリファイと同時にモニタ用メモリセルの消去ベリファ
   イを行うために導通・非導通状態が制御される、前記メ
   モリセルと前記モニタ用メモリセルのコントロールゲー
   ト間のワード線に接続された第１のスイッチ、および前
   記モニタ用メモリセルのコントロールゲートと消去ベリ
   ファイ電圧入力端の間に接続された第２のスイッチを備
   えたことを特徴とする請求項２または請求項４記載のフ
   ラッシュメモリ。