JPH1153894A

JPH1153894A - 検査方法および半導体集積回路装置

Info

Publication number: JPH1153894A
Application number: JP9208799A
Authority: JP
Inventors: Seihachi Ide; 成八井手; Masaya Muranaka; 雅也村中; Hideaki Kato; 英明加藤; Isamu Fujii; 勇藤井; Kazuya Makabe; 一也真壁; Masashi Miura; 真史三浦; Kiyoshi Nakai; 潔中井; Yutaka Ito; 伊藤　　豊
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-08-04
Filing date: 1997-08-04
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】短時間で確実にアイソレーション不良ビット
を検出する。【解決手段】プローブ試験のＹスキャンなどの前に、
それぞれのメモリセルに印加される基板電位を、１ビッ
ト当たり１０ｍｓ以下の試験時間となるように浅くした
基板電位を設定し、アイソレーション試験を行う。たと
えば、実使用時の基板電位が−0.１Ｖの場合、データ保
持時間はマージンを含めて１００ｍｓが必要であるが、
基板電位を−0.５Ｖとすることによりデータ保持時間は
マージンを含めて１ｍｓあればよいことになる。これに
よってアイソレーション試験の加速試験となり、かつプ
ローブ試験時のＹスキャンにおいてアイソレーション試
験も同時に行うことができ、短時間で確実にアイソレー
ション不良ビットを検出することができるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、検査方法および半
導体集積回路装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）な
どのメモリセルにおけるアイソレーション試験に適用し
て有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置は、たとえば、ｇｒｏ
ｗｎ−ｉｎ欠陥であるＣＯＰ（ＣｒｙｓｔａｌＯｒｉ
ｇｉｎａｔｅｄＰａｒｔｉｃｌｅ／Ｐｉｔ）などによ
り正常なＬＯＣＯＳが形成されず、寄生ＭＯＳのしきい
値電圧が低くなるためにアイソレーション不良ビットの
原因となっており、このアイソレーション不良ビット
は、プローブ試験時などにアイソレーション試験を行う
ことが長時間となるために困難であるので、スクリーニ
ング試験によって選別を行っている。

【０００３】なお、この種の半導体集積回路装置の試験
法について詳しく述べてある例としては、昭和５９年１
１月３０日、株式会社オーム社発行、社団法人電子通
信学会（編）、「ＬＳＩハンドブック」Ｐ６５８〜Ｐ６
６１があり、この文献には、メモリＬＳＩの各種の試験
技術が記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
なスクリーニング試験によるアイソレーション不良ビッ
トの選別では、次のような問題点があることを本発明者
は見い出した。

【０００５】すなわち、製品となった半導体集積回路装
置をスクリーニングするので、選別歩留まりが低下して
しまい、生産性が下がるという問題がある。

【０００６】本発明の目的は、短時間で確実にアイソレ
ーション不良ビットを検出することのできる検査方法お
よび半導体集積回路装置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の検査方法は、試験時間
が１ビット当たり１０ｍｓ以下になるように基板電位を
浅く設定してアイソレーション試験を行うものである。

【００１０】また、本発明の検査方法は、試験時間が１
ビット当たり１０ｍｓ以下になるようにワード線電位を
高く設定してアイソレーション試験を行うものである。

【００１１】それにらより、アイソレーション試験の時
間を大幅に短縮することができ、かつ確実に行うことが
できる。

【００１２】さらに、本発明の検査方法は、試験時間が
１ビット当たり１０ｍｓ以下になるように基板電位を浅
く設定し、かつワード線電位を高く設定してアイソレー
ション試験を行うものである。

【００１３】それにより、アイソレーション試験の時間
をより大幅に短縮することができ、かつ確実に行うこと
ができる。

【００１４】また、本発明の半導体集積回路装置は、基
板電位として所定の電位を生成する基板電位発生回路
と、定格基板電位を生成するように基板電位発生回路の
制御を行う第１の動作制御手段と、標準基板電位よりも
浅い試験用基板電位を生成するように基板電位発生回路
の制御を行う第２の動作制御手段と、該基板電位発生回
路の出力部と第１、第２の動作制御手段との間に接続さ
れ、外部端子から入力される所定の制御信号に基づいて
基板電位発生回路の出力部と第１の動作制御手段との電
気的な接続から基板電位発生回路の出力部と第２の動作
制御手段との電気的な接続に切り換えるスイッチング手
段とを設けたものである。

【００１５】それにより、製品となった半導体集積回路
装置においてもアイソレーション試験を容易に短時間で
行うことができるので、不良解析などを効率よく行うこ
とができる。

【００１６】さらに、本発明の半導体集積回路装置は、
基板電位として所定の電位を生成する第１の基板電位発
生回路と、定格基板電位を生成するように該基板電位発
生回路の制御を行う動作制御手段と、標準基板電位より
も浅い試験用基板電位を生成する第２の基板電位発生回
路と、第１、第２の基板電位発生回路の出力部に接続さ
れ、外部端子から入力される所定の制御信号に基づいて
第１の基板電位発生回路により生成される定格基板電位
から第２の基板電位発生回路によって生成される試験用
基板電位に切り換えて基板電位として出力するスイッチ
ング手段とを設けたものである。

【００１７】それによっても、製品となった半導体集積
回路装置においてもアイソレーション試験を容易に短時
間で行うことができるので、不良解析などを効率よく行
うことができる。

【００１８】また、本発明の半導体集積回路装置は、電
源電圧を昇圧して所定の電圧の定格ワード線電位を生成
する昇圧回路と、当該昇圧回路により定格ワード線電位
が生成されるように昇圧回路の制御を行う第１の動作制
御手段と、標準ワード線電位よりも高い試験用ワード線
電位を生成するように該昇圧回路の制御を行う第２の動
作制御手段と、昇圧回路の出力部と第１、第２の動作制
御手段との間に接続され、外部端子から入力される所定
の制御信号に基づいて昇圧回路の出力部と第１の動作制
御手段との電気的な接続から昇圧回路の出力部と第２の
動作制御手段との電気的な接続に切り換えるスイッチン
グ手段とを設けたものである。

【００１９】それによっても、製品となった半導体集積
回路装置においてもアイソレーション試験を容易に短時
間で行うことができるので、不良解析などを効率よく行
うことができる。

【００２０】以上のことにより、アイソレーション試験
を短時間で、確実に行えるので、半導体集積回路装置の
製造効率を大幅に向上することができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２２】（実施の形態１）図１は、アイソレーショ
ン試験における正常ビットおよび不良ビットのデータ保
持時間と基板電位の関係を示す図、図２は、アイソレー
ション試験における正常ビットおよび不良ビットのデー
タ保持時間とワード線電位の依存性を示す図、図３は、
本発明の実施の形態１によるアイソレーション試験を同
時に行うプローブ試験におけるＹスキャンのテストパタ
ーンである。

【００２３】本実施の形態１において、たとえば、ＤＲ
ＡＭなどのメモリにおけるアイソレーション試験は、寄
生ＭＯＳリークによるメモリセルのデータ保持時間に対
する試験であり、注目セルと隣接セルに反転したデータ
を書き込み、それらセルを分離するＬＯＣＯＳ上にある
ワード線がハイレベル状態で注目セルのデータ保持時間
に対して試験を行っている。

【００２４】次に、正常ビットおよび不良ビットのデー
タ保持時間と基板電位の関係を図１に示す。

【００２５】まず、アイソレーション不良ビットは、図
１に示すように、基板電位の依存性が大きく、アイソレ
ーションに対するデータ保持時間は基板電位に対して指
数関数的に変化している。

【００２６】たとえば、通常のアイソレーション試験に
おいて設定される基板電位は、メモリの実使用時の基板
電位と同じ−1.０Ｖ程度の電圧となっている。この場
合、図２から基板電位を−1.０Ｖに設定すると、不良ビ
ットを除去するには、各々のビットにおけるデータ保持
時間は１ビット当たりマージンを含んで１００ｍｓ程度
が必要であり、６４ＭビットＤＲＡＭのメモリにおける
アイソレーション試験を行うには８４０ｓもの試験時間
が必要となってしまう。

【００２７】一方、基板電位を−0.５Ｖ程度の電圧に設
定すると、図１に示すように、各々のビットのデータ保
持時間は１ビット当たりマージンを含んでも１ｍｓ程度
あればよいことになり、この場合、不良ビットを除去す
るアイソレーション試験の時間は、６４ＭビットＤＲＡ
Ｍのメモリにおいて３４ｓとなり、大幅に試験時間を短
縮することができる。

【００２８】次に、アイソレーション不良ビットは、図
２に示すように、ワード線電位においても依存性が大き
く、アイソレーションに対するデータ保持時間はワード
線電位に対して指数関数的に変化することになる。

【００２９】ここで、通常のアイソレーション試験にお
いて設定されるワード線電位は、4.０Ｖ程度の電圧とな
っている。この場合、図２より、ワード線電位が4.０Ｖ
の場合、１ビット当たりのデータ保持時間はマージンを
含んで１００ｍｓ程度が必要であり、１ビット当たり６
４ＭビットＤＲＡＭのメモリにおけるアイソレーション
試験を行う場合、不良ビットを除去するには８４０ｓの
試験時間が必要となってしまう。

【００３０】次に、ワード線電位を通常のワード線の設
定値よりも1.０Ｖ高い5.０Ｖ程度に設定すると、図２に
示すように、１ビット当たりのデータ保持時間はマージ
ンを含んで１ｍｓ程度となり、不良ビットを除去するに
はアイソレーション試験の時間は、６４ＭビットＤＲＡ
Ｍのメモリにおいて３４ｓとなり大幅に試験時間を短縮
することができる。

【００３１】ここで、ポーズリフレッシュ特性に関し
て、基板電位依存性とワード線電位依存性は共に、アイ
ソレーション特性と逆の依存性であることから、ビット
のポーズリフレッシュの特性に律則することなく試験を
行うことができる。

【００３２】これらによって、短時間によりアイソレー
ション試験を行えることから、プローブ試験時にメモリ
マットのカラム方向にメモリセルの読み書きを行うマー
チング試験である、いわゆる、Ｙスキャンにおいてアイ
ソレーション試験を行うことができる。

【００３３】このＹスキャンでは、前述したようにカラ
ム方向にデータを反転させながら読み出し、書き込み動
作を行うため、同一のワード線上をアクセスしている時
間だけアイソレーションの効果を得ることができる。

【００３４】また、Ｙスキャンにおいてアイソレーショ
ン試験を行う場合、電子回路の電気的特性の試験を行う
ために半導体チップのボンディングパッド上にプローブ
針をあて、Ｙスキャンを行う前に、前述したようにそれ
ぞれのメモリセルに印加される基板電位を−0.５Ｖ程度
に設定するか、あるいはワード線電位を5.０Ｖ程度に設
定を行うかのいずれかを行う。これらの条件によってア
イソレーション不良ビットを短時間で確実に検出するこ
とができるようになる。

【００３５】そして、試験用基板電位ならびに試験用ワ
ード線電位の設定を行った後、図３に示すようなテスト
パターンにより通常のプローブ試験におけるＹスキャン
を行う。

【００３６】ここで、ワード線上で各々のビットのアイ
ソレーション時間は一定でなく、最大でカラム方向のビ
ット数×アクセスサイクル×２の時間となり、最小はそ
の半分である。

【００３７】また、Ｙスキャンはアイソレーション時間
がカラム方向のビット数に依存することからリフレッシ
ュサイクルが８ｋリフレッシュに比べ４ｋリフレッシュ
が同じ試験時間でも２倍のアイソレーション時間の試験
となる。よって、リフレッシュサイクルが短い方が効果
的である。

【００３８】それにより、本実施の形態１においては、
メモリセルに印加される基板電位を−0.５Ｖ程度に設定
するか、あるいはワード線電位を5.０Ｖ程度に設定する
かのいずれかを行うことにより、アイソレーション試験
時間を大幅に短縮することができる。

【００３９】また、Ｙスキャン時にアイソレーション試
験を行うことにより、プローブ試験の試験項目の追加が
不要となり、プローブ試験における試験時間を増加させ
ることなく容易に短時間で不良ビットの検出を行うこと
ができる。

【００４０】さらに、本実施の形態１によれば、メモリ
セルに印加される基板電位を−0.５Ｖ程度に設定する
か、あるいはワード線電位を5.０Ｖ程度に設定するかの
いずれかを行い、アイソレーション試験を行ったが、基
板電位を−0.５Ｖ程度とし、かつワード線電位を5.０Ｖ
程度とするように設定を行ってもよい。

【００４１】この場合、基板電位を−0.５Ｖ程度に設定
し、ワード線電位を5.０Ｖ程度に設定したことによって
不良ビットはより厳しい加速試験となり、各々のビット
におけるデータ保持時間、すなわち、アイソレーション
試験の時間は１ビット当たり、マージンを含んで0.５ｍ
ｓ程度とすることができ、より大幅にアイソレーション
試験の時間を短縮することができる。

【００４２】また、本実施の形態１では、プローブ試験
のＹスキャンにおいて同時にアイソレーション試験を行
ったが、たとえば、図４に示すディスターブ試験時にお
いて同時にアイソレーション試験を行ったりあるいは一
定時間ワード線を選択した状態に保つようにしてアイソ
レーション試験のみの行うようにしても短時間で確実に
アイソレーション試験を行うことができる。

【００４３】（実施の形態２）図５は、本発明の実施の
形態２によるメモリのブロック図、図６は、本発明の実
施の形態２によるメモリに設けられた昇圧電源回路の回
路図、図７は、本発明の実施の形態２によるメモリに設
けられた基板電位発生回路の回路図、図８（ａ）は、本
発明の実施の形態２によるワード線電位の外部の電源電
圧における依存性を示す図、（ｂ）は、基板電位の外部
の電源電圧における依存性を示す図である。

【００４４】本実施の形態２において、ＤＲＡＭである
メモリ（半導体集積回路装置）１は、図５に示すよう
に、記憶の最小単位であるメモリセルが規則正しくアレ
イ状に並べられてメモリマット２が設けられている。

【００４５】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。

【００４６】さらに、メモリ１は、メモリマット２の
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２のセル
読み出し信号を増幅するセンスアンプ７が設けられてい
る。

【００４７】次に、メモリ１は、ロー方向のアドレス信
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。

【００４８】また、メモリ１には、カラム方向のアドレ
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。

【００４９】さらに、メモリ１は、入力データを所定の
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。

【００５０】また、メモリ１には、データ入力バッファ
１０、データ出力バッファ１１により入出力されるデー
タの制御を行う制御回路１２が設けられており、この制
御回路１２を介してセンスアンプ７とデータ入力バッフ
ァ１０、データ出力バッファ１１のデータのやり取りが
行われるようになっている。

【００５１】次に、メモリ１には、ワード線電位などに
用いられる昇圧電源電圧を生成する昇圧電源回路１３が
設けられている。そして、この昇圧電源回路１３はロー
デコーダ３と電気的に接続されている。また、メモリ１
には、メモリマット２のＭＯＳトランジスタに印加する
動作保証範囲内の定格基板電位を生成する基板電位発生
回路１４が設けられている。

【００５２】次に、昇圧電源回路１３について図６を用
いて説明する。

【００５３】まず、昇圧電源回路１３は、昇圧電源電圧
を生成する昇圧回路１５が設けられ、この昇圧回路１５
によって生成された動作保証範囲内の昇圧電源電圧が定
格ワード線電位として出力されている。

【００５４】また、昇圧電源回路１３には、該昇圧回路
１５によって生成された昇圧電源電圧の電圧レベルをモ
ニタし、設定された電圧のレベルより高い場合に制御信
号を昇圧回路１５に出力し、動作を停止させるレベルセ
ンサ（第１の動作制御手段）１６、レベルセンサ（第２
の動作制御手段）１７が設けられている。

【００５５】ここで、レベルセンサ１６はワード線電位
が実使用時の標準値の電位程度以上になると昇圧回路１
５を停止させ、レベルセンサ１７はワード線電位が前述
した実使用時のワード線電位よりも、たとえば、１０％
程度以上高くなるワード線電位、すなわち試験用ワード
線電位が生成されるように昇圧回路１５を制御するもの
である。

【００５６】また、昇圧電源回路１３は、メモリ１の外
部ピン（外部端子）から入力されたテストモード信号
（制御信号）に基づいて接続先を切り換えるスイッチ
（スイッチング手段）１８が設けられており、通常、昇
圧回路１５から出力される定格ワード線電位はレベルセ
ンサ１６に入力されるようになっており、前述したテス
トモード信号が入力された場合だけ接続先が切り替わり
レベルセンサ１７にワード線電位が入力されるようにな
っている。

【００５７】次に、基板電位発生回路１４について図７
を用いて説明する。

【００５８】まず、基板電位発生回路１４は、基板電位
を生成する負電位発生回路（基板電位発生回路）１９が
設けられ、この負電位発生回路１９によって生成された
昇圧電源電圧がメモリマット２（図１）における各々の
メモリセルの実使用時における基板電位として出力され
ている。

【００５９】また、基板電位発生回路１４には、該負電
位発生回路１９によって生成された基板電位の電圧レベ
ルをモニタし、設定された電圧のレベルより高い場合に
制御信号を負電位発生回路１９に出力し、動作を停止さ
せるレベルセンサ（第１の動作制御手段）２０、レベル
センサ（第２の動作制御手段）２１が設けられている。

【００６０】ここで、レベルセンサ２０は基板電位が実
使用時の標準値の電位程度以上になると負電位発生回路
１９を停止させ、レベルセンサ２１は基板電位が前述し
た実使用時の基板電位より、たとえば、３０％程度以上
浅い基板電位、すなわち試験用基板電位が生成されるよ
うに負電位発生回路１９を停止させるものである。

【００６１】また、負電位発生回路１９は、メモリ１の
外部端子である外部ピンから入力されたテストモード信
号（制御信号）に基づいて接続先を切り換えるスイッチ
（スイッチング手段）２２が設けられており、通常、負
電位発生回路１９から出力される基板電位はレベルセン
サ２０に入力されようになっており、前述したテストモ
ード信号が入力された場合だけ接続先が切り替わりレベ
ルセンサ２１に基板電位が入力されるようになってい
る。

【００６２】次に、本実施の形態の作用について説明す
る。

【００６３】まず、組立が終了し、製品となったメモリ
１の不良解析などを行う場合、メモリ１の前述した外部
ピンから所定のテストモード信号を入力する。

【００６４】このテストモード信号は、それぞれスイッ
チ１８，２２に入力される。そして、入力されたテスト
モード信号に基づいてスイッチ１８は接続先をレベルセ
ンサ１６からレベルセンサ１７に切り換え、スイッチ２
２は接続先をレベルセンサ２０からレベルセンサ２１に
切り換える。

【００６５】ここで、図８（ａ）にワード線電位の外部
の電源電圧における依存性を示す。図８（ａ）の’ａ’
がレベルセンサ１７により制御されて昇圧回路１５が生
成した試験用ワード線電位である。

【００６６】また、図８（ａ）における’ｅ₁’は、レ
ベルセンサ１６によって制御されて昇圧回路１５が生成
した実使用時のワード線電位である。

【００６７】さらに、図８（ｂ）が基板電位の外部の電
源電圧における依存性であり、図８（ｂ）の’ｃ’がレ
ベルセンサ２１により制御されて負電位発生回路１９が
生成した試験用基板電位であり、’ｅ₂’がレベルセン
サ２０により制御されて負電位発生回路１９が生成した
実使用時の基板電位である。

【００６８】よって、試験用ワード線電位は、レベルセ
ンサ１７により設定された実使用時のワード線電位より
も１０％程度以上高く、試験用基板電位はレベルセンサ
２１によって設定された実使用時の基板電位よりも３０
％以上高く設定されることになり、この条件によってア
イソレーション試験を行うことにより、アイソレーショ
ン試験の加速試験を行うことができるので短時間で確実
にアイソレーション不良ビットを検出することができ
る。

【００６９】たとえば、メモリ１の実使用時のワード線
電位が４Ｖであり不良解析時にワード線電位を５Ｖとな
るようにレベルセンサ１７が制御する場合におけるデー
タ保持時間は、図２より、１ビット当たりマージンを含
んで１ｍｓ程度となる。

【００７０】また、メモリ１の実使用時の基板電位が−
1.０Ｖであるとき、基板電位を−0.５Ｖとなるようにレ
ベルセンサ２１が制御する場合も、図２より１ビット当
たりマージンを含んで１ｍｓ程度となる。

【００７１】この場合、基板電位を−0.５Ｖ程度に設定
し、ワード線電位を5.０Ｖ程度に設定した場合、前記実
施の形態１で述べたように１ビット当たりマージンを含
んで0.５ｍｓ程度とすることができる。

【００７２】それにより、本実施の形態２では、パッケ
ージが形成され、製品となったメモリ１においても短時
間で確実にアイソレーション不良ビットを検出でき、メ
モリ１の不良解析を効率よく行うことができる。

【００７３】また、本実施の形態２においては、試験用
ワード線電位を生成するための制御を行うレベルセンサ
１７および試験用基板電位を生成するための制御を行う
レベルセンサ２１を設けていたが、レベルセンサ１７，
２１のいずれか一方のみをメモリ１に設けるようにして
も短時間で確実にアイソレーション不良ビットを検出で
き、メモリ１の不良解析を効率よく行うことができる。

【００７４】さらに、本実施の形態２によれば、昇圧電
源回路１３に２つのレベルセンサ１６，１７を設けてい
たが、たとえば、図９に示すように、通常に用いられる
レベルセンサ１６だけを設け、テストモード信号がスイ
ッチ１８に入力されるとスイッチが切れレベルセンサ１
６にワード線電位が入力されないようにしてもワード線
電位を高くすることができる。

【００７５】この場合、ワード線電位は外部から入力さ
れる電源電圧に依存することになるので外部ピンから入
力する電源電圧を上げることによりワード線電位を高く
設定することができる。

【００７６】ここで、図８（ａ）の’ｂ’にレベルセン
サ１６による制御を行わない場合の昇圧回路１５が生成
した試験用ワード線電位の外部の電源電圧の依存性を示
す。

【００７７】さらに、基板電位発生回路１４において
も、２つのレベルセンサ１６，１７を設けていたが、た
とえば、図１０に示すように、実使用時の定格基板電位
を生成する負電位発生回路（第１の基板電位発生回路）
２３、該負電圧発生回路２３のレベルをセンスするレベ
ルセンサ（動作制御手段）２４、負電位発生回路２３が
生成した基板電位よりも３０％程度以上浅い基板電位、
すなわち試験用基板電位を発生する負電位発生回路（第
２の基板電位発生回路）２３ａならびに所定のテストモ
ード信号によって接続先を切り換えるスイッチ（スイッ
チング手段）２５により基板電位発生回路１４を構成し
てもよい。

【００７８】この場合、スイッチ２５は、通常、負電位
発生回路２３により生成された電圧を実使用時の定格基
板電位として出力するようになっており、テストモード
信号がスイッチ２５に入力されると負電位発生回路２３
ａによって生成された電圧を試験用基板電位として出力
する。

【００７９】また、図８（ｂ）の’ｄ’に負電位発生回
路２３ａにおける試験用ワード線電位の外部の電源電圧
の依存性を示す。

【００８０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８２】（１）本発明によれば、試験時間が１ビッ
ト当たり１０ｍｓ以下になるように基板電位を浅く設定
またはワード線電位を高く設定してアイソレーション試
験を行うことにより、アイソレーション試験の時間を大
幅に短縮することができる。

【００８３】（２）また、本発明では、試験時間が１ビ
ット当たり１０ｍｓ以下になるように基板電位を浅く設
定し、かつワード線電位を高く設定してアイソレーショ
ン試験を行うことにより、アイソレーション試験の時間
をより大幅に短時間で行うことができる。

【００８４】（３）さらに、本発明においては、上記
（１），（２）により、プローブ試験などと同時にアイ
ソレーション試験が短時間で確実に行うことができるの
で半導体集積回路装置の製造効率を大幅に向上すること
ができる。

【００８５】（４）さらに、本発明では、製品となった
半導体集積回路装置であっても外部端子から入力される
所定の制御信号により、実使用時の基板電位よりも浅い
試験用基板電位に設定し、かつ実使用時のワード線電位
よりも高い試験用ワード線電位に設定することができる
のでアイソレーション試験を容易に短時間で行うことが
できる。

【００８６】（５）また、本発明においては、上記
（４）により、半導体集積回路装置の不良解析などを効
率よく行うことができる。

【図面の簡単な説明】

【図１】アイソレーション試験における正常ビットおよ
び不良ビットのデータ保持時間と基板電位の関係を示す
図である。

【図２】アイソレーション試験における正常ビットおよ
び不良ビットのデータ保持時間とワード線電位の依存性
を示す図である。

【図３】本発明の実施の形態１によるアイソレーション
試験を同時に行うプローブ試験におけるＹスキャンのテ
ストパターンである。

【図４】本発明の他の実施の形態によるアイソレーショ
ン試験を同時に行うディスターブ試験のテストパターン
である。

【図５】本発明の実施の形態２によるメモリのブロック
図である。

【図６】本発明の実施の形態２によるメモリに設けられ
た昇圧電源回路の回路図である。

【図７】本発明の一実施の形態２によるメモリに設けら
れた基板電位発生回路の回路図である。

【図８】（ａ）は、本発明の実施の形態２によるワード
線電位の外部の電源電圧における依存性を示す図、
（ｂ）は、基板電位の外部の電源電圧における依存性を
示す図である。

【図９】本発明の他の実施の形態によるメモリに設けら
れた昇圧電源回路の回路図である。

【図１０】本発明の他の実施の形態によるメモリに設け
られた基板電位発生回路の回路図である。

【符号の説明】

１メモリ（半導体集積回路装置）２メモリマット３ローデコーダ４ロードライバ５カラムデコーダ６カラムドライバ７センスアンプ８ローアドレスバッファ９カラムアドレスバッファ１０データ入力バッファ１１データ出力バッファ１２制御回路１３昇圧電源回路１４基板電位発生回路１５昇圧回路１６レベルセンサ（第１の動作制御手段）１７レベルセンサ（第２の動作制御手段）１８スイッチ（スイッチング手段）１９負電位発生回路（基板電位発生回路）２０レベルセンサ（第１の動作制御手段）２１レベルセンサ（第２の動作制御手段）２２スイッチ（スイッチング手段）２３負電位発生回路（第１の基板電位発生回路）２３ａ負電位発生回路（第２の基板電位発生回路）２４レベルセンサ（動作制御手段）２５スイッチ（スイッチング手段）

フロントページの続き (72)発明者村中雅也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者加藤英明東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者藤井勇東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者真壁一也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者三浦真史東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者中井潔東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者伊藤豊東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】メモリセルのアイソレーション不良を検
出する検査方法であって、試験時間が１ビット当たり１
０ｍｓ以下になるように基板電位を浅く設定してアイソ
レーション試験を行うことを特徴とする検査方法。
【請求項２】メモリセルのアイソレーション不良を検
出する検査方法であって、試験時間が１ビット当たり１
０ｍｓ以下になるようにワード線電位を高く設定してア
イソレーション試験を行うことを特徴とする検査方法。
【請求項３】メモリセルのアイソレーション不良を検
出する検査方法であって、試験時間が１ビット当たり１
０ｍｓ以下になるように基板電位を浅く設定し、かつワ
ード線電位を高く設定してアイソレーション試験を行う
ことを特徴とする検査方法。
【請求項４】基板電位として所定の電位を生成する基
板電位発生回路と、定格基板電位を生成するように前記
基板電位発生回路の制御を行う第１の動作制御手段と、定格基板電位よりも浅い試験用基板電位を生成するよう
に前記基板電位発生回路の制御を行う第２の動作制御手
段と、前記基板電位発生回路の出力部と前記第１、第２の動作
制御手段との間に接続され、外部端子から入力される所
定の制御信号に基づいて前記基板電位発生回路の出力部
と前記第１の動作制御手段との電気的な接続から前記基
板電位発生回路の出力部と前記第２の動作制御手段との
電気的な接続に切り換えるスイッチング手段とを設けた
ことを特徴とする半導体集積回路装置。
【請求項５】基板電位として所定の電位を生成する第
１の基板電位発生回路と、定格基板電位を生成するように前記基板電位発生回路の
制御を行う動作制御手段と、定格基板電位よりも浅い試験用基板電位を生成する第２
の基板電位発生回路と、前記第１、第２の基板電位発生回路の出力部に接続さ
れ、外部端子から入力される所定の制御信号に基づいて
前記第１の基板電位発生回路により生成される定格基板
電位から前記第２の基板電位発生回路によって生成され
る試験用基板電位に切り換えて基板電位として出力する
スイッチング手段とを設けたことを特徴とする半導体集
積回路装置。
【請求項６】請求項４または５記載の半導体集積回路
装置において、電源電圧を昇圧して所定の電圧の定格ワード線電位を生
成する昇圧回路と、前記昇圧回路により定格ワード線電位が生成されるよう
に前記昇圧回路の制御を行う第１の動作制御手段と、定格ワード線電位よりも高い試験用ワード線電位を生成
するように前記昇圧回路の制御を行う第２の動作制御手
段と、前記昇圧回路の出力部と前記第１、第２の動作制御手段
との間に接続され、外部端子から入力される所定の制御
信号に基づいて前記昇圧回路の出力部と前記第１の動作
制御手段との電気的な接続から前記昇圧回路の出力部と
前記第２の動作制御手段との電気的な接続に切り換える
スイッチング手段とを設けたことを特徴とする半導体集
積回路装置。