JPH1154735A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】 【課題】 受光素子部の光感度を低下させることなく応
答速度を改善する。 【解決手段】 受光素子部２１と信号処理回路部２２と
を備えた回路内蔵受光素子において、受光素子部２１に
おけるＮ型半導体層５とＰ型半導体基板１の界面近傍
に、半導体層５の基板１とは反対側表面に達しないよう
にＰ型埋め込み拡散層４１が形成されている。このＰ型
埋め込み拡散層４１は、受光素子部２１に印加される逆
バイアスによって埋め込み拡散層４１下部の半導体基板
１部分が空乏層化しないように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光空間伝送システ
ムや光ファイバリンク等に使用される回路内蔵受光素子
に関する。

【０００２】

【従来の技術】上述の光空間伝送システムは、パーソナ
ルコンピュータ装置とモバイル端末機器とのインターフ
ェースに使用されているシステムである。この光空間伝
送システムにおいては、端末機器間のデータのやり取り
が光を媒体としてワイヤレスで行われる。このため、パ
ーソナルコンピュータのユーザは、データをやり取りす
る際にケーブルを付けたり外したりするという煩わしい
作業から解放され、データの転送を短時間に効率良く行
うことができる。

【０００３】近年、この光空間伝送システムでは、画像
等の多量のデータを取り扱うようになってきており、光
空間伝送システムの高速化への要求が非常に強くなって
きている。また、端末機器間の距離が離れていてもデー
タの転送を行えるように、光を受け取る側の光検出機器
には高感度化が求められている。このような市場のニー
ズに対応するため、光空間伝送システムに使用される受
光素子には、高速応答性および高感度性が強く求められ
ている。

【０００４】図６は、光空間伝送システムに使用されて
いる従来の回路内蔵受光素子の概略構成を示す断面図で
ある。

【０００５】この回路内蔵受光素子は、一例として、受
光素子部にフォトダイオードを、信号処理回路部にＮＰ
Ｎトランジスタを用いたものである。図６において、１
はＰ型半導体基板、２はＰ型埋め込み拡散層、３はＮ型
埋め込み拡散層、４はＰ型第１分離拡散層、５はＮ型エ
ピタキシャル層、６はＰ型第２分離拡散層、７はＮ型拡
散層、８はＰ型拡散層、９はＮ型拡散層、１０は酸化
膜、１１は電極、２１は受光素子部（フォトダイオード
部分）、２２は信号処理回路部を示す。なお、この図に
おいては、メタル配線の処理工程以降の工程によって形
成される構造、例えば保護膜および多層配線等は省略し
ている。

【０００６】この回路内蔵受光素子の作製方法を、図７
（ａ）〜（ｃ）の断面図を参照しながら以下に説明す
る。なお、図６と図７（ａ）〜（ｃ）とにおいて、同じ
構成要素には同じ参照番号を付している。

【０００７】まず、図７（ａ）に示すように、その比抵
抗が１００Ωｃｍ程度のＰ型半導体基板１において、信
号処理回路の形成予定領域にＰ型埋め込み拡散層２を形
成し、次に、ＮＰＮトランジスタの形成予定領域の一部
にＮ型埋め込み拡散層３を形成する。このＰ型埋め込み
拡散層２は、Ｐ型半導体基板１の比抵抗が高いために発
生する信号処理回路のラッチアップを防止するために形
成されるものである。また、Ｎ型埋め込み拡散層３は、
ＮＰＮトランジスタのコレクタ抵抗を低減するために形
成されるものである。

【０００８】次に、Ｐ型半導体基板１において、受光素
子部（例えばフォトダイオード部分）と信号処理回路部
とを電気的に分離すると共に、信号処理回路部の各デバ
イスどうしを電気的に分離するために、Ｐ型第１分離拡
散層４を形成する。

【０００９】続いて、図７（ｂ）に示すように、Ｐ型半
導体基板１の表層部全面にＮ型エピタキシャル層５を形
成し、次に、Ｎ型エピタキシャル層５におけるＰ型第１
分離拡散層４に対応する部分にＰ型第２分離拡散層６を
形成する。このＰ型第２分離拡散層６は、Ｎ型エピタキ
シャル層５の表面からＰ型第１分離拡散層４に達するよ
うに形成される。よって、４と６とからなるＰ型分離拡
散層は、Ｎ型エピタキシャル層５の表面からＰ型半導体
基板１の表面よりも下まで達するように形成される。

【００１０】その後、図７（ｃ）に示すように、Ｎ型エ
ピタキシャル層５の表層の受光素子部（フォトダイオー
ド部分）に、Ｎ型拡散層７を形成する。このＮ型拡散層
７は、フォトダイオードのカソード側の直列抵抗を低減
するものであり、これによりＣＲ時定数を低減してフォ
トダイオードの高速応答性が得られることとなる。

【００１１】次に、Ｎ型エピタキシャル層５の表層にお
いて、ＮＰＮトランジスタの形成予定領域の一部にベー
スとなるＰ型拡散層８を形成し、次に、Ｐ型拡散層８の
一部にエミッタとなるＮ型拡散層９を形成する。

【００１２】その後、図６に示すように、このＮ型エピ
タキシャル層５の上に、部分的に貫通孔を有する酸化膜
１０を形成し、この酸化膜１０の上に電極１１を形成す
る。以上により、図６に示した従来の回路内蔵受光素子
が得られる。

【００１３】この従来の回路内蔵受光素子においては、
比抵抗が高い半導体基板１を使用することによりフォト
ダイオードの接合容量が低減される。このため、フォト
ダイオードの応答速度を律速するＣＲ時定数が低減され
て、フォトダイオードの応答速度を高速化することがで
きる。

【００１４】しかし、フォトダイオードの応答速度をさ
らに高速化するために、基板の比抵抗をさらに高くして
いくと、逆に基板比抵抗に起因するアノード側の直列抵
抗（図６中、Ｒ１で示す）が増大するため、Ｒ成分が大
きくなってこの成分が応答速度を律速してしまい、充分
な高速化を達成することができない。

【００１５】すなわち、基板比抵抗を高くしていくと、
フォトダイオードの応答速度を律速するＣＲ時定数のう
ちのＣ成分を低減できるので、図８に示すように、基板
比抵抗がある値になるまでは、フォトダイオード遮断周
波数を高くして応答速度を高速化することができる。し
かし、さらに基板比抵抗を高くしていくと、特にアノー
ド抵抗に起因するＲ成分が増大してしまうので、図８に
示すように、フォトダイオード遮断周波数が低くなって
フォトダイオードの高速化が妨げられる。

【００１６】この問題を解決するため、従来、図９およ
び図１０に示すような構造の回路内蔵受光素子が提案さ
れている。

【００１７】この回路内蔵受光素子においては、フォト
ダイオード部分を分離拡散層で分割することにより、基
板比抵抗に起因する抵抗成分を低減してＣＲ時定数を低
減するようにしている。なお、この図９の断面図におい
て、上記図６と同じ構成要素には同じ参照番号を付して
いる。また、図１０は受光素子部の平面図であり、点線
で示した１３はカソード側の電極を結線するための２ｎ
ｄメタル配線を示す。なお、図９および図１０におい
て、点線１２ａ〜１２ｅは各々の図の間での対応する部
分を示すためのものである。

【００１８】この図９および図１０に示した回路内蔵受
光素子において、図６に示したものと大きく異なる点
は、受光素子部の一部にＰ型第１分離拡散層４、Ｐ型第
２分離拡散層６および電位取り出し用電極７１が形成さ
れていることである。

【００１９】このように、受光素子部の一部にＰ型第１
分離拡散層４、Ｐ型第２分離拡散層６および電位取り出
し用電極７１を設けてフォトダイオード部分を分割する
ことにより、フォトダイオードの直列抵抗、特にアノー
ド側の抵抗成分が低減してＣＲ時定数が低減するため、
フォトダイオードの高速化が可能となる。

【００２０】

【発明が解決しようとする課題】上述した図９および図
１０に示した回路内蔵受光素子によれば、図６に示した
ものに比べて応答速度を高速化することはできるもの
の、以下のような問題が生じる。

【００２１】まず、Ｐ型第１分離拡散層４、Ｐ型第２分
離拡散層６および電位取り出し用電極７１でフォトダイ
オード部分を分割しているため、分割部に照射された光
が電位取り出し用電極７１に反射されて受光素子部に入
射することができず、フォトダイオードの光感度を低下
させてしまう。

【００２２】また、図６に示した回路内蔵受光素子と同
様の光感度を得ようとすると、受光素子部を大きくする
必要があるため、チップサイズが増大してコストの上昇
を招くことになる。

【００２３】また、図１０に示すように、Ｐ型第１分離
拡散層４、Ｐ型第２分離拡散層６および電位取り出し用
電極７１でフォトダイオード部分を分割しているため、
カソード側の電極を結線するための２ｎｄメタル配線１
３を形成して多層配線とする必要があり、配線が煩雑に
なって受光素子部が狭くなるので、さらにフォトダイオ
ードの光感度が低下する。

【００２４】さらに、分割部に設けられた電位取り出し
用電極７１によって反射された光が迷光として信号処理
回路部に入射されるため、信号処理回路部の誤動作を引
き起こすという問題もある。

【００２５】本発明は、このような従来技術の課題を解
決すべくなされたものであり、光感度を低下させること
なく応答速度を改善することができる回路内蔵受光素子
を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明の回路内蔵受光素
子は、第１導電型の半導体基板の上に第２導電型の半導
体層が設けられ、該第２導電型の半導体層の基板とは反
対側表面から該半導体基板の表面下に達するように第１
導電型の分離拡散層が設けられ、該第１導電型の分離拡
散層で囲まれた領域が受光素子部、その近傍であって該
第１導電型の分離拡散層で囲まれた領域が信号処理回路
部となっている回路内蔵受光素子において、該受光素子
部における該半導体層と該半導体基板との界面近傍に、
該半導体層の基板とは反対側表面に達しない状態で、か
つ、基板部分の抵抗成分を低減する状態に、第１導電型
の埋め込み拡散層が設けられ、そのことにより上記目的
が達成される。

【００２７】本発明の回路内蔵受光素子において、前記
第１導電型の埋め込み拡散層は、前記受光素子部に印加
される逆バイアスによって該第１導電型の埋め込み拡散
層下部の前記半導体基板が空乏層化しないように、広幅
に、または拡散深さを深くして、形成されている構成と
するのが好ましい。

【００２８】以下に、本発明の作用について説明する。

【００２９】本発明にあっては、受光素子部における第
２導電型の半導体層と第１導電型の半導体基板との界面
近傍に、基板部分の抵抗成分を低減するように第１導電
型の埋め込み拡散層が設けられているため、基板の比抵
抗を高くしても、図６に示した従来の構造のようにアノ
ード側の抵抗が増大することはない。

【００３０】また、第１導電型の埋め込み拡散層は、第
２導電型の半導体層の基板とは反対側表面まで達してお
らず、第１導電型の埋め込み拡散層を形成した部分にお
いて、形成していない部分に比べて光感度が低下するこ
とはない。

【００３１】また、第１導電型の埋め込み拡散層は、第
２導電型の半導体層の基板とは反対側表面まで達してい
ないため、カソード側の電極形成に何等影響を与えない
ので、図９および図１０に示した従来の構造のようにカ
ソード側の電極形成が煩雑とならず、受光領域の低下を
引き起こさない。

【００３２】さらに、図９および図１０に示した従来の
構造のように受光素子部の分割部に電位取り出し用電極
が設けられていないので、その電位取り出し用電極で反
射された光が信号処理回路部に入射されて誤動作を引き
起こすことはない。

【００３３】この第１導電型の埋め込み拡散層を、受光
素子部に印加される逆バイアスによって埋め込み拡散層
下部の半導体基板部分が空乏層化しないように形成する
ことにより、比抵抗が高い基板を使用しても、第１導電
型の埋め込み拡散層がアノード抵抗の低減に有効に作用
する。例えば、第１導電型の埋め込み拡散層を広幅に形
成したり、拡散深さを深くすることにより、受光素子部
に印加される逆バイアスによって埋め込み拡散層下部の
半導体基板部分が空乏層化されるのを防ぐことができ
る。

【００３４】

【発明の実施の形態】以下に、本発明の実施形態につい
て、図面を参照しながら説明する。

【００３５】図１に本発明に係る回路内蔵受光素子の断
面図であり、図２はその受光素子部の平面図である。こ
こでは、信号処理回路の一例としてＮＰＮトランジスタ
を用いた例を示している。なお、この図においては、メ
タル配線の処理工程以降の工程によって形成される構
造、例えば保護膜および多層配線等は省略して示してい
る。なお、図１および図２において、点線１２ｆ〜１２
ｉは各々の図の間での対応する部分を示すためのもので
ある。

【００３６】この回路内蔵受光素子は、例えば１００Ω
ｃｍ程度のＰ型半導体基板１の上にＮ型エピタキシャル
層５が設けられている。そして、受光素子部２１と信号
処理回路部２２とを電気的に分離すると共に、信号処理
回路部の各デバイスどうしを電気的に分離するために、
Ｎ型エピタキシャル層５の表面からＰ型半導体基板１の
表面よりも下まで達するように、Ｐ型第１分離拡散層４
およびＰ型第２分離拡散層６からなる分離拡散層が設け
られ、各分離拡散層で囲まれた領域が受光素子部２１と
信号処理回路部２２とになっている。

【００３７】受光素子部２１には、Ｐ型半導体基板１の
上にＮ型エピタキシャル層５が設けられ、その上にＮ型
拡散層７が設けられている。また、受光素子部２１の中
央部には、Ｎ型エピタキシャル層５とＰ型半導体基板１
との界面近傍に、Ｎ型エピタキシャル層５の基板１とは
反対側表面まで達しないように、Ｐ型埋め込み拡散層４
１が設けられている。

【００３８】また、信号処理回路部２２には、Ｐ型半導
体基板１の上にＰ型埋め込み拡散層２が設けられ、その
上のＮＰＮトランジスタの形成領域の一部にＮ型埋め込
み拡散層３が設けられている。その上にはＮ型エピタキ
シャル層５が設けられ、ＮＰＮトランジスタの形成領域
の一部にベースとなるＰ型拡散層８が設けられ、さらに
その一部にエミッタとなるＮ型拡散層９が設けられてい
る。

【００３９】Ｎ型エピタキシャル層５の上には、受光素
子部２１および信号処理回路部２２の上にわたって酸化
膜１０が設けられ、その酸化膜１０には部分的に貫通孔
が設けられている。その上には電極１１が設けられ、酸
化膜１０の貫通孔を介して電位を取り出すようになって
いる。

【００４０】この回路内蔵受光素子の作製方法を、図３
（ａ）〜（ｃ）の断面図を参照しながら以下に説明す
る。なお、図１、図２および図３（ａ）〜（ｃ）におい
て、従来技術と同じ構成要素には同じ参照番号を付して
いる。

【００４１】まず、図３（ａ）に示すように、その比抵
抗が１００Ωｃｍ程度のＰ型半導体基板１において、信
号処理回路の形成予定領域にＰ型埋め込み拡散層２を形
成し、次に、ＮＰＮトランジスタの形成予定領域の一部
にＮ型埋め込み拡散層３を形成する。このＰ型埋め込み
拡散層２は、Ｐ型半導体基板１の比抵抗が高いために発
生する信号処理回路のラッチアップを防止するために形
成されるものである。また、Ｎ型埋め込み拡散層３は、
ＮＰＮトランジスタのコレクタ抵抗を低減するために形
成されるものである。

【００４２】次に、Ｐ型半導体基板１において、受光素
子部（例えばフォトダイオード部分）と信号処理回路部
とを電気的に分離し、また、信号処理回路部の各デバイ
スどうしを電気的に分離するために、Ｐ型第１分離拡散
層４を形成する。

【００４３】続いて、Ｐ型半導体基板１において、受光
素子部の形成予定領域の一部にＰ型埋め込み拡散層４１
を形成する。このＰ型埋め込み拡散層４１は、アノード
側の直列抵抗を低減するために形成されるものである。

【００４４】その後、図３（ｂ）に示すように、Ｐ型半
導体基板１の表面全面にＮ型エピタキシャル層５を形成
し、次に、Ｎ型エピタキシャル層５においてＰ型第１分
離拡散層４に対応する部分にＰ型第２分離拡散層６を形
成する。このＰ型第２分離拡散層６は、Ｎ型エピタキシ
ャル層５の表面からＰ型第１分離拡散層４に達するよう
に形成される。よって、４と６とからなるＰ型分離拡散
層は、Ｎ型エピタキシャル層５の表面からＰ型半導体基
板１の表面よりも下まで達するように形成される。

【００４５】次に、Ｎ型エピタキシャル層５の表面の受
光素子部（フォトダイオード部分）に、Ｎ型拡散層７を
形成する。このＮ型拡散層７は、フォトダイオードのカ
ソード側の直列抵抗を低減するために形成されるもので
あり、これによりＣＲ時定数を低減してフォトダイオー
ドの高速応答化が可能になる。

【００４６】続いて、Ｎ型エピタキシャル層５の表面に
おいて、ＮＰＮトランジスタの形成予定領域の一部にベ
ースとなるＰ型拡散層８を形成し、次に、エミッタとな
るＮ型拡散層９を形成する。

【００４７】その後、図１に示すように、このＮ型エピ
タキシャル層５の上に、部分的に貫通孔を有する酸化膜
１０を形成し、この酸化膜１０の上に電極１１を形成す
る。以上により、図１に示した本実施形態の回路内蔵受
光素子が得られる。

【００４８】このようにして得られる本実施形態の回路
内蔵受光素子においては、受光素子部２１にＰ型埋め込
み拡散層４１が設けられているため、アノード側の直列
抵抗を低減できる。よって、高比抵抗の基板を用いて
も、図６に示した従来の回路内蔵受光素子のように基板
の高比抵抗化に起因するアノード側の直列抵抗の増大が
生じることはなく、応答速度の高速化を達成することが
できる。

【００４９】また、Ｐ型埋め込み拡散層４１は、Ｐ型半
導体基板１とＮ型エピタキシャル層５とに埋め込まれて
おり、Ｎ型エピタキシャル層５の基板と反対側表面に達
していないため、Ｐ型埋め込み拡散層４１が形成されて
いる部分と形成されていない部分とで光感度が同等であ
る。よって、Ｐ型埋め込み拡散層４１が形成されている
ことによる光感度の低下は生じず、高感度化を達成する
ことができる。

【００５０】また、Ｐ型埋め込み拡散層４１は、Ｐ型半
導体基板１とＮ型エピタキシャル層５に埋め込まれてお
り、Ｎ型エピタキシャル層５の基板と反対側表面に達し
ていないため、カソード側の電極形成に何等影響を与え
ず、図９および図１０に示した従来の回路内蔵受光素子
のようにカソード側の電極形成が煩雑になって受光素子
部が狭くなることはない。よって、光感度の低下は生じ
ず、高感度化を達成することができる。

【００５１】さらに、図９および図１０に示した従来の
構造のように受光素子部２１の電位取り出し用電極で光
が反射されて信号処理回路部２２に迷光として入射され
ることはない。よって、信号処理回路部に誤動作が起こ
ることはなく、信頼性を向上させることができる。

【００５２】このＰ型埋め込み拡散層４１は、受光素子
部２１に印加される逆バイアスによって埋め込み拡散層
４１下部の半導体基板１部分が空乏層化しないように形
成することにより、アノード抵抗の低減に有効に作用さ
せることができる。以下に、その理由について図４およ
び図５を参照しながら説明する。

【００５３】この回路内蔵受光素子をさらに高速化する
ためには、さらに容量を低減させることが必要になり、
これを達成するためには、さらに比抵抗が高い基板を用
いる必要がある。

【００５４】しかし、高比抵抗な基板を使用すると、受
光素子部に印加される逆バイアスによって広がる空乏層
の幅が広くなる。例えば、基板の比抵抗が５００Ωｃｍ
で、受光素子部に印加される逆バイアスが１．５Ｖであ
る場合、空乏層は約１０μｍ広がる。ここで、Ｐ型埋め
込み拡散層４１の幅を、通常の半導体プロセスにおける
最小寸法である例えば２μｍ程度に細く形成した場合、
図４に示すように、逆バイアスで広がる空乏層の幅が広
いため、Ｐ型埋め込み拡散層４１下部のＰ型半導体基板
１部分が空乏層化してしまう。このようにＰ型埋め込み
拡散層４１下部のＰ型半導体基板１部分が空乏層化して
しまうと、Ｐ型埋め込み拡散層４１とＰ型半導体基板１
とが空乏層で分離されてしまうので、Ｐ型埋め込み拡散
層４１がアノード抵抗を低減する効果が得られなくな
る。

【００５５】これに対して、Ｐ型埋め込み拡散層４１下
部のＰ型半導体基板１部分が空乏層化しないように、図
５に示すように、Ｐ型埋め込み拡散層４１の幅を広く形
成すると、Ｐ型埋め込み拡散層４１がＰ型半導体基板１
とつながるため、アノード抵抗の低減に有効に作用させ
ることができる。よって、比抵抗が高い基板を用いてＣ
Ｒ時定数のうちのＣ成分を低減すると共に、Ｐ型埋め込
み拡散層４１によりＲ成分を低減することができる。

【００５６】このＰ型埋め込み拡散層４１の形成工程は
単独で行っても良いが、Ｐ型埋め込み拡散層２と同時に
形成したり、またはＰ型第１分離拡散層４と同時に形成
したりしてもよい。

【００５７】また、Ｐ型埋め込み拡散層４１は単層で形
成してもよいが、直列抵抗の小さいＰ型埋め込み拡散層
２と拡散深さが深いＰ型第１分離拡散層４との２層の拡
散層で形成すれば、受光素子部２１に印加される逆バイ
アスによって埋め込み拡散層４１下部の半導体基板１部
分での空乏層化を防止できると共に、２層からなるＰ型
埋め込み拡散層４１での２重の拡散により、さらなるフ
ォトダイオードの直列抵抗の低減化が可能となって、フ
ォトダイオードのさらなる高速化を実現することができ
る。

【００５８】なお、埋め込み拡散層４１は、図２に示す
平面視において、受光素子部２１を４つに分断するよう
に形成しているが、本発明はこれに限らず、２または
３、あるいは５以上に分断するように形成してもよい。
また、埋め込み拡散層４１の端は受光素子部２１の端に
達していなくてもよく、要は、埋め込み拡散層４１を形
成することで基板部分の抵抗成分を低減できればよい。

【００５９】なお、上記実施形態においては、受光素子
部（フォトダイオード部分）において、Ｎ型エピタキシ
ャル層５表面にＮ型拡散層７を設けた例について説明を
行ったが、受光素子部の構造に制限はなく、他の構造の
フォトダイオードであっても適用可能である。また、信
号処理回路部において、ＮＰＮトランジスタを設けた例
について説明を行ったが、受光素子部で発生する光電流
を処理する信号処理回路は、他の構造の回路であっても
よい。

【００６０】また、上記実施形態では、半導体基板１お
よび分離拡散層４、６などをＰ型、エピタキシャル層５
および拡散層７などをＮ型にしているが、本発明はこれ
に限らず、半導体基板１および分離拡散層４、６などを
Ｎ型、エピタキシャル層５および拡散層７などをＰ型に
してもよい。

【００６１】

【発明の効果】以上詳述したように、本発明による場合
には、受光素子部における第２導電型の半導体層と第１
導電型の半導体基板との界面近傍に、基板部分の抵抗成
分を低減するように第１導電型の埋め込み拡散層が形成
されているため、従来において基板を高比抵抗化した場
合に生じていたようなアノード側の抵抗増大を防止する
ことができる。よって、受光素子の応答速度を律速する
ＣＲ時定数を低減して、応答速度を高速化することがで
きる。また、本発明による場合には、第１導電型の埋め
込み拡散層が、第２導電型の半導体層の基板とは反対側
表面まで達しないように形成されているため、受光素子
部の光感度が低下することはなく、光感度を高くするこ
とができる。

【００６２】また、本発明による場合には、第１導電型
の埋め込み拡散層が、第２導電型の半導体層の基板とは
反対側表面まで達しないように形成されているため、カ
ソード側の電極形成に何等影響を与えない。よって、カ
ソード側の電極形成が煩雑とならず、受光素子部が狭く
なることはないため、光感度が低下することはない。

【００６３】さらに、本発明による場合には、受光素子
部の電極で光が反射されて信号処理回路部に迷光として
入射されることはない。よって、信号処理回路部に誤動
作が起こることはなく、信頼性を向上させることができ
る。

【００６４】本発明において、第１導電型の埋め込み拡
散層を広幅に形成したり、拡散深さを深くすることによ
り受光素子部に印加される逆バイアスによって埋め込み
拡散層下部の半導体基板部分が空乏層化しないようにす
ることができる。よって、さらに比抵抗が高い基板を使
用しても、第１導電型の埋め込み拡散層をアノード抵抗
の低減に有効に作用させることができる。従って、従来
においては達成できなかったような、応答性の向上と光
感度の低下防止との両方の要求を同時に達成することが
でき、光空間伝送システムの高速化および高感度化に対
応できる回路内蔵受光素子を提供することが可能とな
る。

【図面の簡単な説明】

【図１】本発明に係る回路内蔵受光素子の構成を示す断
面図である。

【図２】本発明に係る回路内蔵受光素子の構成を示す平
面図である。

【図３】本発明に係る回路内蔵受光素子の製造工程を示
す断面図である。

【図４】基板の比抵抗をさらに高くした場合に生じる問
題点を説明するための断面図である。

【図５】本発明に係る回路内蔵受光素子の構成を示す断
面図である。

【図６】従来の回路内蔵受光素子の構成を示す断面図で
ある。

【図７】図６の回路内蔵受光素子の製造工程を示す断面
図である。

【図８】基板比抵抗とフォトダイオードの遮断周波数と
の関係を示すグラフである。

【図９】従来の他の回路内蔵受光素子の構成を示す断面
図である。

【図１０】図９の回路内蔵受光素子の構成を示す平面図
である。

【符号の説明】

１ Ｐ型半導体基板 ２ Ｐ型埋め込み拡散層 ３ Ｎ型埋め込み拡散層 ４ Ｐ型第１分離拡散層 ５ Ｎ型エピタキシャル層 ６ Ｐ型第２分離拡散層 ７ Ｎ型拡散層 ８ Ｐ型拡散層 ９ Ｎ型拡散層 １０ 酸化膜 １１ 電極 ２１ 受光素子部 ２２ 信号処理回路部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の上に第２導電
   型の半導体層が設けられ、該第２導電型の半導体層の基
   板とは反対側表面から該半導体基板の表面下に達するよ
   うに第１導電型の分離拡散層が設けられ、該第１導電型
   の分離拡散層で囲まれた領域が受光素子部、その近傍で
   あって該第１導電型の分離拡散層で囲まれた領域が信号
   処理回路部となっている回路内蔵受光素子において、 該受光素子部における該半導体層と該半導体基板との界
   面近傍に、該半導体層の基板とは反対側表面に達しない
   状態で、かつ、基板部分の抵抗成分を低減する状態に、
   第１導電型の埋め込み拡散層が設けられている回路内蔵
   受光素子。
2. 【請求項２】 前記第１導電型の埋め込み拡散層は、前
   記受光素子部に印加される逆バイアスによって該第１導
   電型の埋め込み拡散層下部の前記半導体基板が空乏層化
   しないように、広幅に、または拡散深さを深くして、形
   成されている請求項１に記載の回路内蔵受光素子。