JPH1154754A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1154754A JPH1154754A JP9223040A JP22304097A JPH1154754A JP H1154754 A JPH1154754 A JP H1154754A JP 9223040 A JP9223040 A JP 9223040A JP 22304097 A JP22304097 A JP 22304097A JP H1154754 A JPH1154754 A JP H1154754A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- channel
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高い動作性能と高い信頼性とを同時に実現し
うる新しい構造の半導体装置を提供する。 【解決手段】 結晶性半導体で構成されるソース領域１
０１、ドレイン領域１０３に挟まれた活性領域１０２に
おいて、局部的にゲルマニウムを添加することでSix Ge
1-x 領域１０５を形成する。このSix Ge1-x 領域１０５
とゲルマニウムが添加されなかったSi領域１０６とのバ
ンド構造の差を利用して、ドレイン側からソース側に向
かって広がる空乏層を効果的に抑止する。
うる新しい構造の半導体装置を提供する。 【解決手段】 結晶性半導体で構成されるソース領域１
０１、ドレイン領域１０３に挟まれた活性領域１０２に
おいて、局部的にゲルマニウムを添加することでSix Ge
1-x 領域１０５を形成する。このSix Ge1-x 領域１０５
とゲルマニウムが添加されなかったSi領域１０６とのバ
ンド構造の差を利用して、ドレイン側からソース側に向
かって広がる空乏層を効果的に抑止する。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
結晶性半導体を利用した半導体装置、特に絶縁ゲイト型
トランジスタの構成に関する。また、その様なトランジ
スタ等で構成された半導体回路、電気光学装置及びそれ
らを複合化した電子機器の構成に関する。
結晶性半導体を利用した半導体装置、特に絶縁ゲイト型
トランジスタの構成に関する。また、その様なトランジ
スタ等で構成された半導体回路、電気光学装置及びそれ
らを複合化した電子機器の構成に関する。
【０００２】なお、本明細書中では上記トランジスタ、
半導体回路、電気光学装置および電子機器を全て「半導
体装置」の範疇に含めて扱う。即ち、半導体特性を利用
して機能しうる装置を全て半導体装置と呼ぶ。従って、
上記特許請求の範囲に記載された半導体装置は、トラン
ジスタ等の単体素子だけでなく、それを集積化した半導
体回路、電気光学装置及び電子機器をも包含する。
半導体回路、電気光学装置および電子機器を全て「半導
体装置」の範疇に含めて扱う。即ち、半導体特性を利用
して機能しうる装置を全て半導体装置と呼ぶ。従って、
上記特許請求の範囲に記載された半導体装置は、トラン
ジスタ等の単体素子だけでなく、それを集積化した半導
体回路、電気光学装置及び電子機器をも包含する。
【０００３】
【従来の技術】現状のＶＬＳＩ、ＵＬＳＩではさらなる
集積度向上を求めて素子サイズが微細化の一途を辿る傾
向にある。この流れはバルク単結晶を用いたＭＯＳＦＥ
Ｔでも薄膜を用いたＴＦＴでも同様に見られる。現在で
は、チャネル長が１μｍ以下、さらには 0.2μｍ以下と
いった素子が求められる様になっている。
集積度向上を求めて素子サイズが微細化の一途を辿る傾
向にある。この流れはバルク単結晶を用いたＭＯＳＦＥ
Ｔでも薄膜を用いたＴＦＴでも同様に見られる。現在で
は、チャネル長が１μｍ以下、さらには 0.2μｍ以下と
いった素子が求められる様になっている。
【０００４】ところが、微細化を妨げる要因として短チ
ャネル効果という現象が知られている。短チャネル効果
とは、チャネル長が短くなるにつれて引き起こされるソ
ース／ドレイン間耐圧の低下、しきい値電圧の低下など
の諸問題である（サブミクロンデバイスＩ；小柳光正
他，pp88〜138 ，丸善株式会社，1987参照）。
ャネル効果という現象が知られている。短チャネル効果
とは、チャネル長が短くなるにつれて引き起こされるソ
ース／ドレイン間耐圧の低下、しきい値電圧の低下など
の諸問題である（サブミクロンデバイスＩ；小柳光正
他，pp88〜138 ，丸善株式会社，1987参照）。
【０００５】同参考書によれば、耐圧低下の原因の一つ
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧による多数キャリアの制御が困難な状況になる現
象である。
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧による多数キャリアの制御が困難な状況になる現
象である。
【０００６】この様な短チャネル効果は微細化を行う上
で乗り越えなくてはならない課題となっている。また、
短チャネル効果の代表例としてしきい値電圧の低下が挙
げられる。これも空乏層の広がりによって引き起こされ
ると考えられる。
で乗り越えなくてはならない課題となっている。また、
短チャネル効果の代表例としてしきい値電圧の低下が挙
げられる。これも空乏層の広がりによって引き起こされ
ると考えられる。
【０００７】以上の様な短チャネル効果に対して様々な
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
【０００８】チャネルドープはしきい値電圧の制御とパ
ンチスルーの抑制とを目的として行われる。しかしなが
ら、チャネルドープ技術はＴＦＴの電界効果移動度（以
下、モビリティと呼ぶ）に重大な制約を与えるという欠
点を持っている。即ち、意図的に添加された不純物元素
によってキャリアの移動が阻害され、キャリア移動度が
大幅に低下してしまうのである。
ンチスルーの抑制とを目的として行われる。しかしなが
ら、チャネルドープ技術はＴＦＴの電界効果移動度（以
下、モビリティと呼ぶ）に重大な制約を与えるという欠
点を持っている。即ち、意図的に添加された不純物元素
によってキャリアの移動が阻害され、キャリア移動度が
大幅に低下してしまうのである。
【０００９】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みて成されたものであり、高い動作性能（高いモビ
リティ）と高い信頼性（高い耐圧特性）とを同時に実現
しうる全く新しい構造の半導体装置およびその作製方法
を提供することを課題とする。
を鑑みて成されたものであり、高い動作性能（高いモビ
リティ）と高い信頼性（高い耐圧特性）とを同時に実現
しうる全く新しい構造の半導体装置およびその作製方法
を提供することを課題とする。
【００１０】
【課題を解決するための手段】本明細書で開示する発明
の構成は、結晶性半導体を利用して形成されたソース領
域、ドレイン領域および活性領域を含む半導体装置であ
って、前記活性領域は局部的にゲルマニウムを添加して
形成されたSix Ge1-x 領域及び前記ゲルマニウムが添加
されなかったSi領域とで構成され、局部的に設けられた
前記Six Ge1-x 領域によって前記ドレイン領域から前記
ソース領域に向かって広がる空乏層が抑止されることを
特徴とする。
の構成は、結晶性半導体を利用して形成されたソース領
域、ドレイン領域および活性領域を含む半導体装置であ
って、前記活性領域は局部的にゲルマニウムを添加して
形成されたSix Ge1-x 領域及び前記ゲルマニウムが添加
されなかったSi領域とで構成され、局部的に設けられた
前記Six Ge1-x 領域によって前記ドレイン領域から前記
ソース領域に向かって広がる空乏層が抑止されることを
特徴とする。
【００１１】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を含む半導体装置であって、前記活性領域は局部
的にゲルマニウムを添加して形成されたSix Ge1-x 領域
及び前記ゲルマニウムが添加されなかったSi領域とで構
成され、局部的に設けられた前記Si領域によって前記ド
レイン領域から前記ソース領域に向かって広がる空乏層
が抑止されることを特徴とする。
利用して形成されたソース領域、ドレイン領域および活
性領域を含む半導体装置であって、前記活性領域は局部
的にゲルマニウムを添加して形成されたSix Ge1-x 領域
及び前記ゲルマニウムが添加されなかったSi領域とで構
成され、局部的に設けられた前記Si領域によって前記ド
レイン領域から前記ソース領域に向かって広がる空乏層
が抑止されることを特徴とする。
【００１２】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を含む半導体装置であって、前記活性領域は局部
的にゲルマニウムを添加して形成されたSix Ge1-x 領域
及び前記ゲルマニウムが添加されなかったSi領域とで構
成され、局部的に設けられた前記Six Ge1-x 領域によっ
て前記ドレイン領域から前記ソース領域に向かって広が
る空乏層が抑止され、且つ、しきい値電圧が制御される
ことを特徴とする。
利用して形成されたソース領域、ドレイン領域および活
性領域を含む半導体装置であって、前記活性領域は局部
的にゲルマニウムを添加して形成されたSix Ge1-x 領域
及び前記ゲルマニウムが添加されなかったSi領域とで構
成され、局部的に設けられた前記Six Ge1-x 領域によっ
て前記ドレイン領域から前記ソース領域に向かって広が
る空乏層が抑止され、且つ、しきい値電圧が制御される
ことを特徴とする。
【００１３】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を含む半導体装置であって、前記活性領域は局部
的にゲルマニウムを添加して形成されたSix Ge1-x 領域
及び前記ゲルマニウムが添加されなかったSi領域とで構
成され、局部的に設けられた前記Si領域によって前記ド
レイン領域から前記ソース領域に向かって広がる空乏層
が抑止され、且つ、しきい値電圧が制御されることを特
徴とする。
利用して形成されたソース領域、ドレイン領域および活
性領域を含む半導体装置であって、前記活性領域は局部
的にゲルマニウムを添加して形成されたSix Ge1-x 領域
及び前記ゲルマニウムが添加されなかったSi領域とで構
成され、局部的に設けられた前記Si領域によって前記ド
レイン領域から前記ソース領域に向かって広がる空乏層
が抑止され、且つ、しきい値電圧が制御されることを特
徴とする。
【００１４】本願発明の主旨は、活性領域に対して局部
的にゲルマニウムを添加することで意図的にバンド構造
の異なる２種類の領域を形成し、そのバンド構造の差を
利用してドレイン側からソース側に向かって広がる空乏
層を抑止することにある。なお、活性領域とはソース／
ドレイン領域間（またはＬＤＤ領域間）に挟まれた領域
のことを指す。
的にゲルマニウムを添加することで意図的にバンド構造
の異なる２種類の領域を形成し、そのバンド構造の差を
利用してドレイン側からソース側に向かって広がる空乏
層を抑止することにある。なお、活性領域とはソース／
ドレイン領域間（またはＬＤＤ領域間）に挟まれた領域
のことを指す。
【００１５】また、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本願発明を利用した半導体装置を
ピニングＦＥＴ（またはピニングＴＦＴ）と呼び、従来
の半導体装置とは明確に区別している。
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本願発明を利用した半導体装置を
ピニングＦＥＴ（またはピニングＴＦＴ）と呼び、従来
の半導体装置とは明確に区別している。
【００１６】上述の構成からなる本願発明の半導体装置
は、高い動作性能と高い信頼性とを同時に実現する。本
願発明の半導体装置に関する詳細について以下に示す実
施例でもって説明する。
は、高い動作性能と高い信頼性とを同時に実現する。本
願発明の半導体装置に関する詳細について以下に示す実
施例でもって説明する。
【００１７】
〔実施例１〕本願発明のピニングＦＥＴの構造について
図１を用いて説明する。図１（Ａ）は上面図、図１
（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１
（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
図１を用いて説明する。図１（Ａ）は上面図、図１
（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１
（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００１８】図１（Ａ）において、１０１はソース領
域、１０２は活性領域、１０３はドレイン領域、１０４
はフィールド酸化膜である。また、活性領域１０２を横
切る様にして複数設けられた領域１０５は、局部的にゲ
ルマニウム（Ｇｅ）を添加した領域（以下、Six Ge1-x
(0<X<1) 領域と略記する）である。
域、１０２は活性領域、１０３はドレイン領域、１０４
はフィールド酸化膜である。また、活性領域１０２を横
切る様にして複数設けられた領域１０５は、局部的にゲ
ルマニウム（Ｇｅ）を添加した領域（以下、Six Ge1-x
(0<X<1) 領域と略記する）である。
【００１９】なお、Six Ge1-x で示される組成では０＜
Ｘ＜１の関係が成り立つ。即ち、Six Ge1-x 領域はSiの
み又はGeのみといった組成にはならない。
Ｘ＜１の関係が成り立つ。即ち、Six Ge1-x 領域はSiの
み又はGeのみといった組成にはならない。
【００２０】また、活性領域１０２内において、ゲルマ
ニウムが添加されなかった領域１０６は、真性または実
質的に真性なシリコンからなる領域（以下、Si領域と略
記する）である。
ニウムが添加されなかった領域１０６は、真性または実
質的に真性なシリコンからなる領域（以下、Si領域と略
記する）である。
【００２１】また、活性領域１０２の両端にはＬＤＤ領
域１０７が設けられ、活性領域１０２の上にはゲイト絶
縁膜を介してゲイト電極１０８が設けられている。この
ゲイト電極１０８は導電性を付与したシリコンを用い
る。他にもアルミニウムを主成分とする材料、タンタ
ル、タングステン、モリブデン等を用いることもでき
る。さらに、層間絶縁膜を介してソース電極１０９、ド
レイン電極１１０が設けられ、それぞれソース領域１０
１、ドレイン領域１０３と接している。
域１０７が設けられ、活性領域１０２の上にはゲイト絶
縁膜を介してゲイト電極１０８が設けられている。この
ゲイト電極１０８は導電性を付与したシリコンを用い
る。他にもアルミニウムを主成分とする材料、タンタ
ル、タングステン、モリブデン等を用いることもでき
る。さらに、層間絶縁膜を介してソース電極１０９、ド
レイン電極１１０が設けられ、それぞれソース領域１０
１、ドレイン領域１０３と接している。
【００２２】ここで、本願発明の特徴であるSix Ge1-x
領域とSi領域とについて説明を行う。上述の様に、本願
発明では活性領域１０２がSix Ge1-x 領域１０５とSi領
域１０６とで構成されている。最も典型的な構成は、図
１（Ａ）に示す様にSix Ge1-x 領域１０５とSi領域１０
６とが互いに概略平行に、且つ、交互に並んだ構成であ
る。なお、この様な構成では活性領域１０２がSix Ge
1-x 領域１０５によって複数のSi領域１０６に分断され
ているとも見なせる。
領域とSi領域とについて説明を行う。上述の様に、本願
発明では活性領域１０２がSix Ge1-x 領域１０５とSi領
域１０６とで構成されている。最も典型的な構成は、図
１（Ａ）に示す様にSix Ge1-x 領域１０５とSi領域１０
６とが互いに概略平行に、且つ、交互に並んだ構成であ
る。なお、この様な構成では活性領域１０２がSix Ge
1-x 領域１０５によって複数のSi領域１０６に分断され
ているとも見なせる。
【００２３】このSix Ge1-x 領域１０５は質量分離した
イオンプランテーション法を用いてゲルマニウムを添加
することで形成することができる。ここでゲルマニウム
を添加した場合のバンドギャップの変化について図２を
用いて説明する。
イオンプランテーション法を用いてゲルマニウムを添加
することで形成することができる。ここでゲルマニウム
を添加した場合のバンドギャップの変化について図２を
用いて説明する。
【００２４】図２に示すエネルギーバンド図は、隣接す
るSix Ge1-x 領域とSi領域とのバンド構造の変化を模式
的に示したものである。Si/Si x Ge1-x 界面におけるバ
ンド構造に関しては未だ研究過程にあるが、Six Ge1-x
層をSi層で挟み込むと図２に示す様なバンド構造となる
という報告（シリコン系ヘテロデバイス，古川 静二郎
他，pp.190，丸善，1991）がなされている。
るSix Ge1-x 領域とSi領域とのバンド構造の変化を模式
的に示したものである。Si/Si x Ge1-x 界面におけるバ
ンド構造に関しては未だ研究過程にあるが、Six Ge1-x
層をSi層で挟み込むと図２に示す様なバンド構造となる
という報告（シリコン系ヘテロデバイス，古川 静二郎
他，pp.190，丸善，1991）がなされている。
【００２５】上記報告は積層構造に関する内容である
が、図１に示した構造はSix Ge1-x 層をSi層で挟み込ん
だ構造となるので、図２に示した模式図の様にSix Ge
1-x 領域のバンドギャップ（Ｅｇ2 ）は、Si領域のバン
ドギャップ（Ｅｇ1 ）に比べて小さくなる。また、Six
Ge1-x 領域の価電子体及び伝導体はSi領域のそれよりも
上になると予想される。
が、図１に示した構造はSix Ge1-x 層をSi層で挟み込ん
だ構造となるので、図２に示した模式図の様にSix Ge
1-x 領域のバンドギャップ（Ｅｇ2 ）は、Si領域のバン
ドギャップ（Ｅｇ1 ）に比べて小さくなる。また、Six
Ge1-x 領域の価電子体及び伝導体はSi領域のそれよりも
上になると予想される。
【００２６】この時、Six Ge1-x 領域のバンドギャップ
は組成中に含まれるゲルマニウム量で変化する。本願発
明ではSix Ge1-x で示される組成において０＜Ｘ＜１、
好ましくは 0.05 ＜ｘ＜0.95（代表的には 0.5＜ｘ＜0.
95 ）となる様にｘを変化させる。また、この制御によ
りSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は0.66＜
Ｅｇ2 ＜1.6 （代表的には0.66＜Ｅｇ2 ＜1.1 ）の間で
変化する。
は組成中に含まれるゲルマニウム量で変化する。本願発
明ではSix Ge1-x で示される組成において０＜Ｘ＜１、
好ましくは 0.05 ＜ｘ＜0.95（代表的には 0.5＜ｘ＜0.
95 ）となる様にｘを変化させる。また、この制御によ
りSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は0.66＜
Ｅｇ2 ＜1.6 （代表的には0.66＜Ｅｇ2 ＜1.1 ）の間で
変化する。
【００２７】この場合、Six Ge1-x 領域とSi領域との間
には電位障壁が形成される。この障壁は、電子にとって
はSi領域からSix Ge1-x 領域への移動を妨げる障壁とし
て振る舞うと考えられる。即ち、多数キャリアが電子で
あるＮチャネル型動作の場合には、電子はSi領域を優先
的に移動する。
には電位障壁が形成される。この障壁は、電子にとって
はSi領域からSix Ge1-x 領域への移動を妨げる障壁とし
て振る舞うと考えられる。即ち、多数キャリアが電子で
あるＮチャネル型動作の場合には、電子はSi領域を優先
的に移動する。
【００２８】逆に、正孔にとってはSix Ge1-x 領域から
Si領域への移動を妨げる障壁として振る舞うと考えられ
る。即ち、多数キャリアが正孔であるＰチャネル型動作
の場合には、正孔はSix Ge1-x 領域を優先的に移動す
る。
Si領域への移動を妨げる障壁として振る舞うと考えられ
る。即ち、多数キャリアが正孔であるＰチャネル型動作
の場合には、正孔はSix Ge1-x 領域を優先的に移動す
る。
【００２９】ここでチャネル長およびチャネル幅の定義
を図３を用いて行う。図３においてソース領域３０１と
ドレイン領域３０２との間の距離（活性領域３０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本願発
明はこの長さが２μｍ以下、典型的には30〜500 nm（さ
らに好ましくは50〜200 nm）である場合に有効である。
また、このチャネル長に沿った方向をチャネル長方向と
呼ぶ。
を図３を用いて行う。図３においてソース領域３０１と
ドレイン領域３０２との間の距離（活性領域３０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本願発
明はこの長さが２μｍ以下、典型的には30〜500 nm（さ
らに好ましくは50〜200 nm）である場合に有効である。
また、このチャネル長に沿った方向をチャネル長方向と
呼ぶ。
【００３０】また、任意のSix Ge1-x 領域３０４の幅を
ｖi とする。幅ｖi は２μｍ以下、好ましくは50〜300n
m （さらに好ましくは１〜50nm）とすれば良い。そし
て、活性領域３０３内に存在する全てのSix Ge1-x 領域
の幅の総和をＶi とすると、次式の様に定義される。
ｖi とする。幅ｖi は２μｍ以下、好ましくは50〜300n
m （さらに好ましくは１〜50nm）とすれば良い。そし
て、活性領域３０３内に存在する全てのSix Ge1-x 領域
の幅の総和をＶi とすると、次式の様に定義される。
【００３１】
【数１】
【００３２】なお、Ｎチャネル型ＦＥＴを作製した場合
には、Six Ge1-x 領域３０４が空乏層をピニングするた
めの領域（以下、ピニング領域と略記する）として機能
する。そのため、本願発明のピニング効果を得るには活
性領域３０３に対して少なくとも一つのSix Ge1-x 領域
を設ける必要がある。即ち、i ＝１〜ｍとなり、１本乃
至ｍ本のSix Ge1-x 領域を形成する必要がある。
には、Six Ge1-x 領域３０４が空乏層をピニングするた
めの領域（以下、ピニング領域と略記する）として機能
する。そのため、本願発明のピニング効果を得るには活
性領域３０３に対して少なくとも一つのSix Ge1-x 領域
を設ける必要がある。即ち、i ＝１〜ｍとなり、１本乃
至ｍ本のSix Ge1-x 領域を形成する必要がある。
【００３３】また、Si領域３０５の幅をｖj とする。幅
ｖj もSix Ge1-x 領域３０４と同様に２μｍ以下、好ま
しくは50〜300nm （さらに好ましくは１〜50nm）とすれ
ば良い。また、上記Si領域３０５の幅ｖj の総和をＶj
とすると次式の様に定義される。
ｖj もSix Ge1-x 領域３０４と同様に２μｍ以下、好ま
しくは50〜300nm （さらに好ましくは１〜50nm）とすれ
ば良い。また、上記Si領域３０５の幅ｖj の総和をＶj
とすると次式の様に定義される。
【００３４】
【数２】
【００３５】なお、Si領域３０５は、Ｐチャネル型ＦＥ
Ｔを作製した場合には空乏層をピニングするための領域
として機能する。即ち、本願発明のピニング効果を得る
には活性領域３０３に対して少なくとも一つのSi領域を
設ける必要がある。即ち、j＝１〜ｎとなり、１本乃至
ｎ本のSi領域を形成する必要がある。
Ｔを作製した場合には空乏層をピニングするための領域
として機能する。即ち、本願発明のピニング効果を得る
には活性領域３０３に対して少なくとも一つのSi領域を
設ける必要がある。即ち、j＝１〜ｎとなり、１本乃至
ｎ本のSi領域を形成する必要がある。
【００３６】また、Ｎチャネル型ＦＥＴではSix Ge1-x
領域がピニング領域として機能し、Si領域がキャリアが
移動する領域（チャネル形成領域）として機能する。従
って、Ｎチャネル型ＦＥＴでは、Si領域の幅の総和Ｖj
がチャネル幅と定義される。逆に、Ｐチャネル型ＦＥＴ
では、Six Ge1-x 領域をキャリアが移動するので、Six
Ge1-x 領域の幅の総和Ｖi がチャネル幅となる。
領域がピニング領域として機能し、Si領域がキャリアが
移動する領域（チャネル形成領域）として機能する。従
って、Ｎチャネル型ＦＥＴでは、Si領域の幅の総和Ｖj
がチャネル幅と定義される。逆に、Ｐチャネル型ＦＥＴ
では、Six Ge1-x 領域をキャリアが移動するので、Six
Ge1-x 領域の幅の総和Ｖi がチャネル幅となる。
【００３７】この様に、Ｎチャネル型ＦＥＴとＰチャネ
ル型ＦＥＴとでピニング領域及びチャネル形成領域の役
割が逆になるという点が本願発明の大きな特徴である。
ル型ＦＥＴとでピニング領域及びチャネル形成領域の役
割が逆になるという点が本願発明の大きな特徴である。
【００３８】上述のチャネル幅は活性領域３０３の幅
（活性領域のチャネル長方向に対して垂直な方向の長
さ）に相当するものである。また、このチャネル幅に沿
った方向をチャネル幅方向と呼ぶことにする。
（活性領域のチャネル長方向に対して垂直な方向の長
さ）に相当するものである。また、このチャネル幅に沿
った方向をチャネル幅方向と呼ぶことにする。
【００３９】以上の様に定義される本願発明の半導体装
置は、特にチャネル長が極めて小さい半導体装置に適用
することを念頭に置いているので、Six Ge1-x 領域の形
成は極めて微細な寸法で行わなくてはならない。
置は、特にチャネル長が極めて小さい半導体装置に適用
することを念頭に置いているので、Six Ge1-x 領域の形
成は極めて微細な寸法で行わなくてはならない。
【００４０】そのため、図１（Ａ）におけるSix Ge1-x
領域１０５の形成には極めて微細なフォトリソグラフィ
技術及びイオン注入技術が必要となる。即ち、エキシマ
レーザー、電子ビームまたは集束イオンビーム等を用い
た微細露光技術を駆使しなくては、上述の様な微細なパ
ターン形成をすることはできない。
領域１０５の形成には極めて微細なフォトリソグラフィ
技術及びイオン注入技術が必要となる。即ち、エキシマ
レーザー、電子ビームまたは集束イオンビーム等を用い
た微細露光技術を駆使しなくては、上述の様な微細なパ
ターン形成をすることはできない。
【００４１】また、当然、ゲルマニウムの導入量を精密
に制御するためにもイオンプランテーション（イオン注
入とも言う）技術等の如き精密な濃度制御の可能な技術
を利用することが好ましい。勿論、質量分離をしないイ
オンドーピング法（プラズマドーピング法等）を用いる
ことも可能である。
に制御するためにもイオンプランテーション（イオン注
入とも言う）技術等の如き精密な濃度制御の可能な技術
を利用することが好ましい。勿論、質量分離をしないイ
オンドーピング法（プラズマドーピング法等）を用いる
ことも可能である。
【００４２】次に、図１（Ｂ）についての説明を行う。
なお、図１（Ｂ）において、図１（Ａ）で説明した部分
については同一の符号を用いて説明することにする。
なお、図１（Ｂ）において、図１（Ａ）で説明した部分
については同一の符号を用いて説明することにする。
【００４３】図１（Ｂ）において、１１１は単結晶シリ
コン基板であり、Ｎ型またはＰ型シリコン基板を用い
る。なお、シリコン基板１１１としては、通常のＣＺ
法、ＦＺ法またはその他の方法で形成された全てのシリ
コン基板を用いることができる。ただし、キャリアの移
動度を高めるためには、ドーパント量（不純物元素の添
加濃度）の少ない高抵抗シリコン基板を用いることが好
ましい。
コン基板であり、Ｎ型またはＰ型シリコン基板を用い
る。なお、シリコン基板１１１としては、通常のＣＺ
法、ＦＺ法またはその他の方法で形成された全てのシリ
コン基板を用いることができる。ただし、キャリアの移
動度を高めるためには、ドーパント量（不純物元素の添
加濃度）の少ない高抵抗シリコン基板を用いることが好
ましい。
【００４４】また、１１２はフィールド酸化膜１０４の
下に形成されたチャネルストッパー、１１３はゲイト絶
縁膜、１１４は層間絶縁膜である。また、活性領域１０
２内においてSix Ge1-x 領域１０５以外の領域がSi領域
１０６となる。
下に形成されたチャネルストッパー、１１３はゲイト絶
縁膜、１１４は層間絶縁膜である。また、活性領域１０
２内においてSix Ge1-x 領域１０５以外の領域がSi領域
１０６となる。
【００４５】そして、活性領域１０２に対してストライ
プ状にSix Ge1-x 領域１０５が形成されている。Six Ge
1-x 領域１０５はドレイン側からソース側に向かって広
がる空乏層を効果的にピニングする様に深く形成するこ
とが好ましい。基本的には、ソース／ドレイン領域の接
合深さよりも深くすると良い。
プ状にSix Ge1-x 領域１０５が形成されている。Six Ge
1-x 領域１０５はドレイン側からソース側に向かって広
がる空乏層を効果的にピニングする様に深く形成するこ
とが好ましい。基本的には、ソース／ドレイン領域の接
合深さよりも深くすると良い。
【００４６】次に、図１（Ｃ）について説明を行う。図
１（Ｃ）において、ソース領域１０１及びドレイン領域
１０３の内側に設けられた領域１０７がＬＤＤ領域であ
る。このＬＤＤ領域１０７はサイドウォール１１５を利
用して形成される。
１（Ｃ）において、ソース領域１０１及びドレイン領域
１０３の内側に設けられた領域１０７がＬＤＤ領域であ
る。このＬＤＤ領域１０７はサイドウォール１１５を利
用して形成される。
【００４７】なお、図１（Ｃ）に示す様にSix Ge1-x 領
域１０５をＬＤＤ領域１０７の内部にまで食い込む様に
形成すると、ドレイン側空乏層に対するピニング効果が
強まって効果的である。勿論、ドレイン領域１０３の内
部にまで食い込む様に形成するとさらに効果的である。
域１０５をＬＤＤ領域１０７の内部にまで食い込む様に
形成すると、ドレイン側空乏層に対するピニング効果が
強まって効果的である。勿論、ドレイン領域１０３の内
部にまで食い込む様に形成するとさらに効果的である。
【００４８】本願発明のピニングＦＥＴは、以上に示し
た様な構成を基本とする。ただし、最も重要なのは活性
領域の構成であり、活性領域とは直接関係しない素子構
造に関しては図１の構造に限定されるものではない。
た様な構成を基本とする。ただし、最も重要なのは活性
領域の構成であり、活性領域とは直接関係しない素子構
造に関しては図１の構造に限定されるものではない。
【００４９】次に、Six Ge1-x 領域１０５及びSi領域１
０６の果たす役割と、それによって得られる効果につい
てＮチャネル型ＦＥＴを例にとって説明する。
０６の果たす役割と、それによって得られる効果につい
てＮチャネル型ＦＥＴを例にとって説明する。
【００５０】まず、第１の効果について説明する。本願
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
【００５１】図１において、活性領域１０２に局部的に
形成されたSix Ge1-x 領域１０５は、ドレイン側から広
がる空乏層に対して電位的なストッパー（障壁）として
働き、空乏層の広がりを効果的に抑止する。従って、空
乏層の広がりによってソース側の拡散電位が引き下げら
れることもなくなり、パンチスルー現象が防止される。
また、空乏層の広がりによる空乏層電荷の増加が抑制さ
れるので、しきい値電圧の低下も避けられる。
形成されたSix Ge1-x 領域１０５は、ドレイン側から広
がる空乏層に対して電位的なストッパー（障壁）として
働き、空乏層の広がりを効果的に抑止する。従って、空
乏層の広がりによってソース側の拡散電位が引き下げら
れることもなくなり、パンチスルー現象が防止される。
また、空乏層の広がりによる空乏層電荷の増加が抑制さ
れるので、しきい値電圧の低下も避けられる。
【００５２】以上の様に、Six Ge1-x 領域１０５を形成
することで、微細化に際して非常に重大な問題であった
短チャネル効果を抑止または防止することが可能とな
る。この効果は本願発明の半導体装置の最も重要な効果
である。
することで、微細化に際して非常に重大な問題であった
短チャネル効果を抑止または防止することが可能とな
る。この効果は本願発明の半導体装置の最も重要な効果
である。
【００５３】次に第２の効果について説明する。本願発
明のＮチャネル型ＦＥＴではSix Ge1-x 領域によって意
図的に狭チャネル効果を強めることができる。狭チャネ
ル効果とは、チャネル幅が極端に狭い場合に観測される
現象であり、しきい値電圧の増加をもたらす（従来例で
参照したサブミクロンデバイスＩに詳しい）。
明のＮチャネル型ＦＥＴではSix Ge1-x 領域によって意
図的に狭チャネル効果を強めることができる。狭チャネ
ル効果とは、チャネル幅が極端に狭い場合に観測される
現象であり、しきい値電圧の増加をもたらす（従来例で
参照したサブミクロンデバイスＩに詳しい）。
【００５４】図４は本実施例のピニングＴＦＴが動作し
た際の活性領域１０２のエネルギー状態（電位状態）を
示している。図４において、４０１、４０２で示される
領域がSix Ge1-x 領域１０５のエネルギー状態に相当
し、４０３で示される領域がSi領域１０６のエネルギー
状態に相当する。
た際の活性領域１０２のエネルギー状態（電位状態）を
示している。図４において、４０１、４０２で示される
領域がSix Ge1-x 領域１０５のエネルギー状態に相当
し、４０３で示される領域がSi領域１０６のエネルギー
状態に相当する。
【００５５】図４からも明らかな様に、隣接するSi領域
１０６の間にはSix Ge1-x 領域１０５が存在し、電子に
とってエネルギー的に高い障壁を形成している。そのた
め、電子はSix Ge1-x 領域１０５を越えることができ
ず、エネルギー状態の低いSi領域１０６を優先的に移動
する。
１０６の間にはSix Ge1-x 領域１０５が存在し、電子に
とってエネルギー的に高い障壁を形成している。そのた
め、電子はSix Ge1-x 領域１０５を越えることができ
ず、エネルギー状態の低いSi領域１０６を優先的に移動
する。
【００５６】この様に、Six Ge1-x 領域１０５では電子
にとってエネルギー的に高い障壁が形成され、その部分
のしきい値電圧が増加する。その結果、全体として観測
されるしきい値電圧も増加するのである。この狭チャネ
ル効果はSi領域１０６の幅が狭くなるほど顕著に現れ
る。
にとってエネルギー的に高い障壁が形成され、その部分
のしきい値電圧が増加する。その結果、全体として観測
されるしきい値電圧も増加するのである。この狭チャネ
ル効果はSi領域１０６の幅が狭くなるほど顕著に現れ
る。
【００５７】この様なしきい値電圧の制御は、Six Ge
1-x 領域１０５の組成（バンドギャップやバンド構造に
関わる）を変えることで所望の値を狙うことができる。
また、Si領域の幅（ｖj ）を適宜設定することで所望の
しきい値電圧に制御することが可能である。
1-x 領域１０５の組成（バンドギャップやバンド構造に
関わる）を変えることで所望の値を狙うことができる。
また、Si領域の幅（ｖj ）を適宜設定することで所望の
しきい値電圧に制御することが可能である。
【００５８】以上に示した様に、本願発明ではSix Ge
1-x 領域１０５を適当に設計することで狭チャネル効果
の強弱を制御し、しきい値電圧を調節することが可能で
ある。即ち、ピニング効果を制御することで短チャネル
効果によるしきい値電圧の低下と狭チャネル効果による
しきい値電圧の増加とのバランスをとって所望の値に調
節することも可能である。
1-x 領域１０５を適当に設計することで狭チャネル効果
の強弱を制御し、しきい値電圧を調節することが可能で
ある。即ち、ピニング効果を制御することで短チャネル
効果によるしきい値電圧の低下と狭チャネル効果による
しきい値電圧の増加とのバランスをとって所望の値に調
節することも可能である。
【００５９】次に、第３の効果について説明する。本願
発明ではSix Ge1-x 領域およびSi領域はどちらも真性ま
たは実質的に真性な領域である。即ち、Ｎチャネル型ピ
ニングＦＥＴでは、チャネル形成領域となるSi領域１０
５が真性または実質的に真性な領域で構成され、その領
域を多数キャリアが移動するという構成になる。
発明ではSix Ge1-x 領域およびSi領域はどちらも真性ま
たは実質的に真性な領域である。即ち、Ｎチャネル型ピ
ニングＦＥＴでは、チャネル形成領域となるSi領域１０
５が真性または実質的に真性な領域で構成され、その領
域を多数キャリアが移動するという構成になる。
【００６０】ここで真性な領域とは、Ｎ型やＰ型を付与
する不純物元素および炭素、窒素、酸素といった不純物
元素を意図的に添加しない領域を呼ぶ。また、実質的に
真性な領域とは、逆導電型不純物の添加により意図的に
導電型を相殺させた領域又はしきい値電圧の制御が可能
な範囲において一導電型を示す領域を指す。
する不純物元素および炭素、窒素、酸素といった不純物
元素を意図的に添加しない領域を呼ぶ。また、実質的に
真性な領域とは、逆導電型不純物の添加により意図的に
導電型を相殺させた領域又はしきい値電圧の制御が可能
な範囲において一導電型を示す領域を指す。
【００６１】例えば、ドーパント濃度（リン、砒素、ボ
ロン、インジウム、アンチモン等の濃度）が 5×1017at
oms/cm3 以下（好ましくは 5×1015atoms/cm3 以下）で
あり、含有する炭素、窒素、酸素の濃度が 2×1018atom
s/cm3 以下である様なシリコン基板は実質的に真性であ
るといって差し支えない。
ロン、インジウム、アンチモン等の濃度）が 5×1017at
oms/cm3 以下（好ましくは 5×1015atoms/cm3 以下）で
あり、含有する炭素、窒素、酸素の濃度が 2×1018atom
s/cm3 以下である様なシリコン基板は実質的に真性であ
るといって差し支えない。
【００６２】そういった意味で、一般的に半導体用に用
いられる単結晶シリコン基板はプロセス過程で意図的に
一導電型を付与する不純物元素を添加しない限り全て実
質的に真性であると言える。
いられる単結晶シリコン基板はプロセス過程で意図的に
一導電型を付与する不純物元素を添加しない限り全て実
質的に真性であると言える。
【００６３】キャリアの移動する領域が真性または実質
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなり高いモビリティが得られる。この点が
本願発明とチャネルドープ法との大きな相違点である。
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなり高いモビリティが得られる。この点が
本願発明とチャネルドープ法との大きな相違点である。
【００６４】また、図１（Ａ）に示す様に、ソース領域
からドレイン領域にかけて線状のSix Ge1-x 領域を設け
た場合、Six Ge1-x 領域によって多数キャリアの移動経
路が規定されるという効果が得られる。
からドレイン領域にかけて線状のSix Ge1-x 領域を設け
た場合、Six Ge1-x 領域によって多数キャリアの移動経
路が規定されるという効果が得られる。
【００６５】前述の様に、Six Ge1-x 領域に挟まれたSi
領域のエネルギー状態は図４に示す様な状態となってい
る。図１（Ａ）に示す構成では、図４の様なエネルギー
状態のスリットが複数並んでいると考えられる。
領域のエネルギー状態は図４に示す様な状態となってい
る。図１（Ａ）に示す構成では、図４の様なエネルギー
状態のスリットが複数並んでいると考えられる。
【００６６】この様子を模式的に表したのが図５であ
る。図５において、５０１がSix Ge1-x 領域（ピニング
領域）、５０２がSi領域（チャネル形成領域）を表して
いる。また、５０３が多数キャリア（ここでは電子）で
ある。図５に示す様に、電子５０３はSix Ge1-x 領域５
０１を越えることができないのでSi領域５０２を優先的
に移動する。
る。図５において、５０１がSix Ge1-x 領域（ピニング
領域）、５０２がSi領域（チャネル形成領域）を表して
いる。また、５０３が多数キャリア（ここでは電子）で
ある。図５に示す様に、電子５０３はSix Ge1-x 領域５
０１を越えることができないのでSi領域５０２を優先的
に移動する。
【００６７】この様に多数キャリアの移動経路を規定す
ることでキャリア同士の自己衝突による散乱が低減す
る。この事はモビリティの向上に大きく寄与する。
ることでキャリア同士の自己衝突による散乱が低減す
る。この事はモビリティの向上に大きく寄与する。
【００６８】次に、第４の効果について説明する。本願
発明のピニング領域は短チャネル効果の防止、しきい値
電圧の制御といった機能を有することを既に述べたが、
その他に衝突電離によるソース／ドレイン間耐圧の低下
を防止する上で非常に重要な役割を果たしている。
発明のピニング領域は短チャネル効果の防止、しきい値
電圧の制御といった機能を有することを既に述べたが、
その他に衝突電離によるソース／ドレイン間耐圧の低下
を防止する上で非常に重要な役割を果たしている。
【００６９】衝突電離（インパクトイオン化現象）によ
って生成した少数キャリア（ここでは正孔）は寄生バイ
ポーラトランジスタを導通させたり、ソース近傍に蓄積
してソース側の拡散電位を下げたりするなど、キャリア
注入誘起型の降伏現象の原因となる。
って生成した少数キャリア（ここでは正孔）は寄生バイ
ポーラトランジスタを導通させたり、ソース近傍に蓄積
してソース側の拡散電位を下げたりするなど、キャリア
注入誘起型の降伏現象の原因となる。
【００７０】しかしながら、図１に示した様な構造のＮ
チャネル型ピニングＦＥＴの場合、Six Ge1-x 領域１０
５は正孔にとって電位的な溝として振る舞い、衝突電離
によって発生した正孔はSix Ge1-x 領域１０５を流れ、
そのままソース領域１０１に到達する。そこで、Six Ge
1-x 領域１０５に外部端子を接続して正孔を引き出せば
正孔の蓄積を防ぐことができる。
チャネル型ピニングＦＥＴの場合、Six Ge1-x 領域１０
５は正孔にとって電位的な溝として振る舞い、衝突電離
によって発生した正孔はSix Ge1-x 領域１０５を流れ、
そのままソース領域１０１に到達する。そこで、Six Ge
1-x 領域１０５に外部端子を接続して正孔を引き出せば
正孔の蓄積を防ぐことができる。
【００７１】この様に、本願発明のピニング領域は衝突
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
【００７２】この第４の効果によって衝突電離によるキ
ャリア注入誘起型の降伏現象を防ぐことが可能であるた
め、第１の効果（パンチスルーによる耐圧の低下防止）
との相乗効果で、非常に高い耐圧を有する信頼性の高い
半導体装置を実現できる。
ャリア注入誘起型の降伏現象を防ぐことが可能であるた
め、第１の効果（パンチスルーによる耐圧の低下防止）
との相乗効果で、非常に高い耐圧を有する信頼性の高い
半導体装置を実現できる。
【００７３】以上の効果によって、本願発明のピニング
ＴＦＴは高い信頼性と高いモビリティとを同時に実現す
ることが可能である。
ＴＦＴは高い信頼性と高いモビリティとを同時に実現す
ることが可能である。
【００７４】以上の説明はＮチャネル型ＦＥＴを例にと
った説明であるが、Ｐチャネル型ＦＥＴでも同様の効果
を得ることができる。ただし、ＮチャネルＦＥＴではSi
x Ge1-x 領域がピニング領域として機能し、Si領域がチ
ャネル形成領域として機能するのに対し、Ｐチャネル型
ＦＥＴではSix Ge1-x 領域がチャネル形成領域として機
能し、Si領域がピニング領域として機能するという相違
点がある。
った説明であるが、Ｐチャネル型ＦＥＴでも同様の効果
を得ることができる。ただし、ＮチャネルＦＥＴではSi
x Ge1-x 領域がピニング領域として機能し、Si領域がチ
ャネル形成領域として機能するのに対し、Ｐチャネル型
ＦＥＴではSix Ge1-x 領域がチャネル形成領域として機
能し、Si領域がピニング領域として機能するという相違
点がある。
【００７５】〔実施例２〕実施例１ではバルク単結晶を
利用したＭＯＳＦＥＴに対して本願発明を適用した場合
の例について説明した。これ以外にも本願発明は結晶性
半導体薄膜を利用した薄膜トランジスタ（ＴＦＴ）に対
して適用することもできる。
利用したＭＯＳＦＥＴに対して本願発明を適用した場合
の例について説明した。これ以外にも本願発明は結晶性
半導体薄膜を利用した薄膜トランジスタ（ＴＦＴ）に対
して適用することもできる。
【００７６】結晶性半導体薄膜としては、単結晶半導体
薄膜、多結晶半導体薄膜などを用いることができる。単
結晶半導体薄膜は、酸素イオン注入による方法（ＳＩＭ
ＯＸ）、貼り合わせによる方法、ＥＬＴＲＡＮ法、スマ
ートカット法などの公知技術を利用して得ることができ
る。
薄膜、多結晶半導体薄膜などを用いることができる。単
結晶半導体薄膜は、酸素イオン注入による方法（ＳＩＭ
ＯＸ）、貼り合わせによる方法、ＥＬＴＲＡＮ法、スマ
ートカット法などの公知技術を利用して得ることができ
る。
【００７７】また、多結晶半導体薄膜は特開平7-130652
号公報記載の技術、レーザーアニールを利用した技術な
どを利用して非晶質半導体薄膜を結晶化させる方法、減
圧熱ＣＶＤ法で直接成膜する方法などを利用して得るこ
とができる。
号公報記載の技術、レーザーアニールを利用した技術な
どを利用して非晶質半導体薄膜を結晶化させる方法、減
圧熱ＣＶＤ法で直接成膜する方法などを利用して得るこ
とができる。
【００７８】特に特開平7-130652号公報記載の技術を利
用する場合、結晶化を助長する触媒元素をハロゲン元素
によりゲッタリングする技術（特願平8-335152号公報
等）やリン元素によりゲッタリングする技術（特願平9-
29551 号公報等）を併用すると結晶性に優れた半導体薄
膜が得られるので好ましい。
用する場合、結晶化を助長する触媒元素をハロゲン元素
によりゲッタリングする技術（特願平8-335152号公報
等）やリン元素によりゲッタリングする技術（特願平9-
29551 号公報等）を併用すると結晶性に優れた半導体薄
膜が得られるので好ましい。
【００７９】また、この他にもあらゆる手段で形成され
た結晶性半導体薄膜を利用することが可能である。ここ
で、本願発明をＴＦＴに適用した場合の構成を図６を用
いて説明する。
た結晶性半導体薄膜を利用することが可能である。ここ
で、本願発明をＴＦＴに適用した場合の構成を図６を用
いて説明する。
【００８０】図６において、６０１はソース領域、６０
２はドレイン領域、６０３は活性領域、６０４はSix Ge
1-x 領域、６０５はSi領域、６０６はＬＤＤ領域であ
る。これらは結晶性半導体薄膜を利用して形成される。
２はドレイン領域、６０３は活性領域、６０４はSix Ge
1-x 領域、６０５はSi領域、６０６はＬＤＤ領域であ
る。これらは結晶性半導体薄膜を利用して形成される。
【００８１】また、６０７はアルミニウムを主成分とす
るゲイト電極、６０８はゲイト電極を陽極酸化して得ら
れる陽極酸化膜、６０９はソース電極、６１０はドレイ
ン電極である。なお、ゲイト電極６０７はタンタル、タ
ングステン、モリブデンまたは導電性を付与したシリコ
ンを用いることもできる。
るゲイト電極、６０８はゲイト電極を陽極酸化して得ら
れる陽極酸化膜、６０９はソース電極、６１０はドレイ
ン電極である。なお、ゲイト電極６０７はタンタル、タ
ングステン、モリブデンまたは導電性を付与したシリコ
ンを用いることもできる。
【００８２】次に、図６（Ａ）をＡ−Ａ’で切断した断
面図を図６（Ｂ）に示す。図６（Ｂ）において、６１１
は絶縁表面を有する基板、６１２は下地膜であり、その
上に結晶性半導体薄膜が形成される。基板６１１はプロ
セスの最高温度に耐えうる耐熱性を備えた基板を用い
る。また、６１３はゲイト絶縁膜であり、その上のゲイ
ト電極６０７、陽極酸化膜６０８上には層間絶縁膜６１
４が設けられている。
面図を図６（Ｂ）に示す。図６（Ｂ）において、６１１
は絶縁表面を有する基板、６１２は下地膜であり、その
上に結晶性半導体薄膜が形成される。基板６１１はプロ
セスの最高温度に耐えうる耐熱性を備えた基板を用い
る。また、６１３はゲイト絶縁膜であり、その上のゲイ
ト電極６０７、陽極酸化膜６０８上には層間絶縁膜６１
４が設けられている。
【００８３】次に、図６（Ａ）をＢ−Ｂ’で切断した断
面図を図６（Ｃ）に示す。図６（Ｃ）に示す様に本願発
明のＴＦＴは、基本構造は特開平7-135318号公報に記載
された技術を利用したＴＦＴに似ているが、活性領域６
０３にSix Ge1-x 領域６０４が設けられている点で異な
る。
面図を図６（Ｃ）に示す。図６（Ｃ）に示す様に本願発
明のＴＦＴは、基本構造は特開平7-135318号公報に記載
された技術を利用したＴＦＴに似ているが、活性領域６
０３にSix Ge1-x 領域６０４が設けられている点で異な
る。
【００８４】この様に、本願発明は活性領域（ゲイト電
極の直下）に対するエンジニアリングであり、それ以外
のＴＦＴ構造に影響される技術ではない。即ち、本願発
明は図６に示したＴＦＴ構造に限定されず、あらゆる構
造のＴＦＴに適用することが可能である。
極の直下）に対するエンジニアリングであり、それ以外
のＴＦＴ構造に影響される技術ではない。即ち、本願発
明は図６に示したＴＦＴ構造に限定されず、あらゆる構
造のＴＦＴに適用することが可能である。
【００８５】〔実施例３〕実施例１に示したピニングＦ
ＥＴまたは実施例２に示したピニングＴＦＴは、Ｎチャ
ネル型とＰチャネル型とを相補的に組み合わせることで
容易にＣＭＯＳ回路（インバータ回路）を構成すること
ができる。
ＥＴまたは実施例２に示したピニングＴＦＴは、Ｎチャ
ネル型とＰチャネル型とを相補的に組み合わせることで
容易にＣＭＯＳ回路（インバータ回路）を構成すること
ができる。
【００８６】本願発明を適用した半導体装置は、Ｎチャ
ネル型の場合にはSi領域がチャネル形成領域として機能
し、Ｐチャネル型の場合にはSix Ge1-x 領域がチャネル
形成領域として機能する。従って、Ｎチャネル型かＰチ
ャネル型かによって多数キャリアの移動する領域の物性
が異なる。
ネル型の場合にはSi領域がチャネル形成領域として機能
し、Ｐチャネル型の場合にはSix Ge1-x 領域がチャネル
形成領域として機能する。従って、Ｎチャネル型かＰチ
ャネル型かによって多数キャリアの移動する領域の物性
が異なる。
【００８７】また、最近ではチャネル形成領域がSiで構
成されたＦＥＴよりもSix Ge1-x で構成されたＴＦＴの
方が高いモビリティが得られるという報告もなされてい
る。従って、Six Ge1-x 領域がチャネル形成領域として
機能するＰチャネル型の方がモビリティの向上には有効
であると予想される。この事はＣＭＯＳ回路を構成する
にあたって非常に有意なことである。
成されたＦＥＴよりもSix Ge1-x で構成されたＴＦＴの
方が高いモビリティが得られるという報告もなされてい
る。従って、Six Ge1-x 領域がチャネル形成領域として
機能するＰチャネル型の方がモビリティの向上には有効
であると予想される。この事はＣＭＯＳ回路を構成する
にあたって非常に有意なことである。
【００８８】通常、Ｎチャネル型に比べてＰチャネル型
の方がモビリティは小さく、その特性差がＣＭＯＳ回路
の動作不良を招く要因の一つであることが指摘されてい
る。しかしながら、本願発明の半導体装置を用いてＣＭ
ＯＳ回路を構成した場合、特にＰチャネル型半導体装置
の方のモビリティが向上するので、特性差が結果的に低
減される。そのため、非常に安定した動作のＣＭＯＳ回
路を構成することが可能である。
の方がモビリティは小さく、その特性差がＣＭＯＳ回路
の動作不良を招く要因の一つであることが指摘されてい
る。しかしながら、本願発明の半導体装置を用いてＣＭ
ＯＳ回路を構成した場合、特にＰチャネル型半導体装置
の方のモビリティが向上するので、特性差が結果的に低
減される。そのため、非常に安定した動作のＣＭＯＳ回
路を構成することが可能である。
【００８９】〔実施例４〕本実施例では、実施例１乃至
実施例３に示した半導体装置において、ピニング領域と
して機能する領域に対してエネルギー障壁を高めるため
の不純物元素を添加する場合の例を示す。
実施例３に示した半導体装置において、ピニング領域と
して機能する領域に対してエネルギー障壁を高めるため
の不純物元素を添加する場合の例を示す。
【００９０】具体的には、Ｎチャネル型半導体装置では
Six Ge1-x 領域に対してボロンまたはインジウムを添加
する。一方、Ｐチャネル型半導体装置ではSi領域に対し
てリン、砒素またはアンチモンを添加する。
Six Ge1-x 領域に対してボロンまたはインジウムを添加
する。一方、Ｐチャネル型半導体装置ではSi領域に対し
てリン、砒素またはアンチモンを添加する。
【００９１】Ｎチャネル型半導体装置では、多数キャリ
アが電子であるので電子の移動を妨げる方向にバンド構
造をシフトさせる１３族元素を用いる。この場合、少数
キャリアである正孔を引き出すためのパスとしての機能
は損なわれない。また、１３族元素はしきい値電圧を正
の方向にシフトさせる。
アが電子であるので電子の移動を妨げる方向にバンド構
造をシフトさせる１３族元素を用いる。この場合、少数
キャリアである正孔を引き出すためのパスとしての機能
は損なわれない。また、１３族元素はしきい値電圧を正
の方向にシフトさせる。
【００９２】逆に、Ｐチャネル型半導体装置では、多数
キャリアが正孔であるので正孔の移動を妨げる方向にバ
ンド構造をシフトさせる１５族元素を用いる。この時、
１５族元素はしきい値電圧を負の方向にシフトさせる。
キャリアが正孔であるので正孔の移動を妨げる方向にバ
ンド構造をシフトさせる１５族元素を用いる。この時、
１５族元素はしきい値電圧を負の方向にシフトさせる。
【００９３】この様な構造とすることで、多数キャリア
の移動する領域（ピニング領域）と少数キャリアの移動
する領域（チャネル形成領域）とがより明確に区別され
る。また、ピニング領域に添加された不純物元素によっ
てしきい値電圧の制御を行うことも可能である。また、
上記不純物元素の添加はイオンプランテーション法で行
えば良い。
の移動する領域（ピニング領域）と少数キャリアの移動
する領域（チャネル形成領域）とがより明確に区別され
る。また、ピニング領域に添加された不純物元素によっ
てしきい値電圧の制御を行うことも可能である。また、
上記不純物元素の添加はイオンプランテーション法で行
えば良い。
【００９４】また、この時、１３族または１５族の元素
を添加した領域に対して酸素を同時に添加しておくこと
はさらに効果的である。酸素が添加されることで、ドレ
イン領域との接合部における耐圧が高くなる。また、酸
素の添加は１３族または１５族の元素を添加するのに利
用したマスクをそのまま活用してイオンプランテーショ
ン法により添加すれば良い。
を添加した領域に対して酸素を同時に添加しておくこと
はさらに効果的である。酸素が添加されることで、ドレ
イン領域との接合部における耐圧が高くなる。また、酸
素の添加は１３族または１５族の元素を添加するのに利
用したマスクをそのまま活用してイオンプランテーショ
ン法により添加すれば良い。
【００９５】〔実施例５〕実施例１乃至実施例３に示し
た半導体装置において、Six Ge1-x 領域及びSi領域の幅
をＮチャネル型とＰチャネル型とで異ならせても良い。
これは、例えばSix Ge1-x 領域を例にすれば、Ｎチャネ
ル型半導体装置ではピニング領域として機能し、Ｐチャ
ネル型半導体装置ではチャネル形成領域として機能する
といった様に、適用する半導体装置の導電型の違いで逆
の役割を果たすからである。
た半導体装置において、Six Ge1-x 領域及びSi領域の幅
をＮチャネル型とＰチャネル型とで異ならせても良い。
これは、例えばSix Ge1-x 領域を例にすれば、Ｎチャネ
ル型半導体装置ではピニング領域として機能し、Ｐチャ
ネル型半導体装置ではチャネル形成領域として機能する
といった様に、適用する半導体装置の導電型の違いで逆
の役割を果たすからである。
【００９６】例えば、アンプ系回路などの様に大電流を
取り扱う必要のある場合には、チャネル形成領域をでき
るだけ広く、ピニング領域をなるべく狭くするなどの工
夫が必要となる。従って、その場合の構成はＮチャネル
型とＰチャネル型とで異なるのである。
取り扱う必要のある場合には、チャネル形成領域をでき
るだけ広く、ピニング領域をなるべく狭くするなどの工
夫が必要となる。従って、その場合の構成はＮチャネル
型とＰチャネル型とで異なるのである。
【００９７】図７は、大電流を流す必要のある回路に適
した構成のＣＭＯＳ回路の一例である。なお、図面を簡
略化するため、ソース／ドレイン領域と活性領域の構成
のみに着目して説明する。
した構成のＣＭＯＳ回路の一例である。なお、図面を簡
略化するため、ソース／ドレイン領域と活性領域の構成
のみに着目して説明する。
【００９８】７０１、７０２はそれぞれＮチャネル型半
導体装置のソース領域、ドレイン領域である。また、７
０３、７０４はそれぞれＰチャネル型半導体装置のソー
ス領域、ドレイン領域である。
導体装置のソース領域、ドレイン領域である。また、７
０３、７０４はそれぞれＰチャネル型半導体装置のソー
ス領域、ドレイン領域である。
【００９９】Ｎチャネル型半導体装置では、活性領域に
Six Ge1-x 領域７０５、Si領域７０６が形成されてい
る。この場合、Si領域７０６を電子が移動するため、Si
領域７０６を広くして大電流を流しやすくする。このSi
領域７０６の幅は実施例１に記載した範囲で調節すれば
良い。
Six Ge1-x 領域７０５、Si領域７０６が形成されてい
る。この場合、Si領域７０６を電子が移動するため、Si
領域７０６を広くして大電流を流しやすくする。このSi
領域７０６の幅は実施例１に記載した範囲で調節すれば
良い。
【０１００】一方、Ｐチャネル型半導体装置では、活性
領域にはSix Ge1-x 領域７０７、Si領域７０８が形成さ
れている。この場合、Six Ge1-x 領域７０７を正孔が移
動するので、Six Ge1-x 領域７０７を広く形成する。こ
の幅も実施例１に記載した範囲で調節すれば良い。
領域にはSix Ge1-x 領域７０７、Si領域７０８が形成さ
れている。この場合、Six Ge1-x 領域７０７を正孔が移
動するので、Six Ge1-x 領域７０７を広く形成する。こ
の幅も実施例１に記載した範囲で調節すれば良い。
【０１０１】また、ピニング効果を強めたい場合には、
Ｎチャネル型半導体装置ではSix Ge1-x 領域を広くし、
Ｐチャネル型半導体装置ではSi領域を広くするといった
様な構成とすることが好ましい。
Ｎチャネル型半導体装置ではSix Ge1-x 領域を広くし、
Ｐチャネル型半導体装置ではSi領域を広くするといった
様な構成とすることが好ましい。
【０１０２】以上の様に、必要とする性能に応じてピニ
ング領域の幅を変えることで所望の特性の素子を形成す
ることができる。そして、その場合にはＮチャネル型と
Ｐチャネル型とで多数キャリアの移動する領域が異なる
ことを十分に考慮した上で必要な設計を施すことが重要
である。
ング領域の幅を変えることで所望の特性の素子を形成す
ることができる。そして、その場合にはＮチャネル型と
Ｐチャネル型とで多数キャリアの移動する領域が異なる
ことを十分に考慮した上で必要な設計を施すことが重要
である。
【０１０３】〔実施例６〕本実施例では、実施例１で説
明した第４の効果を有効に活用するための構成について
説明する。なお、説明には図８を用い、Ｎチャネル型半
導体装置を例にとって説明を行う。
明した第４の効果を有効に活用するための構成について
説明する。なお、説明には図８を用い、Ｎチャネル型半
導体装置を例にとって説明を行う。
【０１０４】図８において、８０１はソース領域、８０
２はドレイン領域、８０３はSix Ge1-x 領域（ピニング
領域）である。また、８０４はソース電極（図示せず）
とソース領域８０１との接続箇所（コンタクトホール）
を表している。
２はドレイン領域、８０３はSix Ge1-x 領域（ピニング
領域）である。また、８０４はソース電極（図示せず）
とソース領域８０１との接続箇所（コンタクトホール）
を表している。
【０１０５】第４の効果、即ち衝突電離によって発生し
た少数キャリア（正孔）の蓄積を防ぐ効果は、発生した
正孔がSix Ge1-x 領域８０３を伝ってソース領域に逃げ
ることによって達成される。
た少数キャリア（正孔）の蓄積を防ぐ効果は、発生した
正孔がSix Ge1-x 領域８０３を伝ってソース領域に逃げ
ることによって達成される。
【０１０６】そのため、図８に示す様にSix Ge1-x 領域
８０３を接続箇所８０４の内部に到達する程度に長く形
成しておけば、Six Ge1-x 領域８０３に直接的にソース
電極（図示せず）が接触する構成となる。こうすること
で、Six Ge1-x 領域８０２を伝ってソース領域８０１へ
と移動した正孔がソース電極によって外部へと引き出さ
れるのである。
８０３を接続箇所８０４の内部に到達する程度に長く形
成しておけば、Six Ge1-x 領域８０３に直接的にソース
電極（図示せず）が接触する構成となる。こうすること
で、Six Ge1-x 領域８０２を伝ってソース領域８０１へ
と移動した正孔がソース電極によって外部へと引き出さ
れるのである。
【０１０７】本実施例の効果は、Ｐチャネル型半導体装
置でも同様に得ることができる。また、ＦＥＴやＴＦＴ
等の単体素子だけでなく、ＣＭＯＳ回路などに適用する
ことも有効である。
置でも同様に得ることができる。また、ＦＥＴやＴＦＴ
等の単体素子だけでなく、ＣＭＯＳ回路などに適用する
ことも有効である。
【０１０８】ただし、もともとＰチャネル型半導体装置
は衝突電離による劣化現象が問題となりにくいので、Ｎ
チャネル型半導体装置のみに本実施例の構成を適用する
のであっても良い。
は衝突電離による劣化現象が問題となりにくいので、Ｎ
チャネル型半導体装置のみに本実施例の構成を適用する
のであっても良い。
【０１０９】〔実施例７〕本実施例では、実施例１とは
異なる構成とした活性領域の例について説明する。な
お、説明はＮチャネル型を例にとって行う。
異なる構成とした活性領域の例について説明する。な
お、説明はＮチャネル型を例にとって行う。
【０１１０】本願発明の最も重要な効果は、ドレイン側
からソース側に向かって広がる空乏層を抑止することで
ある。その効果を得るためには、空乏層を抑止するため
のピニング領域が活性領域のどこかに設けられていれば
良い。
からソース側に向かって広がる空乏層を抑止することで
ある。その効果を得るためには、空乏層を抑止するため
のピニング領域が活性領域のどこかに設けられていれば
良い。
【０１１１】その様な例として図９（Ａ）の様な構成が
考えられる。図９（Ａ）の構成では、Six Ge1-x 領域９
０１がソース領域９０２、ドレイン領域９０３と接触し
ない様に形成されている。
考えられる。図９（Ａ）の構成では、Six Ge1-x 領域９
０１がソース領域９０２、ドレイン領域９０３と接触し
ない様に形成されている。
【０１１２】この場合、ドレイン側から広がった空乏層
はSix Ge1-x 領域９０１の所でカットされる。また、活
性領域とドレイン領域との接合部９０４にSix Ge1-x 領
域９０１が接していないので、Six Ge1-x 領域とドレイ
ン領域との接合部に電界集中が生じる様なこともなく、
耐圧の向上に有効である。
はSix Ge1-x 領域９０１の所でカットされる。また、活
性領域とドレイン領域との接合部９０４にSix Ge1-x 領
域９０１が接していないので、Six Ge1-x 領域とドレイ
ン領域との接合部に電界集中が生じる様なこともなく、
耐圧の向上に有効である。
【０１１３】また、図９（Ｂ）の様な構成も考えられ
る。図９（Ｂ）の構成では、Six Ge1-x 領域９０５がソ
ース領域９０６の内部には入り込み、ドレイン領域９０
７には接しない構成となっている。そのため、ドレイン
接合部９０８での電界集中も起こらず、耐圧も高くな
る。
る。図９（Ｂ）の構成では、Six Ge1-x 領域９０５がソ
ース領域９０６の内部には入り込み、ドレイン領域９０
７には接しない構成となっている。そのため、ドレイン
接合部９０８での電界集中も起こらず、耐圧も高くな
る。
【０１１４】この場合、衝突電離によって発生した少数
キャリアをソース領域９０６へと引き抜くのに効果的で
ある。実施例６の構成と組み合わせればさらに顕著な効
果を得ることができる。
キャリアをソース領域９０６へと引き抜くのに効果的で
ある。実施例６の構成と組み合わせればさらに顕著な効
果を得ることができる。
【０１１５】なお、本実施例の構成は、Ｐチャネル型半
導体装置においても同様の効果を得ることができる。さ
らに、本実施例は、実施例１乃至実施例３に示した全て
の半導体装置に適用可能である。
導体装置においても同様の効果を得ることができる。さ
らに、本実施例は、実施例１乃至実施例３に示した全て
の半導体装置に適用可能である。
【０１１６】〔実施例８〕実施例３に示したＣＭＯＳ回
路を構成する際、どちらか片方のみに本願発明を適用す
ることもできる。例えば、図１０（Ａ）の構成ではＮチ
ャネル型ＦＥＴは従来のチャネルドープを用いたＦＥＴ
（チャネルドープＦＥＴ）を用い、Ｐチャネル型ＦＥＴ
は本願発明のピニングＦＥＴを用いる。
路を構成する際、どちらか片方のみに本願発明を適用す
ることもできる。例えば、図１０（Ａ）の構成ではＮチ
ャネル型ＦＥＴは従来のチャネルドープを用いたＦＥＴ
（チャネルドープＦＥＴ）を用い、Ｐチャネル型ＦＥＴ
は本願発明のピニングＦＥＴを用いる。
【０１１７】図１０（Ａ）の様な構成では、Ｎチャネル
型ＦＥＴに従来のチャネルドープを用いているのでモビ
リティにある程度の制限が与えられる。逆にＰチャネル
型ＦＥＴはピニングにより高いモビリティを実現する。
従って、Ｎチャネル型とＰチャネル型の特性の出力差が
緩和され、安定な動作のＣＭＯＳ回路を構成しやすくな
る。
型ＦＥＴに従来のチャネルドープを用いているのでモビ
リティにある程度の制限が与えられる。逆にＰチャネル
型ＦＥＴはピニングにより高いモビリティを実現する。
従って、Ｎチャネル型とＰチャネル型の特性の出力差が
緩和され、安定な動作のＣＭＯＳ回路を構成しやすくな
る。
【０１１８】勿論、図１０（Ｂ）の様な構成をとること
も可能である。図１０（Ｂ）の構成ではＮチャネル型Ｆ
ＥＴとしてピニングＦＥＴを用い、Ｐチャネル型ＦＥＴ
として従来のチャネルドープを利用したＦＥＴを用いて
いる。
も可能である。図１０（Ｂ）の構成ではＮチャネル型Ｆ
ＥＴとしてピニングＦＥＴを用い、Ｐチャネル型ＦＥＴ
として従来のチャネルドープを利用したＦＥＴを用いて
いる。
【０１１９】なお、本実施例ではＦＥＴを例にとって説
明しているがＴＦＴに本願発明を適用する場合において
も同様であることは言うまでもない。
明しているがＴＦＴに本願発明を適用する場合において
も同様であることは言うまでもない。
【０１２０】本実施例の様に、より好適な回路を形成す
るためには本願発明のピニング半導体装置と従来のチャ
ネルドープを利用した半導体装置とを適所に混在させる
様な工夫も必要である。
るためには本願発明のピニング半導体装置と従来のチャ
ネルドープを利用した半導体装置とを適所に混在させる
様な工夫も必要である。
【０１２１】〔実施例９〕本願発明はトップゲイト型半
導体装置（代表的にはプレーナ型半導体装置）に適用さ
れるだけでなく、ボトムゲイト型半導体装置（代表的に
は逆スタガ型半導体装置）にも適用することができる。
導体装置（代表的にはプレーナ型半導体装置）に適用さ
れるだけでなく、ボトムゲイト型半導体装置（代表的に
は逆スタガ型半導体装置）にも適用することができる。
【０１２２】なお、ボトムゲイト型半導体装置に本願発
明を適用した場合においても、他の実施例の構成と組み
合わせることが可能である。
明を適用した場合においても、他の実施例の構成と組み
合わせることが可能である。
【０１２３】〔実施例１０〕本実施例では、本願発明の
ピニングＴＦＴを用いて電気光学装置を構成する場合の
例について説明する。なお、電気光学装置とは電気的信
号を光学的信号に変換する装置またはその逆を行う装置
と定義する。
ピニングＴＦＴを用いて電気光学装置を構成する場合の
例について説明する。なお、電気光学装置とは電気的信
号を光学的信号に変換する装置またはその逆を行う装置
と定義する。
【０１２４】電気光学装置としてはアクティブマトリク
ス型の液晶表示装置、ＥＬ（エレクトロルミネッセン
ス）表示装置、ＥＣ（エレクトロクロミクス）表示装置
などが挙げられる。また、イメージセンサやＣＣＤを作
製することも可能である。
ス型の液晶表示装置、ＥＬ（エレクトロルミネッセン
ス）表示装置、ＥＣ（エレクトロクロミクス）表示装置
などが挙げられる。また、イメージセンサやＣＣＤを作
製することも可能である。
【０１２５】図１１に示すのは液晶モジュールの一部
（素子形成側基板）の配置例を示している。１１は絶縁
表面を有する基板、１２は画素マトリクス回路、１３は
ソース側駆動回路、１４はゲイト側駆動回路、１５はロ
ジック回路である。
（素子形成側基板）の配置例を示している。１１は絶縁
表面を有する基板、１２は画素マトリクス回路、１３は
ソース側駆動回路、１４はゲイト側駆動回路、１５はロ
ジック回路である。
【０１２６】ソース側駆動回路１３は主にシフトレジス
タ回路、サンプリング回路、バッファ回路等から構成さ
れる。また、ゲイト側駆動回路１４は主にシフトレジス
タ回路、バッファ回路等から構成される。ロジック回路
１５はクロック発生回路、メモリ回路、演算回路、信号
変換回路など各種信号処理回路から構成される。
タ回路、サンプリング回路、バッファ回路等から構成さ
れる。また、ゲイト側駆動回路１４は主にシフトレジス
タ回路、バッファ回路等から構成される。ロジック回路
１５はクロック発生回路、メモリ回路、演算回路、信号
変換回路など各種信号処理回路から構成される。
【０１２７】本願発明のピニングＴＦＴは上記全ての回
路に対して適用することができる。また、必要とする性
能に応じて部分的に採用する様なこともできる。例え
ば、高速動作特性を必要とする回路（ロジック回路やシ
フトレジスタ回路等）にピニングＴＦＴを適用すること
は有効である。また、高耐圧特性を必要とする画素マト
リクス回路にピニングＴＦＴを適用することも有効であ
る。
路に対して適用することができる。また、必要とする性
能に応じて部分的に採用する様なこともできる。例え
ば、高速動作特性を必要とする回路（ロジック回路やシ
フトレジスタ回路等）にピニングＴＦＴを適用すること
は有効である。また、高耐圧特性を必要とする画素マト
リクス回路にピニングＴＦＴを適用することも有効であ
る。
【０１２８】一方、バッファ回路やサンプリング回路な
どの様に大電流を必要とする様な回路に対してはピニン
グＴＦＴを使うメリットが生かされない。本願発明のピ
ニングＴＦＴはピニング領域を形成する分だけ有効チャ
ネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べ
てオン電流を稼ぎにくい。
どの様に大電流を必要とする様な回路に対してはピニン
グＴＦＴを使うメリットが生かされない。本願発明のピ
ニングＴＦＴはピニング領域を形成する分だけ有効チャ
ネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べ
てオン電流を稼ぎにくい。
【０１２９】従って、大電流を必要とする回路には従来
のチャネルドープを用いたＴＦＴを用い、大電流を取り
扱うことなく高速動作性と高耐圧性を重視する回路には
本願発明のピニングＴＦＴを用いる様なシステムが好ま
しい。
のチャネルドープを用いたＴＦＴを用い、大電流を取り
扱うことなく高速動作性と高耐圧性を重視する回路には
本願発明のピニングＴＦＴを用いる様なシステムが好ま
しい。
【０１３０】なお、本実施例では実施例２に示したピニ
ングＴＦＴを用いて電気光学装置を構成する例を示した
が、駆動回路やロジック回路は実施例３に示したＣＭＯ
Ｓ回路を基本回路として組まれる。また、実施例１に示
したピニングＦＥＴを用いて本実施例の液晶モジュール
を構成することもできる。
ングＴＦＴを用いて電気光学装置を構成する例を示した
が、駆動回路やロジック回路は実施例３に示したＣＭＯ
Ｓ回路を基本回路として組まれる。また、実施例１に示
したピニングＦＥＴを用いて本実施例の液晶モジュール
を構成することもできる。
【０１３１】〔実施例１１〕本願発明のピニング半導体
装置は実施例１０に示した様な電気光学装置だけでな
く、ロジックＩＣ、ロジックＬＳＩといった半導体回路
回路を構築することも可能である。なお、半導体回路と
は半導体特性を利用して電気信号の制御、変換を行う電
気回路と定義する。
装置は実施例１０に示した様な電気光学装置だけでな
く、ロジックＩＣ、ロジックＬＳＩといった半導体回路
回路を構築することも可能である。なお、半導体回路と
は半導体特性を利用して電気信号の制御、変換を行う電
気回路と定義する。
【０１３２】また、携帯電話の入出力信号制御回路など
の様に、高周波を利用する回路、具体的にはＭＭＩＣ
（マイクロウェイブモジュールＩＣ）などに適用するこ
とも有効である。
の様に、高周波を利用する回路、具体的にはＭＭＩＣ
（マイクロウェイブモジュールＩＣ）などに適用するこ
とも有効である。
【０１３３】勿論、実施例１０と同様に大電流を取り扱
う必要のある部分には従来のチャネルドープを用いた半
導体装置を用い、高速動作性能と高耐圧性能とを必要と
する部分には本願発明のピニング半導体装置を用いる様
な構成が望ましい。
う必要のある部分には従来のチャネルドープを用いた半
導体装置を用い、高速動作性能と高耐圧性能とを必要と
する部分には本願発明のピニング半導体装置を用いる様
な構成が望ましい。
【０１３４】また、高耐圧と高速動作を同時に実現する
という特徴を生かして静電対策用の回路を構成する場合
にも本願発明のピニング半導体装置は有効である。
という特徴を生かして静電対策用の回路を構成する場合
にも本願発明のピニング半導体装置は有効である。
【０１３５】以上の様に、本願発明のピニング半導体装
置は高い動作性能と高い耐圧特性（高い信頼性）とを同
時に満足する半導体装置であるので、あらゆる半導体回
路に対して適用することが可能である。
置は高い動作性能と高い耐圧特性（高い信頼性）とを同
時に満足する半導体装置であるので、あらゆる半導体回
路に対して適用することが可能である。
【０１３６】〔実施例１２〕本願発明のピニング半導体
装置を用いて構成した電気光学装置や半導体回路は、様
々な電子機器の構成部品として利用される。なお、本実
施例に挙げる電子機器とは、半導体回路または電気光学
装置を搭載した製品と定義する。
装置を用いて構成した電気光学装置や半導体回路は、様
々な電子機器の構成部品として利用される。なお、本実
施例に挙げる電子機器とは、半導体回路または電気光学
装置を搭載した製品と定義する。
【０１３７】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
等）などが挙げられる。それらの一例を図１２に示す。
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
等）などが挙げられる。それらの一例を図１２に示す。
【０１３８】図１２（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
【０１３９】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
【０１４０】図１２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
【０１４１】図１２（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０１４２】図１２（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０１４３】図１２（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０１４４】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、実施例１０の電気光学装置や実施例１１の
半導体回路を必要とする製品であれば全てに適用でき
る。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、実施例１０の電気光学装置や実施例１１の
半導体回路を必要とする製品であれば全てに適用でき
る。
【０１４５】
【発明の効果】本願発明によりチャネル長およびチャネ
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
【０１４６】さらに、上記効果はチャネル形成領域（キ
ャリアが移動する領域）に余計な不純物を含ませること
なく得られるので、キャリア移動度を損なうことがな
い。その結果、非常に高いモビリティが実現され、高速
動作特性（高周波特性）に優れるという利点がある。
ャリアが移動する領域）に余計な不純物を含ませること
なく得られるので、キャリア移動度を損なうことがな
い。その結果、非常に高いモビリティが実現され、高速
動作特性（高周波特性）に優れるという利点がある。
【０１４７】また、チャネル形成領域に形成したピニン
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によるソース−ドレイン間耐圧の低下を
防ぐことが可能である。
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によるソース−ドレイン間耐圧の低下を
防ぐことが可能である。
【０１４８】以上の相乗効果によって、高い動作性能と
高い信頼性とを同時に実現する半導体装置を実現するこ
とができる。また、本願発明の半導体装置を採用した電
気光学装置および半導体回路並びにそれらを搭載した電
子機器は、非常に高い性能と高い信頼性を得ることがで
きる。
高い信頼性とを同時に実現する半導体装置を実現するこ
とができる。また、本願発明の半導体装置を採用した電
気光学装置および半導体回路並びにそれらを搭載した電
子機器は、非常に高い性能と高い信頼性を得ることがで
きる。
【図１】 本願発明の半導体装置の構成を示す図。
【図２】 活性領域のバンド構造を示す図。
【図３】 チャネル長及びチャネル幅の定義を示す
図。
図。
【図４】 活性領域のエネルギー状態を示す図。
【図５】 活性領域のエネルギー状態を模式的に示す
図。
図。
【図６】 本願発明の半導体装置の構成を示す図。
【図７】 活性領域の構成を示す図。
【図８】 活性領域の構成を示す図。
【図９】 活性領域の構成を示す図。
【図１０】 ＣＭＯＳ回路の構成を説明するための図。
【図１１】 電気光学装置の概略の構成を示す図。
【図１２】 電子機器の一例を説明するための図。
１０１ ソース領域 １０２ 活性領域 １０３ ドレイン領域 １０４ フィールド酸化膜 １０５ Six Ge1-x 領域 １０６ Si領域 １０７ ＬＤＤ領域 １０８ ゲイト電極 １０９ ソース電極 １１０ ドレイン電極 １１１ 単結晶シリコン基板 １１２ チャネルストッパー １１３ ゲイト絶縁膜 １１４ 層間絶縁膜 １１５ サイドウォール
Claims (13)
- 【請求項１】結晶性半導体を利用して形成されたソース
領域、ドレイン領域および活性領域を含む半導体装置で
あって、 前記活性領域は局部的にゲルマニウムを添加して形成さ
れたSix Ge1-x (0<X<1) 領域及び前記ゲルマニウムが添
加されなかったSi領域とで構成され、 局部的に設けられた前記Six Ge1-x (0<X<1) 領域によっ
て前記ドレイン領域から前記ソース領域に向かって広が
る空乏層が抑止されることを特徴とする半導体装置。 - 【請求項２】結晶性半導体を利用して形成されたソース
領域、ドレイン領域および活性領域を含む半導体装置で
あって、 前記活性領域は局部的にゲルマニウムを添加して形成さ
れたSix Ge1-x (0<X<1) 領域及び前記ゲルマニウムが添
加されなかったSi領域とで構成され、 局部的に設けられた前記Si領域によって前記ドレイン領
域から前記ソース領域に向かって広がる空乏層が抑止さ
れることを特徴とする半導体装置。 - 【請求項３】結晶性半導体を利用して形成されたソース
領域、ドレイン領域および活性領域を含む半導体装置で
あって、 前記活性領域は局部的にゲルマニウムを添加して形成さ
れたSix Ge1-x (0<X<1) 領域及び前記ゲルマニウムが添
加されなかったSi領域とで構成され、 局部的に設けられた前記Six Ge1-x (0<X<1) 領域によっ
て前記ドレイン領域から前記ソース領域に向かって広が
る空乏層が抑止され、且つ、しきい値電圧が制御される
ことを特徴とする半導体装置。 - 【請求項４】結晶性半導体を利用して形成されたソース
領域、ドレイン領域および活性領域を含む半導体装置で
あって、 前記活性領域は局部的にゲルマニウムを添加して形成さ
れたSix Ge1-x (0<X<1) 領域及び前記ゲルマニウムが添
加されなかったSi領域とで構成され、 局部的に設けられた前記Si領域によって前記ドレイン領
域から前記ソース領域に向かって広がる空乏層が抑止さ
れ、且つ、しきい値電圧が制御されることを特徴とする
半導体装置。 - 【請求項５】請求項１乃至請求項４において、前記活性
領域は前記Six Ge1-x (0<X<1) 領域及び前記Si領域が互
いに概略平行に、且つ、交互に並んで構成され、 前記Six Ge1-x (0<X<1) 領域は前記ソース領域から前記
ドレイン領域にかけて形成されていること特徴とする半
導体装置。 - 【請求項６】請求項１乃至請求項４において、前記活性
領域はＥｇ1 のバンドギャップを有する領域と、Ｅｇ1
よりも小さなＥｇ2 のバンドギャップを有する領域とを
有することを特徴とする半導体装置。 - 【請求項７】請求項６において、前記Ｅｇ1 のバンドギ
ャップを有する領域とはSi領域であり、Ｅｇ2 のバンド
ギャップを有する領域とはSix Ge1-x (0<X<1) 領域であ
ることを特徴とする半導体装置。 - 【請求項８】請求項１乃至請求項４において、前記活性
領域の一部はチャネル形成領域となることを特徴とする
半導体装置。 - 【請求項９】請求項１または請求項３において、前記Si
領域は多数キャリアの移動経路となり、且つ、前記Six
Ge1-x (0<X<1) 領域は少数キャリアを前記活性領域の外
部へ引き出すための移動経路となることを特徴とする半
導体装置。 - 【請求項１０】請求項２または請求項４において、前記
Six Ge1-x (0<X<1) 領域は多数キャリアの移動経路とな
り、且つ、前記Si領域は少数キャリアを前記活性領域の
外部へ引き出すための移動経路となることを特徴とする
半導体装置。 - 【請求項１１】請求項１乃至請求項４において、前記Si
x Ge1-x (0<X<1) 領域にはｘが0.05〜0.95の範囲に収ま
る様な濃度でゲルマニウムが添加されていることを特徴
とする半導体装置。 - 【請求項１２】請求項１または請求項３において、前記
Si領域は真性または実質的に真性な領域であることを特
徴とする半導体装置。 - 【請求項１３】請求項２または請求項４において、前記
Six Ge1-x (0<X<1) 領域は真性または実質的に真性な領
域であることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22304097A JP4282778B2 (ja) | 1997-08-05 | 1997-08-05 | 半導体装置 |
| US09/129,669 US6307220B1 (en) | 1997-08-05 | 1998-08-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22304097A JP4282778B2 (ja) | 1997-08-05 | 1997-08-05 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH1154754A true JPH1154754A (ja) | 1999-02-26 |
| JPH1154754A5 JPH1154754A5 (ja) | 2005-05-26 |
| JP4282778B2 JP4282778B2 (ja) | 2009-06-24 |
Family
ID=16791909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22304097A Expired - Lifetime JP4282778B2 (ja) | 1997-08-05 | 1997-08-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6307220B1 (ja) |
| JP (1) | JP4282778B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3450376B2 (ja) | 1993-06-12 | 2003-09-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6335445B1 (en) * | 1997-03-24 | 2002-01-01 | Societe De Conseils De Recherches Et D'applications Scientifiques (S.C.R.A.S.) | Derivatives of 2-(iminomethyl)amino-phenyl, their preparation, their use as medicaments and the pharmaceutical compositions containing them |
| JP4017706B2 (ja) | 1997-07-14 | 2007-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6271101B1 (en) | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI263336B (en) * | 2000-06-12 | 2006-10-01 | Semiconductor Energy Lab | Thin film transistors and semiconductor device |
| US6828587B2 (en) * | 2000-06-19 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2002083974A (ja) | 2000-06-19 | 2002-03-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7503975B2 (en) * | 2000-06-27 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method therefor |
| US6703265B2 (en) * | 2000-08-02 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7238557B2 (en) * | 2001-11-14 | 2007-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100626372B1 (ko) * | 2004-04-09 | 2006-09-20 | 삼성전자주식회사 | 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| JP5395415B2 (ja) | 2007-12-03 | 2014-01-22 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP5527966B2 (ja) | 2007-12-28 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
| US8742460B2 (en) | 2010-12-15 | 2014-06-03 | Transphorm Inc. | Transistors with isolation regions |
| US8643062B2 (en) | 2011-02-02 | 2014-02-04 | Transphorm Inc. | III-N device structures and methods |
| US8598937B2 (en) | 2011-10-07 | 2013-12-03 | Transphorm Inc. | High power semiconductor electronic components with increased reliability |
| WO2013155108A1 (en) | 2012-04-09 | 2013-10-17 | Transphorm Inc. | N-polar iii-nitride transistors |
| US9184275B2 (en) | 2012-06-27 | 2015-11-10 | Transphorm Inc. | Semiconductor devices with integrated hole collectors |
| US9087718B2 (en) | 2013-03-13 | 2015-07-21 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US9245993B2 (en) | 2013-03-15 | 2016-01-26 | Transphorm Inc. | Carbon doping semiconductor devices |
| WO2015009514A1 (en) | 2013-07-19 | 2015-01-22 | Transphorm Inc. | Iii-nitride transistor including a p-type depleting layer |
| US9318593B2 (en) | 2014-07-21 | 2016-04-19 | Transphorm Inc. | Forming enhancement mode III-nitride devices |
| US9536966B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Gate structures for III-N devices |
| US9536967B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Recessed ohmic contacts in a III-N device |
| JP6888013B2 (ja) | 2016-01-15 | 2021-06-16 | トランスフォーム テクノロジー，インコーポレーテッド | ＡＬ（１−ｘ）Ｓｉ（ｘ）Ｏゲート絶縁体を有するエンハンスメントモードＩＩＩ族窒化物デバイス |
| TWI813243B (zh) | 2016-05-31 | 2023-08-21 | 美商創世舫科技有限公司 | 包含漸變空乏層的三族氮化物裝置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859443A (en) | 1980-06-30 | 1999-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| GB2081018B (en) * | 1980-07-31 | 1985-06-26 | Suwa Seikosha Kk | Active matrix assembly for display device |
| US4549336A (en) | 1981-12-28 | 1985-10-29 | Mostek Corporation | Method of making MOS read only memory by specified double implantation |
| DE3542482A1 (de) | 1985-11-30 | 1987-06-04 | Licentia Gmbh | Modulationsdotierter feldeffekttransistor |
| US5272365A (en) | 1990-03-29 | 1993-12-21 | Kabushiki Kaisha Toshiba | Silicon transistor device with silicon-germanium electron gas hetero structure channel |
| US5210437A (en) | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
| US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| US5324960A (en) | 1993-01-19 | 1994-06-28 | Motorola, Inc. | Dual-transistor structure and method of formation |
| US5792679A (en) * | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| JP3184065B2 (ja) | 1994-07-25 | 2001-07-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置及び電子機器 |
| US5786618A (en) | 1996-03-21 | 1998-07-28 | United Microelectronics, Corp. | ROM memory cell with non-uniform threshold voltage |
| JP4059939B2 (ja) | 1996-08-23 | 2008-03-12 | 株式会社半導体エネルギー研究所 | パワーｍｏｓデバイス及びその作製方法 |
| JPH11233788A (ja) * | 1998-02-09 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1997
- 1997-08-05 JP JP22304097A patent/JP4282778B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-05 US US09/129,669 patent/US6307220B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| US6885059B2 (en) | 2000-07-21 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6307220B1 (en) | 2001-10-23 |
| JP4282778B2 (ja) | 2009-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4282778B2 (ja) | 半導体装置 | |
| JPH11233788A (ja) | 半導体装置 | |
| US6583474B2 (en) | Semiconductor device | |
| JP4104701B2 (ja) | 半導体装置 | |
| CN100423289C (zh) | 半导体部件及其制造方法 | |
| US6600197B1 (en) | Thin film transistor having a heat sink that exhibits a high degree of heat dissipation effect | |
| US7919816B2 (en) | Electrostatic discharge protection element | |
| KR100374737B1 (ko) | 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기 | |
| US6251733B1 (en) | Semiconductor device and manufacturing method thereof | |
| EP0854519B1 (en) | SOI MOS field effect transistor | |
| JP4017706B2 (ja) | 半導体装置 | |
| JP2005109148A (ja) | 半導体装置 | |
| JP2005064477A (ja) | ゲートとボディーが電気的に連結された薄膜トランジスタとその製造方法及びこれを備えたディスプレイ装置 | |
| WO2001050512A1 (en) | Thin-film transistor and its manufacturing method | |
| JP5063640B2 (ja) | 半導体装置 | |
| KR100304751B1 (ko) | 상호접촉하여형성된n-형및p-형반도체도체영역을가진반도체집적회로장치 | |
| JP4257482B2 (ja) | 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 | |
| Cristoloveanu | New physics mechanisms enabled by advanced SOI CMOS engineering | |
| JPH10135350A (ja) | 半導体装置およびその作製方法 | |
| US20080217619A1 (en) | Thin film transistor and display device | |
| JPH06209106A (ja) | 半導体装置 | |
| JPH1093094A (ja) | 薄膜トランジスタ | |
| JPH10229199A (ja) | 半導体素子およびそれを用いた液晶表示装置 | |
| JPH10135353A (ja) | 半導体装置およびその作製方法 | |
| JP2004274059A (ja) | 薄膜トランジスター |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040805 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080910 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090317 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090318 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140327 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |