JPH1155047A

JPH1155047A - 低雑音増幅器

Info

Publication number: JPH1155047A
Application number: JP20911497A
Authority: JP
Inventors: Kazuhiko Nakahara; 和彦中原; Makoto Matsunaga; 誠松永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-08-04
Filing date: 1997-08-04
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】多段低雑音増幅器において、入力側の雑音整
合と反射整合のインピーダンスを一致させるための段間
整合回路８を小型・低損失にすることを課題とする。【解決手段】ソース電極６、１４にインダクタ７、１
５を装荷したＦＥＴ３、１１で多段低雑音増幅器を構成
し、段間整合回路８を構成するリアクタンス素子である
インダクタ９の１つとバイパスコンデンサ１０のみで構
成し、入力側の雑音整合と反射整合のインピーダンスを
一致させるようにリアクタンス素子の値と２段目のＦＥ
Ｔ１１のソース電極１４に装荷したインダクタ１５の値
に選定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロ波やミ
リ波等の超高周波数帯で使用される低雑音増幅器に関す
るものである。

【０００２】

【従来の技術】従来の低雑音増幅器について図１１を参
照しながら説明する。図１１は、例えば特開昭６１−１
６７２０７号公報（米国特許公報第４６１４９１５号）
に示された従来の低雑音増幅器の構成を示す図である。
この図は、テキサス・インスツルメンツ（ＴＩ）社の誘
導性直列帰還を設けたＦＥＴを採用した低雑音増幅器の
一例である。

【０００３】図１１は、３段構成の低雑音増幅器であ
り、直列帰還インダクタンスを実現する伝送線路５４、
５４’、５４”が装荷されたＦＥＴ３９、３９’、３
９”と、入力整合回路４０と、１−２段の段間整合回路
４６と、２−３段の段間整合回路４８と、出力整合回路
４４とにより構成されている。

【０００４】初段増幅器を構成するＦＥＴ３９には、Γ
_opt*＝Ｓ₁₁とするための直列帰還インダクタンスを実現
する伝送線路５４が装荷され、２段目増幅器及び３段目
増幅器を構成するＦＥＴ３９’及び３９”には３段低雑
音増幅器の安定性を高めるために直列帰還インダクタン
スを実現する伝送線路５４’及び５４”が装荷されてい
る。ここで、「Γ_opt*」は雑音最適インピーダンスを、
「Ｓ₁₁」は入力反射係数をそれぞれ表す。

【０００５】１−２段の段間整合回路４６により、初段
ＦＥＴ３９においてΓ_opt*＝Ｓ₁₁とし、入力整合回路４
０により、雑音最適インピーダンスΓ_opt*でかつ入力反
射係数Ｓ₁₁に整合されているので低雑音で入力側で反射
の少ない低雑音増幅器が得られる。

【０００６】また、２−３段の段間整合回路４８及び出
力整合回路４４は、各々の直列帰還インダクタンスを装
荷したＦＥＴ３９’及び３９”に対して低雑音で高利得
が得られるようにそれぞれ設計されている。

【０００７】

【発明が解決しようとする課題】上述したような従来の
低雑音増幅器では、初段増幅器を構成するＦＥＴ３９に
はΓ_opt*＝Ｓ₁₁とするための直列帰還インダクタンスを
装荷し、２段目、３段目増幅器を構成するＦＥＴ３
９’、３９”には３段低雑音増幅器の安定性を高めるた
めに直列帰還インダクタンスを装荷するとともに、入力
整合回路、出力整合回路及び段間整合回路は各々の直列
帰還インダクタンスを装荷したＦＥＴの最大利得が得ら
れる入出力インピーダンスあるいは雑音最適インピーダ
ンスに対して整合するようにそれぞれ設計されているた
め整合回路が大きくなるという問題点があった。

【０００８】また、初段のＦＥＴの出力側の整合インピ
ーダンスはΓ_opt*＝Ｓ₁₁となる値を設定するため、最大
利得が得られる出力インピーダンスとは異なり、そのた
め利得を犠牲にしなければならないという問題点があっ
た。

【０００９】この発明は、前述した問題点を解決するた
めになされたもので、ソース電極にインダクタを装荷し
たＦＥＴで構成された多段低雑音増幅器において、段間
整合回路の小型化、低損失化及び高利得化を可能にする
ことができる低雑音増幅器を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る低雑音増
幅器は、ソース電極に第１のインダクタを装荷した初段
のＦＥＴと、ソース電極に第２のインダクタを装荷する
とともに、ドレイン電極に第２の負荷を接続した後段の
ＦＥＴと、リアクタンス素子とバイパスコンデンサとで
構成した段間整合回路とを備え、前記初段のＦＥＴの出
力側に対する任意の第１の負荷に対して共約整合をさせ
るように、前記段間整合回路のリアクタンス素子、前記
後段のＦＥＴのソース電極に装荷された第２のインダク
タ、及び前記後段のＦＥＴのドレイン電極に接続された
第２の負荷を設定したものである。

【００１１】また、この発明に係る低雑音増幅器は、前
記段間整合回路を構成する前記リアクタンス素子が、前
記初段のＦＥＴのドレイン電極に直列接続し、前記バイ
パスコンデンサが、前記リアクタンス素子に直列接続し
ているものである。

【００１２】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴの出力側にΓ_opt*＝Ｓ₁₁とするための第
１の負荷ＺＬ１を接続し、前記後段のＦＥＴの出力側に
接続する第２の負荷をＺＬ、使用する周波数の角周波数
をω、正規化インピーダンスをＺ₀、｜ＺＬ１｜＜１と
なる場合の前記第１のインダクタをＬs１とし、前記初
段のＦＥＴの小信号ＳパラメータをＳij（i,j＝1,2）、
前記後段のＦＥＴのインピーダンスパラメータをＺ'ij
（i,j＝1,2）としたときに、

【００１３】

【数７】

【００１４】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ１、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたものである。

【００１５】また、この発明に係る低雑音増幅器は、前
記後段のＦＥＴのソース電極に、前記第２のインダクタ
Ｌs２の代わりに、

【００１６】

【数８】

【００１７】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たものである。

【００１８】また、この発明に係る低雑音増幅器は、前
記リアクタンス素子に直列に第１の可変容量素子を接続
するとともに、前記後段のＦＥＴのソース電極に、前記
第２のインダクタの代わりに、第３のインダクタと第２
の可変容量素子とからなる並列回路を装荷したものであ
る。

【００１９】また、この発明に係る低雑音増幅器は、前
記段間整合回路を構成する前記リアクタンス素子が、前
記初段のＦＥＴのドレイン電極に並列接続し、前記バイ
パスコンデンサが、前記初段のＦＥＴのドレイン電極に
直列接続しているものである。

【００２０】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴの出力側にΓ_opt*＝Ｓ₁₁とするための第
１の負荷ＺＬ１を接続し、前記後段のＦＥＴの出力側に
接続する第２の負荷をＺＬ、使用する周波数の角周波数
をω、正規化インピーダンスをＺ₀、｜ＺＬ１｜＜１と
なる場合の前記第１のインダクタをＬs１とし、前記初
段のＦＥＴの小信号ＳパラメータをＳij（i,j＝1,2）、
前記後段のＦＥＴのインピーダンスパラメータをＺ'ij
（i,j＝1,2）としたときに、

【００２１】

【数９】

【００２２】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ２、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたものである。

【００２３】また、この発明に係る低雑音増幅器は、前
記後段のＦＥＴのソース電極に、前記第２のインダクタ
Ｌs２の代わりに、

【００２４】

【数１０】

【００２５】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たものである。

【００２６】また、この発明に係る低雑音増幅器は、前
記リアクタンス素子に直列に第１の可変容量素子を接続
するとともに、前記後段のＦＥＴのソース電極に、前記
第２のインダクタの代わりに、第３のインダクタと第２
の可変容量素子とからなる並列回路を装荷したものであ
る。

【００２７】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴのソース電極に装荷したインダクタ、前
記後段のＦＥＴのソース電極に装荷したインダクタ、及
び前記段間整合回路を構成するリアクタンス素子を分布
定数線路で置き換えたものである。

【００２８】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴ及び前記後段のＦＥＴの少なくとも１つ
をデュアルゲートＦＥＴで置き換えたものである。

【００２９】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴ及び前記後段のＦＥＴの少なくとも１つ
をカスコード接続したＦＥＴで置き換えたものである。

【００３０】また、この発明に係る低雑音増幅器は、ソ
ース電極に第１のインダクタを装荷した初段のＦＥＴ、
あるいは前記ソース電極に第１のインダクタを装荷した
初段のＦＥＴの少なくとも１つの電極に損失を含む素子
を付加した回路の小信号ＳパラメータをＳ'ij（i,j＝1,
2）としたときに、

【００３１】

【数１１】

【００３２】を満たす関係に設定された前記第１のイン
ダクタＬs１を選び、前記初段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したものであ
る。

【００３３】さらに、この発明に係る低雑音増幅器は、
ソース電極に第２のインダクタを装荷した後段のＦＥ
Ｔ、あるいは前記ソース電極に第２のインダクタを装荷
した後段のＦＥＴの少なくとも１つの電極に損失を含む
素子を付加した回路の小信号ＳパラメータをＳ'ij（i,j
＝1,2）としたときに、

【００３４】

【数１２】

【００３５】を満たす関係に設定された前記第２のイン
ダクタＬs２を選び、前記後段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したものであ
る。

【００３６】

【発明の実施の形態】

実施の形態１．この発明の実施の形態１について図１を
参照しながら説明する。図１は、この発明の実施の形態
１に係る２段の低雑音増幅器の構成を示す等価回路図で
ある。なお、各図中、同一符号は同一又は相当部分を示
す。

【００３７】図１において、１は信号源、２は入力整合
回路、３は初段のＦＥＴ、４は初段のＦＥＴ３のゲート
電極、５は初段のＦＥＴ３のドレイン電極、６は初段の
ＦＥＴ３のソース電極、７はインダクタ、８は段間整合
回路、９はインダクタ（リアクタンス素子）、１０はバ
イパスコンデンサ、１１は後段（２段目）のＦＥＴ、１
２は後段のＦＥＴ１１のゲート電極、１３は後段のＦＥ
Ｔ１１のドレイン電極、１４は後段のＦＥＴ１１のソー
ス電極、１５はインダクタ、１６は出力整合回路、１７
は負荷である。

【００３８】すなわち、初段のＦＥＴ３は、ゲート電極
４とドレイン電極５とソース電極６とを備え、ソース電
極６にインダクタ７が装荷されている。また、２段目の
ＦＥＴ１１は、ゲート電極１２とドレイン電極１３とソ
ース電極１４とを備え、ソース電極１４にインダクタ１
５が装荷されている。さらに、初段のＦＥＴ３に直列接
続されたインダクタ９とバイパスコンデンサ１０とで段
間整合回路８が構成されている。

【００３９】この実施の形態１は、２段低雑音増幅器に
おいて、ソース電極６にインダクタ７を装荷したＦＥＴ
３に対して、Γ_opt*＝Ｓ₁₁とするための負荷インピーダ
ンスＺＬ１を求め、この負荷インピーダンスＺＬ１を基
に段間整合回路８を構成するインダクタ９と２段目のＦ
ＥＴ１１に装荷したインダクタ１５の値を設定するもの
である。

【００４０】段間整合回路８のリアクタンス素子Ｘ１
（インダクタ９）の値と、２段目のＦＥＴ１１のソース
電極１４に装荷されたインダクタＬs２（インダクタ１
５）の値とを、以下に説明する手法により設定する。

【００４１】まず、ソース電極６にインダクタ７（Ｌs
１）を装荷した初段のＦＥＴ３に対して、Γ_opt*＝Ｓ₁₁
とするための負荷インピーダンスＺＬ１を求める。

【００４２】ソース電極６にインダクタＬs１を装荷し
たＦＥＴ３の小信号ＳパラメータをＳij（i,j＝1,2）と
すると、ＦＥＴ３の入力の反射Γinは、ＦＥＴ３の出力
の反射をΓＬとすると次の式（１）で与えられる。・・・式（１）

【００４３】

【数１３】

【００４４】上記式（１）において、Γin＝Γ_opt*とお
いて求めたΓＬをＺＬ１とすると次の式（２）より負荷
インピーダンスＺＬ１が求まる。・・・式（２）

【００４５】

【数１４】

【００４６】次に、インダクタ９とバイパスコンデンサ
１０とで構成された段間整合回路８と、ソース電極１４
にインダクタＬs２（インダクタ１５）を装荷した２段
目のＦＥＴ１１とからなる回路Ｅの段間整合回路側から
みた入力インピーダンスＺin（ｍ）を求める。この入力
インピーダンスＺin（ｍ）は、次の式（３）で表され
る。なお、ＺＬはここでは出力整合回路１６と負荷１７
とからなる負荷インピーダンスである。・・・式（３）

【００４７】

【数１５】

【００４８】上記式（３）中のＡ、Ｂ、Ｃ、Ｄは上記回
路Ｅを表すＦマトリクスの要素である。ここで、上記回
路ＥのＦマトリクスを次の式（４）で表す。・・・式（４）

【００４９】

【数１６】

【００５０】上記式（４）中のＦ₁は直列接続のリアク
タンス素子Ｘ１（インダクタ９）を表すＦマトリクス、
Ｆ₂はソース電極１４にインダクタＬs２（インダクタ１
５）を装荷した２段目のＦＥＴ１１を表すＦマトリクス
とする。

【００５１】上記のＦ₂に関しては、次の式（５）に示
すＺマトリクスを、所定の公式から後で示す式（６）に
示すＦマトリクスに変換する。・・・式（５）

【００５２】

【数１７】

【００５３】ここで、Ｚ_fetは２段目のＦＥＴ１１を表
すＺマトリクス、Ｚ_lsはインダクタＬs２を表すＺマト
リクスとする。Ｆ₂は次の式（６）で表される。・・・式（６）

【００５４】

【数１８】

【００５５】上記式（４）のＦ₁と、上記式（６）のＦ₂
とより、上記回路ＥのＦマトリクスは次の式（７）で表
される。・・・式（７）

【００５６】

【数１９】

【００５７】従って、上記式（３）及び式（７）より、
入力インピーダンスＺin（ｍ）は、次の式（８）で表さ
れる。つまり、式（７）からＦマトリスクの各要素Ａ、
Ｂ、Ｃ、Ｄを求め、それらを式（３）へ代入する。・・・式（８）

【００５８】

【数２０】

【００５９】次に、上記式（２）は反射を表しているの
でインピーダンスに変換して上記の式（８）と等しいと
おくと、次の式（９）で表されるＸ１とＬs２との関係
が求まる。例えば、インダクタＬs２と負荷インピーダ
ンスＺＬを決めると、リアクタンス素子の値Ｘ１が一意
に求まる。・・・式（９）

【００６０】

【数２１】

【００６１】なお、段間整合回路８を構成するバイパス
コンデンサ１０は整合に影響しない値を選ぶので省略し
ている。

【００６２】この実施の形態１は、段間整合回路８を直
列接続のリアクタンス素子Ｘ１とバイパスコンデンサ１
０とで構成し、初段のＦＥＴ３の出力側にΓ_opt*＝Ｓ₁₁
とするための負荷ＺＬ１を接続し、後段のＦＥＴ１１の
出力側に接続する負荷をＺＬ、使用する周波数の角周波
数をω、正規化インピーダンスをＺ₀とし、｜ＺＬ１｜
＜１となる場合のインダクタ７をＬs１とし、初段のＦ
ＥＴ３の小信号ＳパラメータをＳij（i,j＝1,2）、後段
のＦＥＴ１１のインピーダンスパラメータをＺ'ij（i,j
＝1,2）としたときに、次の式（１０）を満たす関係に
設定された直列接続のリアクタンス素子Ｘ１と、後段の
ＦＥＴ１１のソース電極１４に装荷されたインダクタＬ
s２と、ＦＥＴ１１の出力側に接続する負荷ＺＬとを備
えたものである。・・・式（１０）

【００６３】

【数２２】

【００６４】また、この実施の形態１では、ソース電極
１４にインダクタ１５（Ｌs２）を装荷したＦＥＴ１１
において、安定係数Ｋ＞１、かつ｜Ｓ'₁₁Ｓ'₂₂−Ｓ'₁₂
Ｓ'₂₁｜＜１となる場合のＬs２を選び、後段のＦＥＴ１
１の出力側の負荷の利得を最大とするインピーダンスに
設定したものである。

【００６５】さらに、この実施の形態１では、ソース電
極にインダクタを装荷したＦＥＴを２つ以上採用して多
段低雑音増幅器を構成し、段間整合回路を直列接続のリ
アクタンス素子とバイパスコンデンサのみで構成したも
のである。

【００６６】この実施の形態１によれば、初段のＦＥＴ
３の出力側はΓ_opt*＝Ｓ₁₁とするための負荷に整合した
雑音整合、利得整合あるいは出力が最大となるインピー
ダンスに整合させることができるので、動作が安定な低
雑音増幅器や、高利得あるいは高出力の低雑音増幅器が
構成できる。

【００６７】さらに、この実施の形態１によれば、低雑
音増幅器を構成する段間整合回路８を直列接続のリアク
タンス素子（インダクタ９）１つとバイパスコンデンサ
１０の２素子みで構成しているので、段間整合回路８の
小型化、低損失化を図ることができる。

【００６８】なお、ソース電極６にインダクタ７を装荷
した初段のＦＥＴ３に対して、任意の負荷インピーダン
スＺＬ１に関し、段間整合回路８を構成するインダクタ
９と後段のＦＥＴ１１に装荷したインダクタ１５の値を
設定してもよい。

【００６９】つまり、Γ_opt*＝Ｓ₁₁とするための負荷Ｚ
Ｌ１以外の任意の負荷ＺＬ１に対して、段間整合回路８
のリアクタンス素子Ｘ１の値、及びＦＥＴ１１のソース
電極１４に装荷されたインダクタ１５の値を設定したも
ので、上記式（２）の右辺を任意の値にすればよい。

【００７０】すなわち、ソース電極６にインダクタ７
（Ｌs１）を装荷したＦＥＴ３を初段とし、後段を同じ
くソース電極１４にインダクタ１５（Ｌs２）を装荷し
たＦＥＴ１１とし、段間整合回路８をインダクタ９（リ
アクタンス素子Ｘ１）とバイパスコンデンサ１０とで構
成した低雑音増幅器において、初段のＦＥＴ３の出力側
に対する任意の負荷ＺＬ１に対して共約整合をさせるた
めに、段間整合回路８のリアクタンス素子Ｘ１の値と、
後段のＦＥＴ１１のソース電極１４に装荷されたインダ
クタＬs２の値と、ＦＥＴ１１の出力側に接続する負荷
ＺＬを設定してもよい。

【００７１】実施の形態２．この発明の実施の形態２に
ついて図２を参照しながら説明する。図２は、この発明
の実施の形態２に係る２段の低雑音増幅器の構成を示す
等価回路図である。

【００７２】図２において、信号源１〜ソース電極１
４、出力整合回路１６、及び負荷１７は図１と同様であ
るので説明を省略する。

【００７３】同図に示すように、この実施の形態２で
は、後段のＦＥＴ１１のソース電極１４にインダクタ１
５Ａとキャパシタ（容量素子）１８からなる並列回路を
装荷したものである。

【００７４】この実施の形態２は、ＦＥＴ１１のソース
電極１４に次の式（１１）を満たす関係に設定されたイ
ンダクタＬs２’とキャパシタＣs２の並列回路を装荷し
たものである。この式（１１）は、上記並列回路と、上
記図１のインダクタ１５とが等しいとおいて求めたもの
である。上記式（１０）中のｊωＬs２をｊωＬs２’に
置き換えてリアクタンス素子Ｘ１等を求めればよい。・・・式（１１）

【００７５】

【数２３】

【００７６】この実施の形態２によれば、後段のＦＥＴ
１１のソース電極１４に装荷されたインダクタ１５Ａに
並列にキャパシタ１８を装荷したので、インダクタのみ
装荷した場合より小さい値のインダクタで同じリアクタ
ンス値を実現できる。

【００７７】すなわち、この実施の形態２によれば、後
段のＦＥＴ１１のソース電極１４に装荷されたインダク
タ１５Ａに並列にキャパシタ１８を装荷したので、イン
ダクタのみ装荷した場合より小さい値のインダクタで同
じリアクタンス値を実現できるのでインダクタの小型化
ができる。

【００７８】実施の形態３．この発明の実施の形態３に
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態３に係る２段の低雑音増幅器の構成を示す
等価回路図である。

【００７９】図３において、信号源１〜インダクタ７、
インダクタ９〜ソース電極１４、出力整合回路１６、及
び負荷１７は図１と同様であるので説明を省略する。

【００８０】同図に示すように、この実施の形態３で
は、段間整合回路８Ａを構成するインダクタ９に直列に
可変容量素子１９を接続するとともに、後段のＦＥＴ１
１のソース電極１４にインダクタ１５Ａと可変容量素子
１８Ａとからなる並列回路を装荷したものである。

【００８１】この実施の形態３は、段間整合回路８Ａの
直列接続のリアクタンス素子Ｘ１（インダクタ９）に、
直列に可変容量素子１９を接続し、さらにＦＥＴ１１の
ソース電極１４に装荷したキャパシタを可変容量素子１
８Ａで置き換えたものである。

【００８２】この実施の形態３によれば、初段のＦＥＴ
３の出力側の整合状態を可変できる。

【００８３】すなわち、この実施の形態３によれば、初
段のＦＥＴ３の出力側の整合を可変できるので、ＦＥＴ
の製造時の特性バラツキによるインピーダンスの不整合
による低雑音増幅器の特性劣化を防ぐことができる。ま
た、ＦＥＴ３の出力側の整合を利得整合側に変化させる
こともできる。

【００８４】実施の形態４．この発明の実施の形態４に
ついて図４及び図５を参照しながら説明する。図４は、
この発明の実施の形態４に係る２段の低雑音増幅器の構
成を示す等価回路図である。また、図５は、この発明の
実施の形態４に係る低雑音増幅器の周波数特性を示す図
である。

【００８５】図４において、信号源１〜インダクタ７、
バイパスコンデンサ１０〜負荷１７は図１と同様である
ので説明を省略する。

【００８６】同図に示すように、この実施の形態４で
は、入力整合回路２を直列接続のキャパシタ２０と並列
接続のインダクタ２１とで構成し、また、段間整合回路
８Ｂを並列接続のインダクタ９Ａと直列接続のバイパス
コンデンサ１０とで構成し、さらに、出力整合回路１６
を並列接続のインダクタ２２と直列接続のキャパシタ２
３とで構成したものである。

【００８７】この実施の形態４に係る２段低雑音増幅器
は、２．５ＧＨｚを設計中心周波数として設計したもの
で、ＦＥＴは１、２段ともにゲート幅３００μｍのＧａ
ＡｓＦＥＴを採用しており、また、各ＦＥＴ３、１１の
ソース電極６、１４に装荷したインダクタ７、インダク
タ１５はともに２ｎＨである。

【００８８】また、各整合回路の回路定数は次のとおり
である。入力整合回路２では直列接続のキャパシタ２０
は１．３ｐＦ、並列接続のインダクタ２１は３．９ｎＨ
である。段間整合回路８Ｂでは並列接続のインダクタ９
Ａは１３ｎＨ、直列接続のバイパスコンデンサ１０は１
０ｐＦである。出力整合回路１６では並列接続のインダ
クタ２２は４．９ｎＨ、直列接続のキャパシタ２３は１
ｐＦである。

【００８９】図５は、２段低雑音増幅器の周波数特性の
計算結果を示す。同図に示すように、設計中心周波数
２．５ＧＨｚにおいて、入力反射係数Ｓ₁₁が−２０ｄＢ
以上で最小雑音指数と雑音指数とがほぼ一致しているこ
とより、入力側においてΓ_opt*＝Ｓ₁₁に対する整合がと
れていることがわかる。

【００９０】この実施の形態４では、段間整合回路８Ｂ
を並列接続のリアクタンス素子Ｘ２（インダクタ９Ａ）
とバイパスコンデンサ１０のみで構成したものである。

【００９１】すなわち、この実施の形態４によれば、低
雑音増幅器を構成する段間整合回路８Ｂを並列接続のリ
アクタンス素子Ｘ２（インダクタ９Ａ）１つとバイパス
コンデンサ１０の２素子みで構成できる。この場合の並
列接続のリアクタンス素子Ｘ２とＦＥＴ１１のソース電
極１４に装荷されたインダクタＬs２との関係は上記実
施の形態１の場合と同様に計算すると次の式（１２）の
ようになる。・・・式（１２）

【００９２】

【数２４】

【００９３】実施の形態５．この発明の実施の形態５に
ついて図６を参照しながら説明する。図６は、この発明
の実施の形態５に係る２段の低雑音増幅器の構成を示す
等価回路図である。

【００９４】図６において、信号源１〜インダクタ７、
バイパスコンデンサ１０〜ソース電極１４、出力整合回
路１６及び負荷１７は図１と同様であるので説明を省略
する。

【００９５】同図に示すように、この実施の形態５で
は、後段のＦＥＴ１１のソース電極１４にインダクタ１
５Ａとキャパシタ（容量素子）１８からなる並列回路を
装荷したものである。

【００９６】この実施の形態５は、ＦＥＴ１１のソース
電極１４に上記の式（１１）を満たす関係に設定された
インダクタＬs２’とキャパシタＣs２の並列回路を装荷
したものである。

【００９７】この実施の形態５によれば、後段のＦＥＴ
１１のソース電極１４に装荷されたインダクタ１５Ａに
並列にキャパシタ１８を装荷したので、インダクタのみ
装荷した場合より小さい値のインダクタで同じリアクタ
ンス値を実現できる。

【００９８】すなわち、この実施の形態５によれば、後
段のＦＥＴ１１のソース電極１４に装荷されたインダク
タ１５Ａに並列にキャパシタ１８を装荷したので、イン
ダクタのみ装荷した場合より小さい値のインダクタで同
じリアクタンス値を実現できるのでインダクタの小型化
ができる。

【００９９】実施の形態６．この発明の実施の形態６に
ついて図７を参照しながら説明する。図７は、この発明
の実施の形態６に係る２段の低雑音増幅器の構成を示す
等価回路図である。

【０１００】図７において、信号源１〜インダクタ７、
バイパスコンデンサ１０〜ソース電極１４、出力整合回
路１６及び負荷１７は図１と同様であるので説明を省略
する。

【０１０１】同図に示すように、この実施の形態６で
は、段間整合回路８Ｃを構成するインダクタ９Ａに直列
に可変容量素子１９Ａを接続した回路をＦＥＴ３のドレ
イン電極５に並列に接続するとともに、後段のＦＥＴ１
１のソース電極１４にインダクタ１５Ａと可変容量素子
１８Ａとからなる並列回路を装荷したものである。

【０１０２】この実施の形態６は、段間整合回路８Ｃの
並列接続のリアクタンス素子Ｘ２に直列に可変容量素子
１９Ａを接続し、さらにＦＥＴ１１のソース電極１４に
装荷したキャパシタを可変容量素子１８Ａで置き換えた
ものである。

【０１０３】この実施の形態６では、段間整合回路を構
成する並列接続のリアクタンス素子を可変容量素子３０
を含んだリアクタンス素子とし、２段目のＦＥＴ１０の
ソース電極１３に装荷したキャパシタを可変容量素子３
２にしたものである。

【０１０４】この実施の形態６によれば、初段のＦＥＴ
３の出力側の整合状態を可変できる。

【０１０５】すなわち、この実施の形態６によれば、初
段のＦＥＴ３の出力側の整合を可変できるので、ＦＥＴ
の製造時の特性バラツキによるインピーダンスの不整合
による低雑音増幅器の特性劣化を防ぐことができる。ま
た、ＦＥＴ３の出力側の整合を利得整合側に変化させる
こともできる。

【０１０６】実施の形態７．この発明の実施の形態７に
ついて図８及び図９を参照しながら説明する。図８は、
この発明の実施の形態７に係る２段の低雑音増幅器の構
成を示す等価回路図である。また、図９は、この発明の
実施の形態７に係る低雑音増幅器の周波数特性を示す図
である。

【０１０７】図８において、信号源１、ＦＥＴ３〜ソー
ス電極６、バイパスコンデンサ１０〜ソース電極１４、
及び負荷１７は図１と同様であり、キャパシタ１８は図
２と同様であるので説明を省略する。

【０１０８】同図に示すように、この実施の形態７で
は、入力整合回路２Ａをショートスタブ２４とマイクロ
ストリップ線路２５とで構成し、また、段間整合回路８
Ｄをショートスタブ２６とバイパスコンデンサ１０とで
構成し、さらに、出力整合回路１６Ａをマイクロストリ
ップ線路２７とショートスタブ２８とで構成したもので
ある。また、初段のＦＥＴ３のソース電極６にショート
スタブ７Ａを接続し、後段のＦＥＴ１１のソース電極１
４にショートスタブ１５Ｂとキャパシタ１８とからなる
並列回路を接続したものである。

【０１０９】この実施の形態７に係る２段低雑音増幅器
は、２８．５ＧＨｚを設計中心周波数として設計したも
ので、基板厚１００μｍのＧａＡｓ基板に形成するもの
とした。そして、ＦＥＴは１、２段ともにゲート幅１２
０μｍのＨＥＭＴとし、ＦＥＴ３のソース電極６に装荷
したショートスタブ７Ａは０．１５ｎＨ、ＦＥＴ１１の
ソース電極１４に装荷したショートスタブ１５Ｂは０．
０３ｎＨ、キャパシタ１８は０．１ｐＦとした。

【０１１０】各整合回路に使用した分布定数線路はすべ
て特性インピーダンスが５０Ωとなる線路幅７０μｍと
している。また、回路定数は次のとおりである。入力整
合回路２Ａではショートスタブ２４の線路長は５００μ
ｍ、マイクロストリップ線路２５の線路長は２７０μｍ
である。段間整合回路８Ｄではショートスタブ２６の線
路長は４３０μｍ、バイパスコンデンサ１０の容量は１
０ｐＦである。出力整合回路１６Ａではマイクロストリ
ップ線路２７の線路長は１５０μｍ、ショートスタブ２
８の線路長は４５０μｍである。

【０１１１】図９は、この実施の形態７に係る２段低雑
音増幅器の周波数特性の計算結果を示す。設計中心周波
数２８．５ＧＨｚにおいて、入力反射係数Ｓ₁₁が−２０
ｄＢ以上で最小雑音指数と雑音指数とがほぼ一致してい
ることより、入力側においてΓ_opt*＝Ｓ₁₁に対する整合
がとれていることがわかる。

【０１１２】この実施の形態７では、ＦＥＴに装荷した
インダクタ、及び段間整合回路を構成するリアクタンス
素子を分布定数線路としたもので、図１等に示す他の実
施の形態にも適用できる。

【０１１３】つまり、この実施の形態７は、ＦＥＴ３、
１１に装荷するインダクタＬs１、Ｌs２、Ｌs２’及び
段間整合回路を構成するリアクタンス素子Ｘ１、Ｘ２を
分布定数線路で置き換えたものである。

【０１１４】この実施の形態７によれば、各整合回路を
分布定数線路で構成するのでマイクロ波帯だけでなくミ
リ波帯でも低損失なインピーダンス整合回路として構成
できる。

【０１１５】すなわち、この実施の形態７によれば、各
整合回路を分布定数線路で構成するのでマイクロ波帯だ
けでなくミリ波帯でも動作する低雑音増幅器が構成でき
る。

【０１１６】実施の形態８．この発明の実施の形態８に
ついて説明する。この実施の形態８は、図１等で示した
他の実施の形態のＦＥＴの代わりに、ゲート電極を２つ
もったＧａＡｓＦＥＴのようなデュアルゲートのものを
用いたものである。

【０１１７】この実施の形態８は、ＦＥＴ３、１１の少
なくとも１つをデュアルゲートＦＥＴで置き換えたもの
である。

【０１１８】すなわち、この実施の形態８では、各段を
構成するＦＥＴの少なくとも１つをデュアルゲートＦＥ
Ｔで構成したものである。

【０１１９】この実施の形態８によれば、シングルゲー
トＦＥＴに対して利得の高いデュアルゲートＦＥＴを使
用するので高利得な低雑音増幅器が構成できる。

【０１２０】実施の形態９．この発明の実施の形態９に
ついて説明する。この実施の形態９は、図１等で示した
他の実施の形態のＦＥＴの代わりに、カスコード接続の
ものを用いたものである。

【０１２１】この実施の形態９は、ＦＥＴ３、１１の少
なくとも１つをカスコード接続したＦＥＴで置き換えた
ものである。

【０１２２】すなわち、この実施の形態９では、各段を
構成するＦＥＴの少なくとも１つをカスコード接続した
ＦＥＴで構成したものである。

【０１２３】この実施の形態９によれば、シングルゲー
トＦＥＴに対して利得の高いカスコード接続したＦＥＴ
を使用するので高利得な低雑音増幅器が構成できる。

【０１２４】実施の形態１０．この発明の実施の形態１
０について図１０を参照しながら説明する。図１０は、
この発明の実施の形態１０に係る２段の低雑音増幅器の
構成を示す等価回路図である。

【０１２５】図１０において、信号源１〜負荷１７は図
１と同様であるので説明を省略する。

【０１２６】同図に示すように、この実施の形態１０で
は、初段のＦＥＴ３のドレイン電極５に、損失を含む素
子として抵抗２９を並列に装荷したものである。同様
に、後段のＦＥＴ１１のドレイン電極１３に、損失を含
む素子として抵抗３０を並列に装荷したものである。

【０１２７】この実施の形態１０は、ソース電極６にイ
ンダクタ７を装荷したＦＥＴ３、あるいはインダクタ７
を装荷したＦＥＴ３のドレイン電極５に損失を含む素子
（抵抗２９）を付加したＦＥＴ３において、ソース電極
６にインダクタ７を装荷したＦＥＴ３、あるいはインダ
クタ７を装荷したＦＥＴ３のドレイン電極５に損失を含
む素子（抵抗２９）を付加した回路の小信号Ｓパラメー
タをＳ'ij（i,j＝1,2）としたときに、次の式（１３）
を満たす関係に設定されたインダクタ７（Ｌs１）を選
び、ＦＥＴ３の出力側の負荷の利得を最大とするインピ
ーダンスに設定したものである。・・・式（１３）

【０１２８】

【数２５】

【０１２９】また、この実施の形態１０は、ソース電極
１４にインダクタ１５を装荷したＦＥＴ１１、あるいは
インダクタ１５を装荷したＦＥＴ１１のドレイン電極１
３に損失を含む素子（抵抗３０）を付加したＦＥＴ１１
において、ソース電極１４にインダクタ１５を装荷した
ＦＥＴ１１、あるいはインダクタ１５を装荷したＦＥＴ
１１のドレイン電極１３に損失を含む素子（抵抗３０）
を付加した回路の小信号ＳパラメータをＳ'ij（i,j＝1,
2）としたときに、上記の式（１３）を満たす関係に設
定されたインダクタ１５（Ｌs２）を選び、ＦＥＴ１１
の出力側の負荷の利得を最大とするインピーダンスに設
定したものである。

【０１３０】この実施の形態１０によれば、初段のＦＥ
Ｔ３及び後段のＦＥＴ１１を安定化させて出力側を利得
整合させて構成するので、動作が安定でかつ高利得な２
段低雑音増幅器が構成できる。

【０１３１】すなわち、この実施の形態１０によれば、
初段のＦＥＴ３及び後段のＦＥＴ１１を安定化させて出
力側を利得整合させて構成するので、ＦＥＴ３、１１と
して高利得であるけれども不安定動作領域であるものも
使用して高利得な低雑音増幅器が構成できる。

【０１３２】

【発明の効果】この発明に係る低雑音増幅器は、以上説
明したとおり、ソース電極に第１のインダクタを装荷し
た初段のＦＥＴと、ソース電極に第２のインダクタを装
荷するとともに、ドレイン電極に第２の負荷を接続した
後段のＦＥＴと、リアクタンス素子とバイパスコンデン
サとで構成した段間整合回路とを備え、前記初段のＦＥ
Ｔの出力側に対する任意の第１の負荷に対して共約整合
をさせるように、前記段間整合回路のリアクタンス素
子、前記後段のＦＥＴのソース電極に装荷された第２の
インダクタ、及び前記後段のＦＥＴのドレイン電極に接
続された第２の負荷を設定したので、動作を安定にで
き、高利得、高出力を得ることができ、段間整合回路の
小型化、低損失化を図ることができるという効果を奏す
る。

【０１３３】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記段間整合回路を構成する前記リ
アクタンス素子が、前記初段のＦＥＴのドレイン電極に
直列接続し、前記バイパスコンデンサが、前記リアクタ
ンス素子に直列接続しているので、動作を安定にでき、
高利得、高出力を得ることができ、段間整合回路の小型
化、低損失化を図ることができるという効果を奏する。

【０１３４】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴの出力側にΓ_opt*
＝Ｓ₁₁とするための第１の負荷ＺＬ１を接続し、前記後
段のＦＥＴの出力側に接続する第２の負荷をＺＬ、使用
する周波数の角周波数をω、正規化インピーダンスをＺ
₀、｜ＺＬ１｜＜１となる場合の前記第１のインダクタ
をＬs１とし、前記初段のＦＥＴの小信号Ｓパラメータ
をＳij（i,j＝1,2）、前記後段のＦＥＴのインピーダン
スパラメータをＺ'ij（i,j＝1,2）としたときに、

【０１３５】

【数２６】

【０１３６】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ１、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたので、動作を安定にでき、高利得、高出力を得
ることができ、段間整合回路の小型化、低損失化を図る
ことができるという効果を奏する。

【０１３７】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記後段のＦＥＴのソース電極に、
前記第２のインダクタＬs２の代わりに、

【０１３８】

【数２７】

【０１３９】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たので、インダクタのみを装荷した場合より小さい値の
インダクタで同じリアクタンス値を実現でき、インダク
タの小型化を図ることができるという効果を奏する。

【０１４０】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記リアクタンス素子に直列に第１
の可変容量素子を接続するとともに、前記後段のＦＥＴ
のソース電極に、前記第２のインダクタの代わりに、第
３のインダクタと第２の可変容量素子とからなる並列回
路を装荷したので、ＦＥＴの製造時の特性バラツキによ
るインピーダンスの不整合による低雑音増幅器の特性劣
化を防ぐことができるという効果を奏する。

【０１４１】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記段間整合回路を構成する前記リ
アクタンス素子が、前記初段のＦＥＴのドレイン電極に
並列接続し、前記バイパスコンデンサが、前記初段のＦ
ＥＴのドレイン電極に直列接続しているので、動作を安
定にでき、高利得、高出力を得ることができ、段間整合
回路の小型化、低損失化を図ることができるという効果
を奏する。

【０１４２】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴの出力側にΓ_opt*
＝Ｓ₁₁とするための第１の負荷ＺＬ１を接続し、前記後
段のＦＥＴの出力側に接続する第２の負荷をＺＬ、使用
する周波数の角周波数をω、正規化インピーダンスをＺ
₀、｜ＺＬ１｜＜１となる場合の前記第１のインダクタ
をＬs１とし、前記初段のＦＥＴの小信号Ｓパラメータ
をＳij（i,j＝1,2）、前記後段のＦＥＴのインピーダン
スパラメータをＺ'ij（i,j＝1,2）としたときに、

【０１４３】

【数２８】

【０１４４】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ２、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたので、動作を安定にでき、高利得、高出力を得
ることができ、段間整合回路の小型化、低損失化を図る
ことができるという効果を奏する。

【０１４５】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記後段のＦＥＴのソース電極に、
前記第２のインダクタＬs２の代わりに、

【０１４６】

【数２９】

【０１４７】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たので、インダクタのみを装荷した場合より小さい値の
インダクタで同じリアクタンス値を実現でき、インダク
タの小型化を図ることができるという効果を奏する。

【０１４８】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記リアクタンス素子に直列に第１
の可変容量素子を接続するとともに、前記後段のＦＥＴ
のソース電極に、前記第２のインダクタの代わりに、第
３のインダクタと第２の可変容量素子とからなる並列回
路を装荷したので、ＦＥＴの製造時の特性バラツキによ
るインピーダンスの不整合による低雑音増幅器の特性劣
化を防ぐことができるという効果を奏する。

【０１４９】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴのソース電極に装
荷したインダクタ、前記後段のＦＥＴのソース電極に装
荷したインダクタ、及び前記段間整合回路を構成するリ
アクタンス素子を分布定数線路で置き換えたので、マイ
クロ波帯だけでなくミリ波帯でも動作することができる
という効果を奏する。

【０１５０】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴ及び前記後段のＦ
ＥＴの少なくとも１つをデュアルゲートＦＥＴで置き換
えたので、高利得を得ることができるという効果を奏す
る。

【０１５１】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴ及び前記後段のＦ
ＥＴの少なくとも１つをカスコード接続したＦＥＴで置
き換えたので、高利得を得ることができるという効果を
奏する。

【０１５２】また、この発明に係る低雑音増幅器は、以
上説明したとおり、ソース電極に第１のインダクタを装
荷した初段のＦＥＴ、あるいは前記ソース電極に第１の
インダクタを装荷した初段のＦＥＴの少なくとも１つの
電極に損失を含む素子を付加した回路の小信号Ｓパラメ
ータをＳ'ij（i,j＝1,2）としたときに、

【０１５３】

【数３０】

【０１５４】を満たす関係に設定された前記第１のイン
ダクタＬs１を選び、前記初段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したので、高
利得を得ることができるという効果を奏する。

【０１５５】さらに、この発明に係る低雑音増幅器は、
以上説明したとおり、ソース電極に第２のインダクタを
装荷した後段のＦＥＴ、あるいは前記ソース電極に第２
のインダクタを装荷した後段のＦＥＴの少なくとも１つ
の電極に損失を含む素子を付加した回路の小信号Ｓパラ
メータをＳ'ij（i,j＝1,2）としたときに、

【０１５６】

【数３１】

【０１５７】を満たす関係に設定された前記第２のイン
ダクタＬs２を選び、前記後段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したので、高
利得を得ることができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１に係る低雑音増幅器
の等価回路を示す図である。

【図２】この発明の実施の形態２に係る低雑音増幅器
の等価回路を示す図である。

【図３】この発明の実施の形態３に係る低雑音増幅器
の等価回路を示す図である。

【図４】この発明の実施の形態４に係る低雑音増幅器
の等価回路を示す図である。

【図５】この発明の実施の形態４に係る低雑音増幅器
の周波数特性を示す図である。

【図６】この発明の実施の形態５に係る低雑音増幅器
の等価回路を示す図である。

【図７】この発明の実施の形態６に係る低雑音増幅器
の等価回路を示す図である。

【図８】この発明の実施の形態７に係る低雑音増幅器
の等価回路を示す図である。

【図９】この発明の実施の形態７に係る低雑音増幅器
の周波数特性を示す図である。

【図１０】この発明の実施の形態１０に係る低雑音増
幅器の等価回路を示す図である。

【図１１】従来の３段低雑音増幅器の構成を示す回路
図である。

【符号の説明】

１信号源、２、２Ａ入力整合回路、３初段のＦＥ
Ｔ、４ゲート電極、５ドレイン電極、６ソース電
極、７インダクタ、７Ａショートスタブ、８、８
Ａ、８Ｂ、８Ｃ、８Ｄ段間整合回路、９、９Ａイン
ダクタ、１０バイパスコンデンサ、１１後段のＦＥ
Ｔ、１２ゲート電極、１３ドレイン電極、１４ソ
ース電極、１５、１５Ａインダクタ、１５Ｂショー
トスタブ、１６、１６Ａ出力整合回路、１７負荷、
１８キャパシタ、１８Ａ、１９、１９Ａ可変容量素
子、２０キャパシタ、２１インダクタ、２２イン
ダクタ、２３キャパシタ、２４ショートスタブ、２
５マイクロストリップ線路、２６ショートスタブ、
２７マイクロストリップ線路、２８ショートスタ
ブ、２９、３０抵抗。

Claims

【特許請求の範囲】

【請求項１】ソース電極に第１のインダクタを装荷し
た初段のＦＥＴと、ソース電極に第２のインダクタを装
荷するとともに、ドレイン電極に第２の負荷を接続した
後段のＦＥＴと、リアクタンス素子とバイパスコンデンサとで構成した段
間整合回路とを備え、前記初段のＦＥＴの出力側に対する任意の第１の負荷に
対して共約整合をさせるように、前記段間整合回路のリ
アクタンス素子、前記後段のＦＥＴのソース電極に装荷
された第２のインダクタ、及び前記後段のＦＥＴのドレ
イン電極に接続された第２の負荷を設定したことを特徴
とする低雑音増幅器。
【請求項２】前記段間整合回路を構成する前記リアク
タンス素子は、前記初段のＦＥＴのドレイン電極に直列
接続し、前記バイパスコンデンサは、前記リアクタンス
素子に直列接続していることを特徴とする請求項１記載
の低雑音増幅器。
【請求項３】前記初段のＦＥＴの出力側にΓ_opt*＝Ｓ
₁₁とするための第１の負荷ＺＬ１を接続し、前記後段の
ＦＥＴの出力側に接続する第２の負荷をＺＬ、使用する
周波数の角周波数をω、正規化インピーダンスをＺ₀、
｜ＺＬ１｜＜１となる場合の前記第１のインダクタをＬ
s１とし、前記初段のＦＥＴの小信号ＳパラメータをＳi
j（i,j＝1,2）、前記後段のＦＥＴのインピーダンスパ
ラメータをＺ'ij（i,j＝1,2）としたときに、【数１】を満たす関係に設定された前記段間整合回路のリアクタ
ンス素子Ｘ１、前記後段のＦＥＴのソース電極に装荷さ
れた第２のインダクタＬs２、及び前記後段のＦＥＴの
ドレイン電極に接続された第２の負荷ＺＬを備えたこと
を特徴とする請求項２記載の低雑音増幅器。
【請求項４】前記後段のＦＥＴのソース電極に、前記
第２のインダクタＬs２の代わりに、【数２】を満たす関係に設定された第３のインダクタＬs２’と
容量素子Ｃs２とからなる並列回路を装荷したことを特
徴とする請求項３記載の低雑音増幅器。
【請求項５】前記リアクタンス素子に直列に第１の可
変容量素子を接続するとともに、前記後段のＦＥＴのソ
ース電極に、前記第２のインダクタの代わりに、第３の
インダクタと第２の可変容量素子とからなる並列回路を
装荷したことを特徴とする請求項３記載の低雑音増幅
器。
【請求項６】前記段間整合回路を構成する前記リアク
タンス素子は、前記初段のＦＥＴのドレイン電極に並列
接続し、前記バイパスコンデンサは、前記初段のＦＥＴ
のドレイン電極に直列接続していることを特徴とする請
求項１記載の低雑音増幅器。
【請求項７】前記初段のＦＥＴの出力側にΓ_opt*＝Ｓ
₁₁とするための第１の負荷ＺＬ１を接続し、前記後段の
ＦＥＴの出力側に接続する第２の負荷をＺＬ、使用する
周波数の角周波数をω、正規化インピーダンスをＺ₀、
｜ＺＬ１｜＜１となる場合の前記第１のインダクタをＬ
s１とし、前記初段のＦＥＴの小信号ＳパラメータをＳi
j（i,j＝1,2）、前記後段のＦＥＴのインピーダンスパ
ラメータをＺ'ij（i,j＝1,2）としたときに、【数３】を満たす関係に設定された前記段間整合回路のリアクタ
ンス素子Ｘ２、前記後段のＦＥＴのソース電極に装荷さ
れた第２のインダクタＬs２、及び前記後段のＦＥＴの
ドレイン電極に接続された第２の負荷ＺＬを備えたこと
を特徴とする請求項６記載の低雑音増幅器。
【請求項８】前記後段のＦＥＴのソース電極に、前記
第２のインダクタＬs２の代わりに、【数４】を満たす関係に設定された第３のインダクタＬs２’と
容量素子Ｃs２とからなる並列回路を装荷したことを特
徴とする請求項７記載の低雑音増幅器。
【請求項９】前記リアクタンス素子に直列に第１の可
変容量素子を接続するとともに、前記後段のＦＥＴのソ
ース電極に、前記第２のインダクタの代わりに、第３の
インダクタと第２の可変容量素子とからなる並列回路を
装荷したことを特徴とする請求項７記載の低雑音増幅
器。
【請求項１０】前記初段のＦＥＴのソース電極に装荷
したインダクタ、前記後段のＦＥＴのソース電極に装荷
したインダクタ、及び前記段間整合回路を構成するリア
クタンス素子を分布定数線路で置き換えたことを特徴と
する請求項１から請求項９までのいずれかに記載の低雑
音増幅器。
【請求項１１】前記初段のＦＥＴ及び前記後段のＦＥ
Ｔの少なくとも１つをデュアルゲートＦＥＴで置き換え
たことを特徴とする請求項１から請求項９までのいずれ
かに記載の低雑音増幅器。
【請求項１２】前記初段のＦＥＴ及び前記後段のＦＥ
Ｔの少なくとも１つをカスコード接続したＦＥＴで置き
換えたことを特徴とする請求項１から請求項９までのい
ずれかに記載の低雑音増幅器。
【請求項１３】ソース電極に第１のインダクタを装荷
した初段のＦＥＴ、あるいは前記ソース電極に第１のイ
ンダクタを装荷した初段のＦＥＴの少なくとも１つの電
極に損失を含む素子を付加した回路の小信号Ｓパラメー
タをＳ'ij（i,j＝1,2）としたときに、【数５】を満たす関係に設定された前記第１のインダクタＬs１
を選び、前記初段のＦＥＴの出力側の負荷の利得を最大
とするインピーダンスに設定したことを特徴とする請求
項１から請求項９までのいずれかに記載の低雑音増幅
器。
【請求項１４】ソース電極に第２のインダクタを装荷
した後段のＦＥＴ、あるいは前記ソース電極に第２のイ
ンダクタを装荷した後段のＦＥＴの少なくとも１つの電
極に損失を含む素子を付加した回路の小信号Ｓパラメー
タをＳ'ij（i,j＝1,2）としたときに、【数６】を満たす関係に設定された前記第２のインダクタＬs２
を選び、前記後段のＦＥＴの出力側の負荷の利得を最大
とするインピーダンスに設定したことを特徴とする請求
項１から請求項９までのいずれかに記載の低雑音増幅
器。