JPH1155100A - Ｉｃ用入力信号分圧回路 - Google Patents
Ｉｃ用入力信号分圧回路Info
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- JPH1155100A JPH1155100A JP20354097A JP20354097A JPH1155100A JP H1155100 A JPH1155100 A JP H1155100A JP 20354097 A JP20354097 A JP 20354097A JP 20354097 A JP20354097 A JP 20354097A JP H1155100 A JPH1155100 A JP H1155100A
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 安価にかつ入力信号に対して確実に遅延させ
たタイミングでＩＣに分圧された信号を供給することが
できるＩＣ用入力信号分圧回路を提供する。 【解決手段】 ＩＣ用入力信号分圧回路１０−１は、Ｆ
ＥＴであるエンハウスメント型ＭＯＳＦＥＴ１２と抵抗
性負荷である固定抵抗１４とを直列に接続したものから
構成される。ＭＯＳＦＥＴ１２のゲート及びドレインを
短絡して、これらに電源電圧ＶDDを供給し、ＭＯＳＦＥ
Ｔ１２のソースと抵抗１４の一端を接続し、抵抗１４の
他端を接地している。そして、ＭＯＳＦＥＴ１２と抵抗
１４との接続点がＩＣ２０の負論理のリセット端子２０
ａに接続されており、電源電圧Ｖ DDをＭＯＳＦＥＴ１２
と抵抗１４とで分圧した電圧Ｖ0がリセット信号として
リセット端子２０ａに供給される。
たタイミングでＩＣに分圧された信号を供給することが
できるＩＣ用入力信号分圧回路を提供する。 【解決手段】 ＩＣ用入力信号分圧回路１０−１は、Ｆ
ＥＴであるエンハウスメント型ＭＯＳＦＥＴ１２と抵抗
性負荷である固定抵抗１４とを直列に接続したものから
構成される。ＭＯＳＦＥＴ１２のゲート及びドレインを
短絡して、これらに電源電圧ＶDDを供給し、ＭＯＳＦＥ
Ｔ１２のソースと抵抗１４の一端を接続し、抵抗１４の
他端を接地している。そして、ＭＯＳＦＥＴ１２と抵抗
１４との接続点がＩＣ２０の負論理のリセット端子２０
ａに接続されており、電源電圧Ｖ DDをＭＯＳＦＥＴ１２
と抵抗１４とで分圧した電圧Ｖ0がリセット信号として
リセット端子２０ａに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を分圧し
てＩＣに、例えばリセット信号のような信号を供給する
ためのＩＣ用入力信号分圧回路に関する。
てＩＣに、例えばリセット信号のような信号を供給する
ためのＩＣ用入力信号分圧回路に関する。
【０００２】
【従来の技術】従来、この種のＩＣ用入力信号分圧回路
としては、図１３ないし図１５に示すものがある。図１
３のＩＣ用入力信号分圧回路は、複数の抵抗性負荷を直
列に接続したものからなり、固定抵抗３２と固定抵抗３
４の接続点をＩＣ２０のリセット端子２０ａに接続した
もので、ＩＣ２０に供給される電源電圧ＶDDをこの複数
の固定抵抗３２、３４で分圧し、分圧された信号をリセ
ット信号としリセット端子２０ａに供給している。
としては、図１３ないし図１５に示すものがある。図１
３のＩＣ用入力信号分圧回路は、複数の抵抗性負荷を直
列に接続したものからなり、固定抵抗３２と固定抵抗３
４の接続点をＩＣ２０のリセット端子２０ａに接続した
もので、ＩＣ２０に供給される電源電圧ＶDDをこの複数
の固定抵抗３２、３４で分圧し、分圧された信号をリセ
ット信号としリセット端子２０ａに供給している。
【０００３】また、図１４のＩＣ用入力信号分圧回路
は、抵抗性負荷と容量性負荷とを直列に接続した積分回
路からなり、固定抵抗３２とコンデンサ３６との接続点
をＩＣ２０のリセット端子２０ａに接続したもので、Ｉ
Ｃ２０に供給される電源電圧Ｖ DDの上昇を抵抗３２を介
してコンデンサ３６に充電していくことで、立ち上がり
の遅れた信号を生成し、リセット信号としてリセット端
子２０ａに供給している。
は、抵抗性負荷と容量性負荷とを直列に接続した積分回
路からなり、固定抵抗３２とコンデンサ３６との接続点
をＩＣ２０のリセット端子２０ａに接続したもので、Ｉ
Ｃ２０に供給される電源電圧Ｖ DDの上昇を抵抗３２を介
してコンデンサ３６に充電していくことで、立ち上がり
の遅れた信号を生成し、リセット信号としてリセット端
子２０ａに供給している。
【０００４】
【発明が解決しようとする課題】しかしながら、図１３
のＩＣ用入力信号分圧回路においては、電源電圧ＶDDに
対して直線的にしか分圧されないため、例えば、図１６
に示したように、電源電圧ＶDDの立ち上がりが遅い場合
に、電源電圧ＶDDはいまだＩＣ２０の動作保証電圧ＶMV
に達していないにもかかわらず、分圧された電圧Ｖdが
ハイレベル入力電圧ＶIHを越えてしまうとＩＣ２０のリ
セットが解除されてしまうおそれがあるという問題があ
る。
のＩＣ用入力信号分圧回路においては、電源電圧ＶDDに
対して直線的にしか分圧されないため、例えば、図１６
に示したように、電源電圧ＶDDの立ち上がりが遅い場合
に、電源電圧ＶDDはいまだＩＣ２０の動作保証電圧ＶMV
に達していないにもかかわらず、分圧された電圧Ｖdが
ハイレベル入力電圧ＶIHを越えてしまうとＩＣ２０のリ
セットが解除されてしまうおそれがあるという問題があ
る。
【０００５】また、図１４のＩＣ用入力信号分圧回路に
おいては、電源電圧ＶDDの立ち上がりが積分回路の時定
数を下回る場合には、図１３のＩＣ用入力信号分圧回路
と同様の問題が生じる。上記分圧回路を用いずに、図１
５に示したような専用のリセットＩＣ３８を使用して、
電源電圧ＶDDを常に監視し、あらかじめ設定された設定
電圧との比較を行い、電源電圧ＶDDが設定電圧以上の電
圧になるとハイレベルの信号を出力して、リセット状態
の解除を行うものもあるが、リセットＩＣ３８が高価で
あり、回路を安価に製造することができないという問題
がある。
おいては、電源電圧ＶDDの立ち上がりが積分回路の時定
数を下回る場合には、図１３のＩＣ用入力信号分圧回路
と同様の問題が生じる。上記分圧回路を用いずに、図１
５に示したような専用のリセットＩＣ３８を使用して、
電源電圧ＶDDを常に監視し、あらかじめ設定された設定
電圧との比較を行い、電源電圧ＶDDが設定電圧以上の電
圧になるとハイレベルの信号を出力して、リセット状態
の解除を行うものもあるが、リセットＩＣ３８が高価で
あり、回路を安価に製造することができないという問題
がある。
【０００６】本発明はかかる問題点に鑑みなされたもの
で、請求項１ないし請求項４に記載の発明は、安価にか
つ入力信号に対して確実に遅延させたタイミングでＩＣ
に分圧された信号を供給することができるＩＣ用入力信
号分圧回路を提供することをその目的とする。
で、請求項１ないし請求項４に記載の発明は、安価にか
つ入力信号に対して確実に遅延させたタイミングでＩＣ
に分圧された信号を供給することができるＩＣ用入力信
号分圧回路を提供することをその目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のうち請求項１記載の発明は、入力信号を分
圧してＩＣに供給するＩＣ用入力信号分圧回路であっ
て、ＦＥＴ（電界効果トランジスタ）と、容量性負荷及
び／または抵抗性負荷とを直列に接続したものからな
り、前記入力信号を前記ＦＥＴと前記容量性負荷及び／
または抵抗性負荷とで分圧した信号をＩＣに供給するこ
とを特徴とする。
に、本発明のうち請求項１記載の発明は、入力信号を分
圧してＩＣに供給するＩＣ用入力信号分圧回路であっ
て、ＦＥＴ（電界効果トランジスタ）と、容量性負荷及
び／または抵抗性負荷とを直列に接続したものからな
り、前記入力信号を前記ＦＥＴと前記容量性負荷及び／
または抵抗性負荷とで分圧した信号をＩＣに供給するこ
とを特徴とする。
【０００８】また、請求項２記載の発明は、請求項１記
載のものにおいて、前記入力信号はＩＣの電源電圧であ
り、分圧した信号はＩＣのリセット端子に供給されるこ
とを特徴とする。また、請求項３記載の発明は、請求項
２記載のものにおいて、前記ＦＥＴは、リセット端子に
接続されたプルアップ抵抗としてＩＣ内に形成されたも
のであることを特徴とする。
載のものにおいて、前記入力信号はＩＣの電源電圧であ
り、分圧した信号はＩＣのリセット端子に供給されるこ
とを特徴とする。また、請求項３記載の発明は、請求項
２記載のものにおいて、前記ＦＥＴは、リセット端子に
接続されたプルアップ抵抗としてＩＣ内に形成されたも
のであることを特徴とする。
【０００９】例えば、容量性負荷としてのコンデンサや
抵抗性負荷としての固定抵抗を単独で用いてＦＥＴと直
列に接続することもできるが、請求項４記載の発明は、
請求項１または３記載のものにおいて、前記容量性負荷
及び／または抵抗性負荷は、コンデンサと固定抵抗とを
直列または並列に接続したものであることを特徴とす
る。
抵抗性負荷としての固定抵抗を単独で用いてＦＥＴと直
列に接続することもできるが、請求項４記載の発明は、
請求項１または３記載のものにおいて、前記容量性負荷
及び／または抵抗性負荷は、コンデンサと固定抵抗とを
直列または並列に接続したものであることを特徴とす
る。
【００１０】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明のＩＣ用入力信号分
圧回路の１つの実施の形態を表す回路図である。図１の
ＩＣ用入力信号分圧回路１０−１は、ＦＥＴであるエン
ハウスメント型ＭＯＳＦＥＴ１２と抵抗性負荷である固
定抵抗１４とを直列に接続したものから構成される。Ｍ
ＯＳＦＥＴ１２のゲート及びドレインを短絡して、これ
らに電源電圧ＶDDを供給し、ＭＯＳＦＥＴ１２のソース
と抵抗１４の一端を接続し、抵抗１４の他端を接地して
いる。そして、ＭＯＳＦＥＴ１２と抵抗１４との接続点
がＩＣ２０の負論理のリセット端子２０ａに接続されて
おり、電源電圧ＶDDをＭＯＳＦＥＴ１２と抵抗１４とで
分圧した電圧Ｖ0がリセット信号としてリセット端子２
０ａに供給されるようになっている。
の形態を説明する。図１は、本発明のＩＣ用入力信号分
圧回路の１つの実施の形態を表す回路図である。図１の
ＩＣ用入力信号分圧回路１０−１は、ＦＥＴであるエン
ハウスメント型ＭＯＳＦＥＴ１２と抵抗性負荷である固
定抵抗１４とを直列に接続したものから構成される。Ｍ
ＯＳＦＥＴ１２のゲート及びドレインを短絡して、これ
らに電源電圧ＶDDを供給し、ＭＯＳＦＥＴ１２のソース
と抵抗１４の一端を接続し、抵抗１４の他端を接地して
いる。そして、ＭＯＳＦＥＴ１２と抵抗１４との接続点
がＩＣ２０の負論理のリセット端子２０ａに接続されて
おり、電源電圧ＶDDをＭＯＳＦＥＴ１２と抵抗１４とで
分圧した電圧Ｖ0がリセット信号としてリセット端子２
０ａに供給されるようになっている。
【００１１】このように構成した場合の電源電圧ＶDDと
電圧Ｖ0との関係を以下に説明する。ＭＯＳＦＥＴ１２
は、ゲートとドレインを共通としているため（ＶDS＝Ｖ
GS、ＶDS：ソース・ドレイン電圧，ＶGS：ゲート・ドレ
イン電圧）常に飽和状態であり、電源電圧ＶDDが閾値電
圧Ｖthを越えた時点でオンとなり、その時のドレイン電
流ＩDは、
電圧Ｖ0との関係を以下に説明する。ＭＯＳＦＥＴ１２
は、ゲートとドレインを共通としているため（ＶDS＝Ｖ
GS、ＶDS：ソース・ドレイン電圧，ＶGS：ゲート・ドレ
イン電圧）常に飽和状態であり、電源電圧ＶDDが閾値電
圧Ｖthを越えた時点でオンとなり、その時のドレイン電
流ＩDは、
【００１２】
【数１】 で表される。但し、βはＭＯＳ構造による定数である。
【００１３】抵抗１４の抵抗値をＲ0とすると、分圧電
圧Ｖ0は、
圧Ｖ0は、
【数２】 Ｖ0＝ＩDＲ0 （２） であり、また、
【００１４】
【数３】 ＶDD＝ＶDS＋Ｖ0 （３） が成り立つので、（２）式に（１）式及び（３）式を代
入すると、
入すると、
【００１５】
【数４】 となり、Ｖ0の２次方程式が得られる。ＶDS＞Ｖthの条
件下で、２次方程式を解くと、
件下で、２次方程式を解くと、
【００１６】
【数５】
【００１７】となる。ここで、Ａ≡２／（Ｒ0β）とお
いている。この関係に基づいてＶDDが図２示のように立
ち上がるときのＶ0の変化を求めると、ＶDD＞Ｖthとな
った時点で、ＭＯＳＦＥＴ１２がＯＮとなり、Ｖ0が立
ち上がり始め、その後ＶDDに追随して増加する。従っ
て、少なくともＶDDがＶthに達するまでの時間だけは必
ずＶ0が遅延するため、図において電源電圧ＶDDがＩＣ
２０の動作保証電圧ＶMVに達してからτだけ遅れてＶ0
がハイレベル入力電圧ＶIHに達しＩＣ２０のリセットを
解除することができる。
いている。この関係に基づいてＶDDが図２示のように立
ち上がるときのＶ0の変化を求めると、ＶDD＞Ｖthとな
った時点で、ＭＯＳＦＥＴ１２がＯＮとなり、Ｖ0が立
ち上がり始め、その後ＶDDに追随して増加する。従っ
て、少なくともＶDDがＶthに達するまでの時間だけは必
ずＶ0が遅延するため、図において電源電圧ＶDDがＩＣ
２０の動作保証電圧ＶMVに達してからτだけ遅れてＶ0
がハイレベル入力電圧ＶIHに達しＩＣ２０のリセットを
解除することができる。
【００１８】図３は、図１のＩＣ用入力信号分圧回路を
ＩＣ２０に接続して電源電圧ＶDDを図のように変化させ
たときの、ＩＣ用入力信号分圧回路１０−１から出力さ
れるリセット信号Ｖ0を実際に測定したものである。図
２に比較して図３ではＶ0の立ち上がりが遅くなってい
るが、これは図４に示したように、ＩＣ２０のピンが持
つ寄生容量Ｃの影響を受けるためである。ＭＯＳＦＥＴ
１２と寄生容量Ｃとで構成される積分回路の時定数分だ
けＶ0の立ち上がりが鈍り、電源電圧ＶDDがＩＣ２０の
動作保証電圧ＶMVに達してから少なくともτ１だけ遅れ
て、ＩＣ２０のリセットを解除することになる。
ＩＣ２０に接続して電源電圧ＶDDを図のように変化させ
たときの、ＩＣ用入力信号分圧回路１０−１から出力さ
れるリセット信号Ｖ0を実際に測定したものである。図
２に比較して図３ではＶ0の立ち上がりが遅くなってい
るが、これは図４に示したように、ＩＣ２０のピンが持
つ寄生容量Ｃの影響を受けるためである。ＭＯＳＦＥＴ
１２と寄生容量Ｃとで構成される積分回路の時定数分だ
けＶ0の立ち上がりが鈍り、電源電圧ＶDDがＩＣ２０の
動作保証電圧ＶMVに達してから少なくともτ１だけ遅れ
て、ＩＣ２０のリセットを解除することになる。
【００１９】このようにして、本実施の形態では電源電
圧ＶDDに対して非直線的な分圧が可能となり、電源電圧
ＶDDの上昇よりも確実に遅れた信号を生成することがで
きる。図５は、図１のＩＣ用入力信号分圧回路のＦＥＴ
１２としてデプレッション型ＭＯＳＦＥＴを用いて、電
源電圧ＶDDを図のように変化させたときの、ＩＣ用入力
信号分圧回路１０−１から出力されるリセット信号Ｖ0
を実際に測定したものである。図に示したように、この
場合でも図において電源電圧ＶDDがＩＣ２０の動作保証
電圧ＶMVに達してから少なくともτ３だけ遅れてＶ0が
ハイレベル入力電圧ＶIHに達しＩＣ２０のリセットを解
除する点で図２と同様である。但し、リセット信号Ｖ0
は、一度立ち上がると、比較的急峻に立ち上がり、電源
電圧ＶDDに限りなく近づいていく点で、図２の特性と異
なっている。
圧ＶDDに対して非直線的な分圧が可能となり、電源電圧
ＶDDの上昇よりも確実に遅れた信号を生成することがで
きる。図５は、図１のＩＣ用入力信号分圧回路のＦＥＴ
１２としてデプレッション型ＭＯＳＦＥＴを用いて、電
源電圧ＶDDを図のように変化させたときの、ＩＣ用入力
信号分圧回路１０−１から出力されるリセット信号Ｖ0
を実際に測定したものである。図に示したように、この
場合でも図において電源電圧ＶDDがＩＣ２０の動作保証
電圧ＶMVに達してから少なくともτ３だけ遅れてＶ0が
ハイレベル入力電圧ＶIHに達しＩＣ２０のリセットを解
除する点で図２と同様である。但し、リセット信号Ｖ0
は、一度立ち上がると、比較的急峻に立ち上がり、電源
電圧ＶDDに限りなく近づいていく点で、図２の特性と異
なっている。
【００２０】この相違は、デプレッション型ＦＥＴの特
性に起因していると考えられる。デプレッション型ＦＥ
Ｔでは、電源電圧ＶDDが低い場合でも遮断領域にならず
電流が流れる。即ち、図６は、デプレッション型ＦＥＴ
と固定抵抗１４のＦＥＴ特性・負荷線を表している。電
源電圧ＶDDが低いときには、ドレイン電圧ＶDSは線形領
域にあり、ＦＥＴはゲート電圧ＶGSによって抵抗値が変
化する可変抵抗と見なせて、初めは抵抗値が大きく、Ｖ
GSが大きくなるに従って抵抗値がだんだん小さくなるよ
うに変化する。これにより、固定抵抗１４との分圧比が
変わっていき、図７に示したＩ領域のように、電源電圧
ＶDDに対して２次曲線状に上昇する。一方、電源電圧Ｖ
DDが高くなり、ドレイン電圧ＶDSが飽和領域に入ると、
ＦＥＴは一定の電圧降下を起こす定電流源として動作す
る。こうして、図７に示したＩＩ領域のようになり、ド
レイン電圧ＶDSも直線状に上昇するが、電源電圧ＶDDの
変化率に比べると、ドレイン電圧ＶDSの変化率は小さい
ので、結果として固定抵抗の分圧電圧Ｖ0が漸次、電源
電圧ＶDDに近づいていくことになる。
性に起因していると考えられる。デプレッション型ＦＥ
Ｔでは、電源電圧ＶDDが低い場合でも遮断領域にならず
電流が流れる。即ち、図６は、デプレッション型ＦＥＴ
と固定抵抗１４のＦＥＴ特性・負荷線を表している。電
源電圧ＶDDが低いときには、ドレイン電圧ＶDSは線形領
域にあり、ＦＥＴはゲート電圧ＶGSによって抵抗値が変
化する可変抵抗と見なせて、初めは抵抗値が大きく、Ｖ
GSが大きくなるに従って抵抗値がだんだん小さくなるよ
うに変化する。これにより、固定抵抗１４との分圧比が
変わっていき、図７に示したＩ領域のように、電源電圧
ＶDDに対して２次曲線状に上昇する。一方、電源電圧Ｖ
DDが高くなり、ドレイン電圧ＶDSが飽和領域に入ると、
ＦＥＴは一定の電圧降下を起こす定電流源として動作す
る。こうして、図７に示したＩＩ領域のようになり、ド
レイン電圧ＶDSも直線状に上昇するが、電源電圧ＶDDの
変化率に比べると、ドレイン電圧ＶDSの変化率は小さい
ので、結果として固定抵抗の分圧電圧Ｖ0が漸次、電源
電圧ＶDDに近づいていくことになる。
【００２１】こうして、図５に示すようなリセット信号
が得られることになる。図８は本発明のＩＣ用入力信号
分圧回路１０−２の第２の実施の形態を表す回路図であ
り、コンデンサ１６を抵抗１４と並列に接続したものを
ＭＯＳＦＥＴ１２に接続したもので、ＩＣ２０のピンが
持つ寄生容量に加えてコンデンサ１６を積極的に付加す
ることにより、時定数を適宜変えることができ電源電圧
ＶDDに対する遅延時間を調整することができる。また、
電源電圧ＶDDの瞬時的な低下に対しても、ＩＣ２０がリ
セットせずに動作を継続させることができる。
が得られることになる。図８は本発明のＩＣ用入力信号
分圧回路１０−２の第２の実施の形態を表す回路図であ
り、コンデンサ１６を抵抗１４と並列に接続したものを
ＭＯＳＦＥＴ１２に接続したもので、ＩＣ２０のピンが
持つ寄生容量に加えてコンデンサ１６を積極的に付加す
ることにより、時定数を適宜変えることができ電源電圧
ＶDDに対する遅延時間を調整することができる。また、
電源電圧ＶDDの瞬時的な低下に対しても、ＩＣ２０がリ
セットせずに動作を継続させることができる。
【００２２】図９は本発明のＩＣ用入力信号分圧回路の
第３の実施の形態を表す回路図であり、ＩＣ２２のリセ
ット端子２２ａが正論理で構成されている場合の、ＩＣ
用入力信号分圧回路１０−３の例である。電源電圧ＶDD
を抵抗１４の一端に供給し、抵抗１４の他端とＭＯＳＦ
ＥＴ１２のドレインとを接続し、ＭＯＳＦＥＴ１２のゲ
ート及びドレインを短絡し、ＭＯＳＦＥＴ１２のソース
を接地している。そして、抵抗１４とＭＯＳＦＥＴ１２
との接続点がＩＣ２２の正論理のリセット端子２２ａに
接続されており、電源電圧ＶDDをＭＯＳＦＥＴ１２と抵
抗１４とで分圧した電圧ＶDSがリセット信号として正論
理のリセット端子２２ａに供給されるようになってい
る。図１０は、電源電圧ＶDDと電圧ＶDSの変化を示した
もので、電圧ＶDSは当初、電源電圧ＶDDと共に増加し、
ＶDD＞Ｖthを越えた後にピークに達して、その後、緩や
かに下がるように変化する。従って、図において電源電
圧Ｖ DDがＩＣ２２の動作保証電圧ＶMVに達してから少な
くともτ２だけ遅れてＶDSがローレベル入力電圧ＶILに
達しＩＣ２２のリセットを解除することになる。
第３の実施の形態を表す回路図であり、ＩＣ２２のリセ
ット端子２２ａが正論理で構成されている場合の、ＩＣ
用入力信号分圧回路１０−３の例である。電源電圧ＶDD
を抵抗１４の一端に供給し、抵抗１４の他端とＭＯＳＦ
ＥＴ１２のドレインとを接続し、ＭＯＳＦＥＴ１２のゲ
ート及びドレインを短絡し、ＭＯＳＦＥＴ１２のソース
を接地している。そして、抵抗１４とＭＯＳＦＥＴ１２
との接続点がＩＣ２２の正論理のリセット端子２２ａに
接続されており、電源電圧ＶDDをＭＯＳＦＥＴ１２と抵
抗１４とで分圧した電圧ＶDSがリセット信号として正論
理のリセット端子２２ａに供給されるようになってい
る。図１０は、電源電圧ＶDDと電圧ＶDSの変化を示した
もので、電圧ＶDSは当初、電源電圧ＶDDと共に増加し、
ＶDD＞Ｖthを越えた後にピークに達して、その後、緩や
かに下がるように変化する。従って、図において電源電
圧Ｖ DDがＩＣ２２の動作保証電圧ＶMVに達してから少な
くともτ２だけ遅れてＶDSがローレベル入力電圧ＶILに
達しＩＣ２２のリセットを解除することになる。
【００２３】図１１は、本発明のＩＣ用入力信号分圧回
路１０−４の第４の実施の形態を表す回路図である。Ｉ
Ｃ２４のリセット端子２４ａのプルアップ抵抗をエンハ
ウスメント型ＭＯＳＦＥＴ１２で構成すると共に、リセ
ット端子２４ａに抵抗１４を接続することにより、ＭＯ
ＳＦＥＴ１２をＩＣ２４内に構成したものである。これ
によっても、図１の場合と同様に作用する。また、ＩＣ
２４内にエンハウスメント型ＭＯＳＦＥＴ１２が内蔵さ
れるために、安価でかつ省スペース化を実現できる。
路１０−４の第４の実施の形態を表す回路図である。Ｉ
Ｃ２４のリセット端子２４ａのプルアップ抵抗をエンハ
ウスメント型ＭＯＳＦＥＴ１２で構成すると共に、リセ
ット端子２４ａに抵抗１４を接続することにより、ＭＯ
ＳＦＥＴ１２をＩＣ２４内に構成したものである。これ
によっても、図１の場合と同様に作用する。また、ＩＣ
２４内にエンハウスメント型ＭＯＳＦＥＴ１２が内蔵さ
れるために、安価でかつ省スペース化を実現できる。
【００２４】図１２は、本発明のＩＣ用入力信号分圧回
路の第５の実施の形態を表す回路図である。ＩＣ用入力
信号分圧回路１０−５は、エンハウスメント型ＭＯＳＦ
ＥＴ１２と抵抗１４とを直列に接続したものから構成さ
れ、ＭＯＳＦＥＴ１２のゲート及びドレインを短絡し
て、これらに入力電圧ＶINを供給し、ＭＯＳＦＥＴ１２
のソースと抵抗１４の一端を接続し、抵抗１４の他端を
接地している。そして、ＭＯＳＦＥＴ１２と抵抗１４と
の接続点がＩＣ２０の入力端子２０ｂに接続されてお
り、入力電圧ＶINをＭＯＳＦＥＴ１２と抵抗１４とで分
圧した電圧Ｖ0が入力端子２０ｂに供給されるようにな
っている。
路の第５の実施の形態を表す回路図である。ＩＣ用入力
信号分圧回路１０−５は、エンハウスメント型ＭＯＳＦ
ＥＴ１２と抵抗１４とを直列に接続したものから構成さ
れ、ＭＯＳＦＥＴ１２のゲート及びドレインを短絡し
て、これらに入力電圧ＶINを供給し、ＭＯＳＦＥＴ１２
のソースと抵抗１４の一端を接続し、抵抗１４の他端を
接地している。そして、ＭＯＳＦＥＴ１２と抵抗１４と
の接続点がＩＣ２０の入力端子２０ｂに接続されてお
り、入力電圧ＶINをＭＯＳＦＥＴ１２と抵抗１４とで分
圧した電圧Ｖ0が入力端子２０ｂに供給されるようにな
っている。
【００２５】このように、リセット端子のみならず入力
端子に分圧された電圧Ｖ0を供給することで、入力信号
から遅延された信号を入力端子に供給することができ
る。特に、図５に示すような特性を持つＦＥＴを使用す
れば、遅延した分圧信号Ｖ0が急峻に立ち上がるため、
立ち上がり（または立ち下がり）の遅い入力信号に対し
て、このＩＣ用入力信号分圧回路による分圧信号Ｖ0を
ＩＣに供給することで、ＭＯＳＩＣの貫通電流を防止す
ることができる。
端子に分圧された電圧Ｖ0を供給することで、入力信号
から遅延された信号を入力端子に供給することができ
る。特に、図５に示すような特性を持つＦＥＴを使用す
れば、遅延した分圧信号Ｖ0が急峻に立ち上がるため、
立ち上がり（または立ち下がり）の遅い入力信号に対し
て、このＩＣ用入力信号分圧回路による分圧信号Ｖ0を
ＩＣに供給することで、ＭＯＳＩＣの貫通電流を防止す
ることができる。
【００２６】尚、以上の各実施の形態に示した例のみな
らず、ＭＯＳＦＥＴ１２に、コンデンサ１６のみを接続
することも可能であり、または、コンデンサ１６と抵抗
１４とを直列に接続したものをＭＯＳＦＥＴ１２に直列
に接続することも可能である。さらに、３つ以上のコン
デンサ、抵抗を直列または並列に接続したものをＭＯＳ
ＦＥＴ１２に接続し、接続点が複数あった場合に、その
接続点のいずれかをＩＣの入力端子に接続することも可
能である。
らず、ＭＯＳＦＥＴ１２に、コンデンサ１６のみを接続
することも可能であり、または、コンデンサ１６と抵抗
１４とを直列に接続したものをＭＯＳＦＥＴ１２に直列
に接続することも可能である。さらに、３つ以上のコン
デンサ、抵抗を直列または並列に接続したものをＭＯＳ
ＦＥＴ１２に接続し、接続点が複数あった場合に、その
接続点のいずれかをＩＣの入力端子に接続することも可
能である。
【００２７】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ＦＥＴと容量性負荷及び／または抵抗性負
荷とを直列に接続して、入力信号を前記ＦＥＴと前記容
量性負荷及び／または抵抗性負荷とで分圧した信号をＩ
Ｃに供給することで、入力信号の立ち上がりが遅い場合
であっても、入力信号がＦＥＴの閾値電圧を越えてＦＥ
ＴがＯＮになって初めてＩＣに信号を供給することにな
るので、入力信号に対して確実に遅延させたタイミング
でＩＣに信号を供給することができる。また、安価に構
成することができる。
明によれば、ＦＥＴと容量性負荷及び／または抵抗性負
荷とを直列に接続して、入力信号を前記ＦＥＴと前記容
量性負荷及び／または抵抗性負荷とで分圧した信号をＩ
Ｃに供給することで、入力信号の立ち上がりが遅い場合
であっても、入力信号がＦＥＴの閾値電圧を越えてＦＥ
ＴがＯＮになって初めてＩＣに信号を供給することにな
るので、入力信号に対して確実に遅延させたタイミング
でＩＣに信号を供給することができる。また、安価に構
成することができる。
【００２８】また、請求項２記載の発明によれば、電源
電圧の立ち上がりが遅い場合であっても、リセット端子
に供給される信号が電源電圧よりも遅延されるので、Ｉ
Ｃの動作保証電圧まで電源電圧が上昇した後、ＩＣのリ
セットを解除するようなタイミングとすることが容易に
できる。また、外付けの水晶振動子を含む発振回路を用
いてＩＣの動作クロックとする場合に、安定して発振さ
せるためには数ｍｓの時間がかかるが、上記遅延時間を
長くすることで、安定動作させたタイミングでＩＣのリ
セットを解除することができる。
電圧の立ち上がりが遅い場合であっても、リセット端子
に供給される信号が電源電圧よりも遅延されるので、Ｉ
Ｃの動作保証電圧まで電源電圧が上昇した後、ＩＣのリ
セットを解除するようなタイミングとすることが容易に
できる。また、外付けの水晶振動子を含む発振回路を用
いてＩＣの動作クロックとする場合に、安定して発振さ
せるためには数ｍｓの時間がかかるが、上記遅延時間を
長くすることで、安定動作させたタイミングでＩＣのリ
セットを解除することができる。
【００２９】また、請求項３記載の発明によれば、ＦＥ
Ｔをリセット端子に接続されたプルアップ抵抗としてＩ
Ｃ内に形成されたものとすることにより、ＩＣ内にＦＥ
Ｔが内蔵されるため、安価にかつ省スペース化を実現す
ることができる。また、請求項４記載の発明によれば、
容量性負荷及び／または抵抗性負荷は、コンデンサと固
定抵抗とを直列または並列に接続したものとすることに
より、コンデンサとＦＥＴ、またはコンデンサとＦＥＴ
及び固定抵抗とから構成される積分回路で決まる時定数
分だけさらに遅延されたタイミングで、ＩＣに信号を供
給することができる。
Ｔをリセット端子に接続されたプルアップ抵抗としてＩ
Ｃ内に形成されたものとすることにより、ＩＣ内にＦＥ
Ｔが内蔵されるため、安価にかつ省スペース化を実現す
ることができる。また、請求項４記載の発明によれば、
容量性負荷及び／または抵抗性負荷は、コンデンサと固
定抵抗とを直列または並列に接続したものとすることに
より、コンデンサとＦＥＴ、またはコンデンサとＦＥＴ
及び固定抵抗とから構成される積分回路で決まる時定数
分だけさらに遅延されたタイミングで、ＩＣに信号を供
給することができる。
【図１】本発明のＩＣ用入力信号分圧回路の１つの実施
の形態を表す回路図である。
の形態を表す回路図である。
【図２】図１の回路において、電源電圧ＶDDと分圧電圧
Ｖ0のそれぞれの時間変化の関係を示すグラフである。
Ｖ0のそれぞれの時間変化の関係を示すグラフである。
【図３】ＦＥＴとしてエンハウスメント型ＦＥＴを用い
た場合の実際の回路において、測定した電源電圧ＶDDと
分圧電圧Ｖ0のそれぞれの時間変化の関係を示すグラフ
である。
た場合の実際の回路において、測定した電源電圧ＶDDと
分圧電圧Ｖ0のそれぞれの時間変化の関係を示すグラフ
である。
【図４】図１の実際の回路図である。
【図５】ＦＥＴとしてデプレッション型ＦＥＴを用いた
場合の実際の回路において、測定した電源電圧ＶDDと分
圧電圧Ｖ0のそれぞれの時間変化の関係を示すグラフで
ある。
場合の実際の回路において、測定した電源電圧ＶDDと分
圧電圧Ｖ0のそれぞれの時間変化の関係を示すグラフで
ある。
【図６】デプレッション型ＭＯＳＦＥＴと固定抵抗のＦ
ＥＴ特性・負荷線を表すグラフであり、細実線がＦＥＴ
特性、点線が負荷線を表している。
ＥＴ特性・負荷線を表すグラフであり、細実線がＦＥＴ
特性、点線が負荷線を表している。
【図７】図６の特性を示す場合の電源電圧ＶDDと分圧電
圧Ｖ0の関係を表すグラフである。
圧Ｖ0の関係を表すグラフである。
【図８】本発明のＩＣ用入力信号分圧回路の第２の実施
の形態を表す回路図である。
の形態を表す回路図である。
【図９】本発明のＩＣ用入力信号分圧回路の第３の実施
の形態を表す回路図である。
の形態を表す回路図である。
【図１０】図９の回路における電源電圧ＶDDと分圧電圧
ＶDSのそれぞれの時間変化の関係を示すグラフである。
ＶDSのそれぞれの時間変化の関係を示すグラフである。
【図１１】本発明のＩＣ用入力信号分圧回路の第４の実
施の形態を表す回路図である。
施の形態を表す回路図である。
【図１２】本発明のＩＣ用入力信号分圧回路の第５の実
施の形態を表す回路図である。
施の形態を表す回路図である。
【図１３】従来のＩＣ用入力信号分圧回路を表す回路図
である。
である。
【図１４】従来の他のＩＣ用入力信号分圧回路を表す回
路図である。
路図である。
【図１５】従来の他のＩＣ用のリセット信号を入力する
回路図である。
回路図である。
【図１６】図１３の回路における電源電圧ＶDDと分圧電
圧Ｖdのそれぞれの時間変化の関係を示すグラフであ
る。
圧Ｖdのそれぞれの時間変化の関係を示すグラフであ
る。
１０−１，１０−２，１０−３，１０−４，１０−５
ＩＣ用入力信号分圧回路 １２ ＭＯＳＦＥＴ（ＦＥＴ） １４ 抵抗 １６ コンデンサ ２０，２２，２４ ＩＣ ２０ａ，２２ａ，２４ａ リセット端子 ２０ｂ 入力端子
ＩＣ用入力信号分圧回路 １２ ＭＯＳＦＥＴ（ＦＥＴ） １４ 抵抗 １６ コンデンサ ２０，２２，２４ ＩＣ ２０ａ，２２ａ，２４ａ リセット端子 ２０ｂ 入力端子
Claims (4)
- 【請求項１】 入力信号を分圧してＩＣに供給するＩＣ
用入力信号分圧回路であって、 ＦＥＴと、容量性負荷及び／または抵抗性負荷とを直列
に接続したものからなり、前記入力信号を前記ＦＥＴと
前記容量性負荷及び／または抵抗性負荷とで分圧した信
号をＩＣに供給する、ことを特徴とするＩＣ用入力信号
分圧回路。 - 【請求項２】 前記入力信号はＩＣの電源電圧であり、
分圧した信号はＩＣのリセット端子に供給されることを
特徴とする請求項１記載のＩＣ用入力信号分圧回路。 - 【請求項３】 前記ＦＥＴは、リセット端子に接続され
たプルアップ抵抗としてＩＣ内に形成されたものである
ことを特徴とする請求項２記載のＩＣ用入力信号分圧回
路。 - 【請求項４】 前記容量性負荷及び／または抵抗性負荷
は、コンデンサと固定抵抗とを直列または並列に接続し
たものであることを特徴とする請求項１または３記載の
ＩＣ用入力信号分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20354097A JPH1155100A (ja) | 1997-07-29 | 1997-07-29 | Ｉｃ用入力信号分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20354097A JPH1155100A (ja) | 1997-07-29 | 1997-07-29 | Ｉｃ用入力信号分圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155100A true JPH1155100A (ja) | 1999-02-26 |
Family
ID=16475846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20354097A Pending JPH1155100A (ja) | 1997-07-29 | 1997-07-29 | Ｉｃ用入力信号分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113746461A (zh) * | 2021-08-19 | 2021-12-03 | 北京中科胜芯科技有限公司 | 一种低温漂复位点上电复位电路 |
-
1997
- 1997-07-29 JP JP20354097A patent/JPH1155100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113746461A (zh) * | 2021-08-19 | 2021-12-03 | 北京中科胜芯科技有限公司 | 一种低温漂复位点上电复位电路 |
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