JPH1155112A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JPH1155112A JPH1155112A JP9204645A JP20464597A JPH1155112A JP H1155112 A JPH1155112 A JP H1155112A JP 9204645 A JP9204645 A JP 9204645A JP 20464597 A JP20464597 A JP 20464597A JP H1155112 A JPH1155112 A JP H1155112A
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- signal
- circuit
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Abstract
(57)【要約】
【課題】 広いキャプチャレンジと、ジッタトランスフ
ァ特性の低カットオフ周波数および低ｒｍｓジッタを実
現する。 【解決手段】 入力信号と第１の電圧制御発振器の出力
信号を位相比較し、その位相比較信号の直流成分を抽出
して第１の電圧制御発振器にフィードバックするＰＬＬ
と、第１の電圧制御発振器と同性能で自走する第２の電
圧制御発振器の出力信号と入力信号の周波数差に応じた
直流電圧を出力する周波数差検出回路とを備え、周波数
差検出回路の出力信号から直流成分を抽出し、ＰＬＬの
位相比較信号の直流成分とを加算して第１の電圧制御発
振器に入力する。
ァ特性の低カットオフ周波数および低ｒｍｓジッタを実
現する。 【解決手段】 入力信号と第１の電圧制御発振器の出力
信号を位相比較し、その位相比較信号の直流成分を抽出
して第１の電圧制御発振器にフィードバックするＰＬＬ
と、第１の電圧制御発振器と同性能で自走する第２の電
圧制御発振器の出力信号と入力信号の周波数差に応じた
直流電圧を出力する周波数差検出回路とを備え、周波数
差検出回路の出力信号から直流成分を抽出し、ＰＬＬの
位相比較信号の直流成分とを加算して第１の電圧制御発
振器に入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号のクロッ
ク周波数に同期した出力信号を得る位相同期ループ回路
に関する。
ク周波数に同期した出力信号を得る位相同期ループ回路
に関する。
【０００２】
【従来の技術】図６は、従来の位相同期ループ回路の構
成を示す。本構成は、ランダムなＮＲＺ入力信号のクロ
ック周波数に同期した信号抽出を行うために、周波数引
き込みおよび位相引き込み対応の２つの位相同期ループ
（以下「ＰＬＬ」という）から構成されたものである。
成を示す。本構成は、ランダムなＮＲＺ入力信号のクロ
ック周波数に同期した信号抽出を行うために、周波数引
き込みおよび位相引き込み対応の２つの位相同期ループ
（以下「ＰＬＬ」という）から構成されたものである。
【０００３】図において、第１のＰＬＬは、位相比較器
６１−１、微分回路６２、乗算器６３、ローパスフィル
タ（ＬＰＦ）６４、電圧制御発振器（ＶＣＯ）６５、90
度遅延回路６６により構成される。第２のＰＬＬは、位
相比較器６１−２、乗算器６３、ローパスフィルタ（Ｌ
ＰＦ）６４、電圧制御発振器（ＶＣＯ）６５により構成
される。ＶＣＯ６５の出力信号を90度遅延回路６６で90
度遅延させた信号、およびＶＣＯ６５の出力信号は、そ
れぞれ位相比較器６１−１，６１−２で入力信号と位相
比較される。それぞれの位相比較信号は乗算器６３で乗
算され、ＬＰＦ６４を介してＶＣＯ６５にフィードバッ
クされる。これにより、ＶＣＯ６５の出力信号は入力信
号のクロック周波数および位相に引き込まれ、入力信号
のクロック周波数に同期した出力信号が得られる。
６１−１、微分回路６２、乗算器６３、ローパスフィル
タ（ＬＰＦ）６４、電圧制御発振器（ＶＣＯ）６５、90
度遅延回路６６により構成される。第２のＰＬＬは、位
相比較器６１−２、乗算器６３、ローパスフィルタ（Ｌ
ＰＦ）６４、電圧制御発振器（ＶＣＯ）６５により構成
される。ＶＣＯ６５の出力信号を90度遅延回路６６で90
度遅延させた信号、およびＶＣＯ６５の出力信号は、そ
れぞれ位相比較器６１−１，６１−２で入力信号と位相
比較される。それぞれの位相比較信号は乗算器６３で乗
算され、ＬＰＦ６４を介してＶＣＯ６５にフィードバッ
クされる。これにより、ＶＣＯ６５の出力信号は入力信
号のクロック周波数および位相に引き込まれ、入力信号
のクロック周波数に同期した出力信号が得られる。
【０００４】このＰＬＬが２次系ループの場合、ＶＣＯ
６５とＬＰＦ６４との間の90度遅延回路６６、位相比較
器６１−１，６１−２、乗算器６３を１ブロックとし、
このブロックの変換利得をＫpc[V/rad] 、ＶＣＯ６５の
変換利得をＫvco [rad/s・1/V]とすると、このＰＬＬの
ロックレンジωL は、近似的に と表される。ただし、Ｆ(s) はループフィルタ伝達関
数、Ｋ＝Ｋpc×Ｋvco はループ利得である。また、ｓ＝
ｉ×ω（ｉは虚数単位、ωはＶＣＯ発振周波数）であ
る。
６５とＬＰＦ６４との間の90度遅延回路６６、位相比較
器６１−１，６１−２、乗算器６３を１ブロックとし、
このブロックの変換利得をＫpc[V/rad] 、ＶＣＯ６５の
変換利得をＫvco [rad/s・1/V]とすると、このＰＬＬの
ロックレンジωL は、近似的に と表される。ただし、Ｆ(s) はループフィルタ伝達関
数、Ｋ＝Ｋpc×Ｋvco はループ利得である。また、ｓ＝
ｉ×ω（ｉは虚数単位、ωはＶＣＯ発振周波数）であ
る。
【０００５】キャプチャレンジωcap は、ループフィル
タがラグフィルタの場合に近似的に
タがラグフィルタの場合に近似的に
【０００６】
【数１】
【０００７】と表される。ただし、ωc ＝１／τ（τは
ＬＰＦの時定数）である。ここで、ＬＰＦの時定数τは
ＰＬＬのフィルタ帯域幅に反比例し、ロックレンジωL
は、(1) 式よりループ利得Ｋに比例する。したがって、
(2) 式よりキャプチャレンジωcap は、フィルタ帯域幅
およびループ利得Ｋに関する増加関数となり、フィルタ
帯域幅およびループ利得Ｋが大きいほどキャプチャレン
ジωcap は大きくなる。
ＬＰＦの時定数）である。ここで、ＬＰＦの時定数τは
ＰＬＬのフィルタ帯域幅に反比例し、ロックレンジωL
は、(1) 式よりループ利得Ｋに比例する。したがって、
(2) 式よりキャプチャレンジωcap は、フィルタ帯域幅
およびループ利得Ｋに関する増加関数となり、フィルタ
帯域幅およびループ利得Ｋが大きいほどキャプチャレン
ジωcap は大きくなる。
【０００８】さらに、入力信号に重畳された雑音をＰＬ
Ｌがジッタとして出力するものとすると、ｒｍｓ値で表
されたジッタσ[rad] は、ループフィルタがラグフィル
タの場合に、
Ｌがジッタとして出力するものとすると、ｒｍｓ値で表
されたジッタσ[rad] は、ループフィルタがラグフィル
タの場合に、
【０００９】
【数２】
【００１０】と表される。ただし、Ｈ(s) はループ伝達
関数、Ｎ0 は入力信号雑音のパワースペクトル密度、Ａ
は入力信号振幅、ωn は自然角周波数、ξはダンピング
係数である。したがって、(3) 式よりジッタσは、ルー
プ利得Ｋの増加関数となる。また、ジッタトランスファ
特性のカットオフ周波数は、フィルタ帯域幅およびルー
プ利得Ｋの増加関数となる。
関数、Ｎ0 は入力信号雑音のパワースペクトル密度、Ａ
は入力信号振幅、ωn は自然角周波数、ξはダンピング
係数である。したがって、(3) 式よりジッタσは、ルー
プ利得Ｋの増加関数となる。また、ジッタトランスファ
特性のカットオフ周波数は、フィルタ帯域幅およびルー
プ利得Ｋの増加関数となる。
【００１１】
【発明が解決しようとする課題】上述したように、ＰＬ
Ｌのキャプチャレンジはフィルタ帯域幅およびループ利
得が大きいほど増加し、ジッタトランスファ特性のカッ
トオフ周波数はフィルタ帯域幅およびループ利得が小さ
いほど低くなる。また、ｒｍｓジッタもループ利得が小
さいほど小さくなる。
Ｌのキャプチャレンジはフィルタ帯域幅およびループ利
得が大きいほど増加し、ジッタトランスファ特性のカッ
トオフ周波数はフィルタ帯域幅およびループ利得が小さ
いほど低くなる。また、ｒｍｓジッタもループ利得が小
さいほど小さくなる。
【００１２】したがって、ジッタトランスファ特性のカ
ットオフ周波数の低下およびｒｍｓジッタの低減と、キ
ャプチャレンジの拡大は、トレードオフ関係にあるとい
える。すなわち、動作マージンとして要求されるキャプ
チャレンジの大きさが決定されたとき、フィルタ帯域幅
およびループ利得が決定され、さらにキャプチャレンジ
とトレードオフの関係にあるジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタの値がほぼ決定さ
れる。
ットオフ周波数の低下およびｒｍｓジッタの低減と、キ
ャプチャレンジの拡大は、トレードオフ関係にあるとい
える。すなわち、動作マージンとして要求されるキャプ
チャレンジの大きさが決定されたとき、フィルタ帯域幅
およびループ利得が決定され、さらにキャプチャレンジ
とトレードオフの関係にあるジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタの値がほぼ決定さ
れる。
【００１３】例えば、モノリシックＰＬＬを長距離光通
信の 2.4Ｇbit/s 中継器用部品として用いる場合には、
電源変動、温度変動、プロセスのばらつきによるモノリ
シックＶＣＯの自走発振周波数の変化から、要求される
キャプチャレンジは20ＭHz程度である。ＰＬＬでは、ロ
ックレンジはキャプチャレンジより常に大きいので、少
なくとも20ＭHz必要であり、これより (1)式を用いてル
ープ利得の最小値が決定される。そのキャプチャレンジ
をＰＬＬが満足するようにループ利得およびフィルタ帯
域幅を設定した場合には、ループ利得は９×107 、フィ
ルタ帯域幅は20ＭHz程度が必要になる。この結果、ジッ
タトランスファ特性のカットオフ周波数は10ＭHz程度と
なり、規格値（３ＭHz程度）を満たすことができなくな
る。
信の 2.4Ｇbit/s 中継器用部品として用いる場合には、
電源変動、温度変動、プロセスのばらつきによるモノリ
シックＶＣＯの自走発振周波数の変化から、要求される
キャプチャレンジは20ＭHz程度である。ＰＬＬでは、ロ
ックレンジはキャプチャレンジより常に大きいので、少
なくとも20ＭHz必要であり、これより (1)式を用いてル
ープ利得の最小値が決定される。そのキャプチャレンジ
をＰＬＬが満足するようにループ利得およびフィルタ帯
域幅を設定した場合には、ループ利得は９×107 、フィ
ルタ帯域幅は20ＭHz程度が必要になる。この結果、ジッ
タトランスファ特性のカットオフ周波数は10ＭHz程度と
なり、規格値（３ＭHz程度）を満たすことができなくな
る。
【００１４】本発明は、ジッタトランスファ特性のカッ
トオフ周波数およびｒｍｓジッタとキャプチャレンジが
トレードオフ関係にある位相同期ループ回路の問題点を
解決し、広いキャプチャレンジと、ジッタトランスファ
特性の低カットオフ周波数および低ｒｍｓジッタを実現
する位相同期ループ回路を提供することを目的とする。
トオフ周波数およびｒｍｓジッタとキャプチャレンジが
トレードオフ関係にある位相同期ループ回路の問題点を
解決し、広いキャプチャレンジと、ジッタトランスファ
特性の低カットオフ周波数および低ｒｍｓジッタを実現
する位相同期ループ回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の位相同期ループ
回路は、入力信号と第１の電圧制御発振器の出力信号を
位相比較し、その位相比較信号の直流成分を抽出して第
１の電圧制御発振器にフィードバックするＰＬＬと、第
１の電圧制御発振器と同性能で自走する第２の電圧制御
発振器の出力信号と入力信号の周波数差に応じた直流電
圧を出力する周波数差検出回路とを備え、周波数差検出
回路の出力信号から直流成分を抽出し、ＰＬＬの位相比
較信号の直流成分とを加算して第１の電圧制御発振器に
入力する構成である（請求項１）。
回路は、入力信号と第１の電圧制御発振器の出力信号を
位相比較し、その位相比較信号の直流成分を抽出して第
１の電圧制御発振器にフィードバックするＰＬＬと、第
１の電圧制御発振器と同性能で自走する第２の電圧制御
発振器の出力信号と入力信号の周波数差に応じた直流電
圧を出力する周波数差検出回路とを備え、周波数差検出
回路の出力信号から直流成分を抽出し、ＰＬＬの位相比
較信号の直流成分とを加算して第１の電圧制御発振器に
入力する構成である（請求項１）。
【００１６】また、本発明の位相同期ループ回路は、入
力信号がＮＲＺデータ信号の場合に、上記のＰＬＬにサ
ンプルホールド機能を付加し、上記の周波数差検出回路
の入力信号を微分・全波して入力することにより、入力
信号のクロック周波数に同期した信号とリタイミングさ
れたデータを出力する（請求項２）。
力信号がＮＲＺデータ信号の場合に、上記のＰＬＬにサ
ンプルホールド機能を付加し、上記の周波数差検出回路
の入力信号を微分・全波して入力することにより、入力
信号のクロック周波数に同期した信号とリタイミングさ
れたデータを出力する（請求項２）。
【００１７】ここで、ＰＬＬは、ループ利得Ｋ１および
フィルタ帯域幅Ｂ１を要求されるキャプチャレンジから
規定される値より小さく設定し、ジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタを低減する。
一方、周波数差検出回路は、ＰＬＬが広いキャプチャレ
ンジを実現するのに必要な直流電圧を出力可能な変換利
得を有する構成とする（請求項３）。これにより、ＰＬ
Ｌは周波数差検出回路からの直流電圧で周波数引き込み
を行い、その後ループ内で位相引き込みを行うことによ
り、広いキャプチャレンジを有しながら、低カットオフ
周波数および低ｒｍｓジッタを実現することができる。
フィルタ帯域幅Ｂ１を要求されるキャプチャレンジから
規定される値より小さく設定し、ジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタを低減する。
一方、周波数差検出回路は、ＰＬＬが広いキャプチャレ
ンジを実現するのに必要な直流電圧を出力可能な変換利
得を有する構成とする（請求項３）。これにより、ＰＬ
Ｌは周波数差検出回路からの直流電圧で周波数引き込み
を行い、その後ループ内で位相引き込みを行うことによ
り、広いキャプチャレンジを有しながら、低カットオフ
周波数および低ｒｍｓジッタを実現することができる。
【００１８】また、ＰＬＬ内の位相比較信号を利得調整
アンプを介して、ローパスフィルタまたはサンプルホー
ルド回路に入力することにより、ループ利得を外部から
容易に調整することができる（請求項４，５）。
アンプを介して、ローパスフィルタまたはサンプルホー
ルド回路に入力することにより、ループ利得を外部から
容易に調整することができる（請求項４，５）。
【００１９】また、ＰＬＬ内の位相比較信号からＶＣＯ
までの間に利得調整アンプを挿入することにより、ルー
プ利得を外部から容易に調整することができる（請求項
４，５）。
までの間に利得調整アンプを挿入することにより、ルー
プ利得を外部から容易に調整することができる（請求項
４，５）。
【００２０】
（第１の実施形態：請求項１，３）図１は、本発明の位
相同期ループ回路の第１の実施形態を示す。
相同期ループ回路の第１の実施形態を示す。
【００２１】本実施形態の位相同期ループ回路は、ＰＬ
Ｌ１０、周波数差検出回路２０、ローパスフィルタ（Ｌ
ＰＦ）３１および加算回路３２により構成される。ＰＬ
Ｌ１０は、位相比較器１１、ローパスフィルタ（ＬＰ
Ｆ）１２、第１の電圧制御発振器（ＶＣＯ）１３により
ループを構成し、ＬＰＦ１２とＶＣＯ１３との間に加算
回路３２が挿入される。周波数差検出回路２０は、第２
の電圧制御発振器（ＶＣＯ）２１、周波数電圧変換回路
２２−１，２２−２、線形比較器２３から構成される。
なお、第１のＶＣＯ１３と第２のＶＣＯ２１は同一の構
成および同一の性能を有し、第２のＶＣＯ２１は自走す
るようになっている。
Ｌ１０、周波数差検出回路２０、ローパスフィルタ（Ｌ
ＰＦ）３１および加算回路３２により構成される。ＰＬ
Ｌ１０は、位相比較器１１、ローパスフィルタ（ＬＰ
Ｆ）１２、第１の電圧制御発振器（ＶＣＯ）１３により
ループを構成し、ＬＰＦ１２とＶＣＯ１３との間に加算
回路３２が挿入される。周波数差検出回路２０は、第２
の電圧制御発振器（ＶＣＯ）２１、周波数電圧変換回路
２２−１，２２−２、線形比較器２３から構成される。
なお、第１のＶＣＯ１３と第２のＶＣＯ２１は同一の構
成および同一の性能を有し、第２のＶＣＯ２１は自走す
るようになっている。
【００２２】ＰＬＬ１０では、入力信号と第１のＶＣＯ
１３の出力信号が位相比較器１１で位相比較され、その
位相比較信号の直流成分がＬＰＦ１２で抽出され、第１
のＶＣＯ１３にフィードバックされる。一方、周波数差
検出回路２０では、入力信号および第２のＶＣＯ２１の
出力信号が、それぞれ周波数電圧変換回路２２−１，２
２−２で周波数に対応する電圧信号に変換される。線形
比較器２３は、各電圧信号を線形比較した信号を出力す
る。この信号は、ＬＰＦ３１で高周波成分が除去され、
ＰＬＬ１０のＬＰＦ１２の出力信号と加算回路３２で加
算され、第１のＶＣＯ１３にフィードバックされる。こ
れにより、第１のＶＣＯ１３から入力信号のクロック周
波数に同期した出力信号が得られる。
１３の出力信号が位相比較器１１で位相比較され、その
位相比較信号の直流成分がＬＰＦ１２で抽出され、第１
のＶＣＯ１３にフィードバックされる。一方、周波数差
検出回路２０では、入力信号および第２のＶＣＯ２１の
出力信号が、それぞれ周波数電圧変換回路２２−１，２
２−２で周波数に対応する電圧信号に変換される。線形
比較器２３は、各電圧信号を線形比較した信号を出力す
る。この信号は、ＬＰＦ３１で高周波成分が除去され、
ＰＬＬ１０のＬＰＦ１２の出力信号と加算回路３２で加
算され、第１のＶＣＯ１３にフィードバックされる。こ
れにより、第１のＶＣＯ１３から入力信号のクロック周
波数に同期した出力信号が得られる。
【００２３】ここで、ＰＬＬ１０のループ利得およびフ
ィルタ帯域幅は、要求されるキャプチャレンジから規定
される値より小さい値とし、ジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタが規格値を満足す
るように設定する。一方、周波数差検出回路２０は、入
力信号と第２のＶＣＯ２１の周波数差に応じた直流電圧
を出力し、第１のＶＣＯ１３にフィードバックすること
により、ＰＬＬ１０で周波数引き込みを行う。この構成
により、キャプチャレンジは周波数差検出回路２０の変
換利得で決定することができる。すなわち、周波数差検
出回路２０は、動作マージンから要求されるキャプチャ
レンジで規定される直流電圧を出力可能な変換利得を有
するようにする。
ィルタ帯域幅は、要求されるキャプチャレンジから規定
される値より小さい値とし、ジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタが規格値を満足す
るように設定する。一方、周波数差検出回路２０は、入
力信号と第２のＶＣＯ２１の周波数差に応じた直流電圧
を出力し、第１のＶＣＯ１３にフィードバックすること
により、ＰＬＬ１０で周波数引き込みを行う。この構成
により、キャプチャレンジは周波数差検出回路２０の変
換利得で決定することができる。すなわち、周波数差検
出回路２０は、動作マージンから要求されるキャプチャ
レンジで規定される直流電圧を出力可能な変換利得を有
するようにする。
【００２４】このように、ジッタトランスファ特性のカ
ットオフ周波数およびｒｍｓジッタの値は、ＰＬＬ１０
のループ利得およびフィルタ帯域幅で決まり、キャプチ
ャレンジは周波数差検出回路２０の変換利得で決まる。
すなわち、キャプチャレンジと、ジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタは、トレード
オフ関係がなくなり、広いキャプチャレンジを有しなが
ら、入力信号のクロック周波数に同期した低カットオフ
周波数および低ｒｍｓジッタの信号を出力することがで
きる。
ットオフ周波数およびｒｍｓジッタの値は、ＰＬＬ１０
のループ利得およびフィルタ帯域幅で決まり、キャプチ
ャレンジは周波数差検出回路２０の変換利得で決まる。
すなわち、キャプチャレンジと、ジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタは、トレード
オフ関係がなくなり、広いキャプチャレンジを有しなが
ら、入力信号のクロック周波数に同期した低カットオフ
周波数および低ｒｍｓジッタの信号を出力することがで
きる。
【００２５】（周波数電圧変換回路２２の構成例）図２
は、周波数電圧変換回路２２の構成例を示す。周波数電
圧変換回路２２は、入力信号と、入力信号を遅延回路２
４を介して遅延させた信号を位相比較器２５に入力し、
その位相比較信号をローパスフィルタ（ＬＰＦ）２６に
入力して直流成分を抽出し、入力信号のクロック周波数
に比例した電圧信号を出力する構成である。
は、周波数電圧変換回路２２の構成例を示す。周波数電
圧変換回路２２は、入力信号と、入力信号を遅延回路２
４を介して遅延させた信号を位相比較器２５に入力し、
その位相比較信号をローパスフィルタ（ＬＰＦ）２６に
入力して直流成分を抽出し、入力信号のクロック周波数
に比例した電圧信号を出力する構成である。
【００２６】（第２の実施形態：請求項１，３，４）図
３は、本発明の位相同期ループ回路の第２の実施形態を
示す。本実施形態の特徴は、図１に示す第１の実施形態
の構成において、ＰＬＬ１０内のＬＰＦ１２の出力を利
得制御アンプ（ＧＣＡ）１４を介して第１のＶＣＯ１３
にフィードバックする構成にある。これにより、ＰＬＬ
１０のループ利得を外部から調整することができる。な
お、ＧＣＡ１４は、位相比較器１１とＬＰＦ１２との間
に挿入してもよい。
３は、本発明の位相同期ループ回路の第２の実施形態を
示す。本実施形態の特徴は、図１に示す第１の実施形態
の構成において、ＰＬＬ１０内のＬＰＦ１２の出力を利
得制御アンプ（ＧＣＡ）１４を介して第１のＶＣＯ１３
にフィードバックする構成にある。これにより、ＰＬＬ
１０のループ利得を外部から調整することができる。な
お、ＧＣＡ１４は、位相比較器１１とＬＰＦ１２との間
に挿入してもよい。
【００２７】（第３の実施形態：請求項２，３）図４
は、本発明の位相同期ループ回路の第３の実施形態を示
す。本実施形態の特徴は、第１の実施形態のＰＬＬ１０
にサンプルホールド機能を付加し、入力信号がＮＲＺデ
ータ信号の場合に、クロック抽出とデータ識別を行うと
ころにある（参考文献：N.Ishihara et al.,"A Monolit
hic 156Mb/s Clockand Data Recovery PLL Circuit usi
ng of the Sample-and-Hold Technique",IEEE J.SC vo
l.29, no.12, pp.1566-1571, 1994)。
は、本発明の位相同期ループ回路の第３の実施形態を示
す。本実施形態の特徴は、第１の実施形態のＰＬＬ１０
にサンプルホールド機能を付加し、入力信号がＮＲＺデ
ータ信号の場合に、クロック抽出とデータ識別を行うと
ころにある（参考文献：N.Ishihara et al.,"A Monolit
hic 156Mb/s Clockand Data Recovery PLL Circuit usi
ng of the Sample-and-Hold Technique",IEEE J.SC vo
l.29, no.12, pp.1566-1571, 1994)。
【００２８】入力信号は、第１のＶＣＯ１３の出力信号
をクロック信号とするＤフリップフロップ（ＤＦＦ）１
５および90度遅延回路１６に入力され、ＤＦＦ１５の出
力信号と90度遅延回路１６の出力信号が位相比較器１１
で位相比較される。また、ＤＦＦ１５の出力信号は、第
１のＶＣＯ１３の出力信号をクロック信号とするＤラッ
チ回路１７に入力され、Ｄラッチ回路１７の出力信号と
入力信号が排他的論理和回路（ＥＸＯＲ）１８で比較さ
れる。一方、位相比較器１１の位相比較信号は、ＥＸＯ
Ｒ１８の出力信号を入力制御信号とするサンプルホール
ド回路１９に入力され、その出力信号はＬＰＦ１２で直
流成分が抽出され、第１のＶＣＯ１３にフィードバック
される。
をクロック信号とするＤフリップフロップ（ＤＦＦ）１
５および90度遅延回路１６に入力され、ＤＦＦ１５の出
力信号と90度遅延回路１６の出力信号が位相比較器１１
で位相比較される。また、ＤＦＦ１５の出力信号は、第
１のＶＣＯ１３の出力信号をクロック信号とするＤラッ
チ回路１７に入力され、Ｄラッチ回路１７の出力信号と
入力信号が排他的論理和回路（ＥＸＯＲ）１８で比較さ
れる。一方、位相比較器１１の位相比較信号は、ＥＸＯ
Ｒ１８の出力信号を入力制御信号とするサンプルホール
ド回路１９に入力され、その出力信号はＬＰＦ１２で直
流成分が抽出され、第１のＶＣＯ１３にフィードバック
される。
【００２９】また、周波数差検出回路２０は、入力信号
を微分・全波回路２７で微分・全波して周波数電圧変換
回路２２−１に入力する他は、第１の実施形態と同様で
あり、その出力信号がＬＰＦ３１を介して加算回路３２
に入力され、ＰＬＬ１０のＬＰＦ１２の出力信号と加算
して第１のＶＣＯ１３に入力される。
を微分・全波回路２７で微分・全波して周波数電圧変換
回路２２−１に入力する他は、第１の実施形態と同様で
あり、その出力信号がＬＰＦ３１を介して加算回路３２
に入力され、ＰＬＬ１０のＬＰＦ１２の出力信号と加算
して第１のＶＣＯ１３に入力される。
【００３０】このような構成により、入力信号（ＮＲＺ
データ信号）のクロック周波数に同期した信号を第１の
ＶＣＯ１３の出力信号として取り出すことができ、さら
にＤラッチ回路１７から第１のＶＣＯ１３の出力信号で
リタイミングされたデータ信号を取り出すことができ
る。
データ信号）のクロック周波数に同期した信号を第１の
ＶＣＯ１３の出力信号として取り出すことができ、さら
にＤラッチ回路１７から第１のＶＣＯ１３の出力信号で
リタイミングされたデータ信号を取り出すことができ
る。
【００３１】（第４の実施形態：請求項２，３，５）図
５は、本発明の位相同期ループ回路の第４の実施形態を
示す。本実施形態の特徴は、図４に示す第３の実施形態
の構成において、ＰＬＬ１０内のＬＰＦ１２の出力を利
得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３にフィ
ードバックする構成にある。これにより、ＰＬＬ１０の
ループ利得を外部から調整することができる。なお、Ｇ
ＣＡ１４は、位相比較器１１とサンプルホールド回路１
９との間、またはサンプルホールド回路１９とＬＰＦ１
２との間のいずれに挿入してもよい。
５は、本発明の位相同期ループ回路の第４の実施形態を
示す。本実施形態の特徴は、図４に示す第３の実施形態
の構成において、ＰＬＬ１０内のＬＰＦ１２の出力を利
得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３にフィ
ードバックする構成にある。これにより、ＰＬＬ１０の
ループ利得を外部から調整することができる。なお、Ｇ
ＣＡ１４は、位相比較器１１とサンプルホールド回路１
９との間、またはサンプルホールド回路１９とＬＰＦ１
２との間のいずれに挿入してもよい。
【００３２】
【発明の効果】以上説明したように、本発明の位相同期
ループ回路は、小さなループ利得および狭いフィルタ帯
域幅に設定されたＰＬＬと、ＰＬＬが広いキャプチャレ
ンジを実現するのに必要な直流電圧を出力可能な変換利
得を有する周波数差検出回路を組み合わせることによ
り、広いキャプチャレンジ（広い動作マージン）を有し
ながら、ジッタトランスファ特性の低カットオフ周波数
および低ｒｍｓジッタを実現することができる。
ループ回路は、小さなループ利得および狭いフィルタ帯
域幅に設定されたＰＬＬと、ＰＬＬが広いキャプチャレ
ンジを実現するのに必要な直流電圧を出力可能な変換利
得を有する周波数差検出回路を組み合わせることによ
り、広いキャプチャレンジ（広い動作マージン）を有し
ながら、ジッタトランスファ特性の低カットオフ周波数
および低ｒｍｓジッタを実現することができる。
【００３３】図７は、第１の実施形態の引き込み動作
（第１のＶＣＯ１３の発振周波数の時間変化）のシミュ
レーション結果を示す。入力信号周波数は 2.4ＧHz、第
２のＶＣＯ２１の発振周波数は2.45ＧHzである。
（第１のＶＣＯ１３の発振周波数の時間変化）のシミュ
レーション結果を示す。入力信号周波数は 2.4ＧHz、第
２のＶＣＯ２１の発振周波数は2.45ＧHzである。
【００３４】ＰＬＬ１０単独のキャプチャレンジは22.5
ＭHz程度であり、ＰＬＬ単体では入力信号は引き込めな
いが、本実施形態の構成では、第２のＶＣＯ２１の発振
周波数と入力信号周波数の差が50ＭHzでも 300ｎｓ時点
で引き込み動作が完了していることがわかる。これは、
ＰＬＬ１０の構成は変えずに、位相同期ループ回路のキ
ャプチャレンジが拡大したことを示している。他の実施
形態の引き込み動作も同様である。
ＭHz程度であり、ＰＬＬ単体では入力信号は引き込めな
いが、本実施形態の構成では、第２のＶＣＯ２１の発振
周波数と入力信号周波数の差が50ＭHzでも 300ｎｓ時点
で引き込み動作が完了していることがわかる。これは、
ＰＬＬ１０の構成は変えずに、位相同期ループ回路のキ
ャプチャレンジが拡大したことを示している。他の実施
形態の引き込み動作も同様である。
【００３５】図８は、第１の実施形態のジッタトランス
ファ特性の計算結果を示す。従来回路（ＶＣＯ変換利得
１ＧHz/V、発振可能範囲2.35ＧHz〜2.45ＧHz）は、キャ
プチャレンジ22.5ＭHzの場合の特性を示す。そのときの
ループ利得ＫＬは90Ｍ[1/s] 、フィルタ帯域幅ＢＬは20
ＭHz以上に設定されるが、ジッタトランスファ特性の規
格値を上回ってしまう。これに対して、本実施形態のＰ
ＬＬ１０は、ループ利得Ｋ１＝10Ｍ[1/s] 、フィルタ帯
域幅Ｂ１＝10ＭHzとし、周波数差検出回路２０の変換利
得は0.45Ｖ／ＧHzと設定する。このとき、キャプチャレ
ンジは50ＭHzとなる。すなわち、動作マージンを保証す
るキャプチャレンジを確保し、かつジッタトランスファ
特性を満足する位相同期ループ回路が実現される。他の
実施形態においても、ジッタトランスファ特性およびキ
ャプチャレンジは同様である。
ファ特性の計算結果を示す。従来回路（ＶＣＯ変換利得
１ＧHz/V、発振可能範囲2.35ＧHz〜2.45ＧHz）は、キャ
プチャレンジ22.5ＭHzの場合の特性を示す。そのときの
ループ利得ＫＬは90Ｍ[1/s] 、フィルタ帯域幅ＢＬは20
ＭHz以上に設定されるが、ジッタトランスファ特性の規
格値を上回ってしまう。これに対して、本実施形態のＰ
ＬＬ１０は、ループ利得Ｋ１＝10Ｍ[1/s] 、フィルタ帯
域幅Ｂ１＝10ＭHzとし、周波数差検出回路２０の変換利
得は0.45Ｖ／ＧHzと設定する。このとき、キャプチャレ
ンジは50ＭHzとなる。すなわち、動作マージンを保証す
るキャプチャレンジを確保し、かつジッタトランスファ
特性を満足する位相同期ループ回路が実現される。他の
実施形態においても、ジッタトランスファ特性およびキ
ャプチャレンジは同様である。
【図１】本発明の位相同期ループ回路の第１の実施形態
を示すブロック図。
を示すブロック図。
【図２】周波数電圧変換回路２２の構成例を示すブロッ
ク図。
ク図。
【図３】本発明の位相同期ループ回路の第２の実施形態
を示すブロック図。
を示すブロック図。
【図４】本発明の位相同期ループ回路の第３の実施形態
を示すブロック図。
を示すブロック図。
【図５】本発明の位相同期ループ回路の第４の実施形態
を示すブロック図。
を示すブロック図。
【図６】従来の位相同期ループ回路の構成を示すブロッ
ク図。
ク図。
【図７】第１の実施形態の引き込み動作のシミュレーシ
ョン結果を示す図。
ョン結果を示す図。
【図８】第１の実施形態のジッタトランスファ特性の計
算結果を示す図。
算結果を示す図。
１０ 位相同期ループ（ＰＬＬ） １１ 位相比較器 １２ ローパスフィルタ（ＬＰＦ） １３ 電圧制御発振器（ＶＣＯ） １４ 利得制御アンプ（ＧＣＡ） １５ Ｄフリップフロップ（ＤＦＦ） １６ 90度遅延回路 １７ Ｄラッチ回路 １８ 排他的論理和回路（ＥＸＯＲ） １９ サンプルホールド回路 ２０ 周波数差検出回路 ２１ 電圧制御発振器（ＶＣＯ） ２２ 周波数電圧変換回路 ２３ 線形比較器 ２４ 微分・全波回路 ３１ ローパスフィルタ（ＬＰＦ） ３２ 加算回路
Claims (5)
- 【請求項１】 第１の電圧制御発振器と、入力信号と前
記第１の電圧制御発振器の出力信号を位相比較する位相
比較器と、その位相比較信号の直流成分を抽出して前記
第１の電圧制御発振器にフィードバックする第１のロー
パスフィルタとにより構成される位相同期ループと、 前記入力信号の周波数を電圧信号に変換する第１の周波
数電圧変換回路と、前記第１の電圧制御発振器と同構成
および同性能で自走する第２の電圧制御発振器と、前記
第２の電圧制御発振器の出力信号の周波数を電圧信号に
変換する第２の周波数電圧変換回路と、両電圧信号を比
較増幅して出力する線形比較器とにより構成される周波
数差検出回路と、 前記周波数差検出回路の出力信号から直流成分を抽出す
る第２のローパスフィルタと、 前記第２のローパスフィルタで抽出された直流成分と、
前記第１のローパスフィルタで抽出された直流成分とを
加算し、その加算信号を前記第１の電圧制御発振器に制
御電圧として入力する加算回路とを備え、前記第１の電
圧制御発振器の出力信号を前記入力信号のクロック周波
数に同期した信号として出力する構成であることを特徴
とする位相同期ループ回路。 - 【請求項２】 第１の電圧制御発振器と、前記第１の電
圧制御発振器の出力信号をクロック信号として入力信号
を識別するＤフリップフロップと、前記入力信号に90度
遅延を与える90度遅延回路と、前記Ｄフリップフロップ
の出力信号と前記90度遅延回路の出力信号を位相比較す
る位相比較器と、前記Ｄフリップフロップの出力信号を
前記第１の電圧制御発振器の出力信号をクロック信号と
してラッチするＤラッチ回路と、前記Ｄラッチ回路の出
力信号と前記入力信号を比較する排他的論理和回路と、
前記排他的論理和回路の出力信号を制御信号として前記
位相比較器から出力される位相比較信号をサンプリング
するサンプルホールド回路と、その出力信号の直流成分
を抽出して前記第１の電圧制御発振器にフィードバック
する第１のローパスフィルタとにより構成される位相同
期ループと、 前記入力信号を微分・全波する微分・全波回路と、その
出力信号の周波数を電圧信号に変換する第１の周波数電
圧変換回路と、前記第１の電圧制御発振器と同構成およ
び同性能で自走する第２の電圧制御発振器と、前記第２
の電圧制御発振器の出力信号の周波数を電圧信号に変換
する第２の周波数電圧変換回路と、両電圧信号を比較増
幅して出力する線形比較器とにより構成される周波数差
検出回路と、 前記周波数差検出回路の出力信号から直流成分を抽出す
る第２のローパスフィルタと、 前記第２のローパスフィルタで抽出された直流成分と、
前記第１のローパスフィルタで抽出された直流成分とを
加算し、その加算信号を前記第１の電圧制御発振器に制
御電圧として入力する加算回路とを備え、前記第１の電
圧制御発振器の出力信号を前記入力信号のクロック周波
数に同期した信号として出力し、前記Ｄラッチ回路から
前記第１の電圧制御発振器の出力信号でリタイミングさ
れたデータ信号を出力する構成であることを特徴とする
位相同期ループ回路。 - 【請求項３】 請求項１または請求項２に記載の位相同
期ループ回路において、 位相同期ループのループ利得およびフィルタ帯域幅は、
要求されるキャプチャレンジから規定される値より小さ
く設定し、周波数差検出回路は、要求されるキャプチャ
レンジから規定される直流電圧を出力可能な変換利得を
有する構成であることを特徴とする位相同期ループ回
路。 - 【請求項４】 請求項１に記載の位相同期ループ回路に
おいて、 位相同期ループ内の第１のローパスフィルタの前または
後に、ループ利得を調整する利得調整アンプを挿入した
構成であることを特徴とする位相同期ループ回路。 - 【請求項５】 請求項２に記載の位相同期ループ回路に
おいて、 位相同期ループ内の第１のローパスフィルタの前または
後に、ループ利得を調整する利得調整アンプを挿入した
構成であることを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20464597A JP3196825B2 (ja) | 1997-07-30 | 1997-07-30 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20464597A JP3196825B2 (ja) | 1997-07-30 | 1997-07-30 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155112A true JPH1155112A (ja) | 1999-02-26 |
| JP3196825B2 JP3196825B2 (ja) | 2001-08-06 |
Family
ID=16493920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20464597A Expired - Lifetime JP3196825B2 (ja) | 1997-07-30 | 1997-07-30 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196825B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6856204B2 (en) | 2002-05-28 | 2005-02-15 | Samsung Electronics Co., Ltd. | Phase locked loop circuit having wide locked range and semiconductor integrated circuit device having the same |
| JP2020053736A (ja) * | 2018-09-25 | 2020-04-02 | 日本無線株式会社 | Ｖｃｏ制御回路、ｐｌｌシステム及びｖｃｏ制御プログラム |
| CN114942350A (zh) * | 2022-05-11 | 2022-08-26 | 海基(常州)工业智能科技有限公司 | 一种基于谐波检测的采样同步控制及锁相环电路 |
-
1997
- 1997-07-30 JP JP20464597A patent/JP3196825B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6856204B2 (en) | 2002-05-28 | 2005-02-15 | Samsung Electronics Co., Ltd. | Phase locked loop circuit having wide locked range and semiconductor integrated circuit device having the same |
| JP2020053736A (ja) * | 2018-09-25 | 2020-04-02 | 日本無線株式会社 | Ｖｃｏ制御回路、ｐｌｌシステム及びｖｃｏ制御プログラム |
| CN114942350A (zh) * | 2022-05-11 | 2022-08-26 | 海基(常州)工业智能科技有限公司 | 一种基于谐波检测的采样同步控制及锁相环电路 |
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| Publication number | Publication date |
|---|---|
| JP3196825B2 (ja) | 2001-08-06 |
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