JPH1164464A - 半導体装置およびそのテスト方法 - Google Patents
半導体装置およびそのテスト方法Info
- Publication number
- JPH1164464A JPH1164464A JP9231377A JP23137797A JPH1164464A JP H1164464 A JPH1164464 A JP H1164464A JP 9231377 A JP9231377 A JP 9231377A JP 23137797 A JP23137797 A JP 23137797A JP H1164464 A JPH1164464 A JP H1164464A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- semiconductor device
- signal
- test
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 アナログ・ディジタル混在の半導体装置のテ
ストの際には高価な多ピンのアナログ・ディジタル混在
半導体装置用のテスト装置が不可欠であった。 【解決手段】 半導体装置１内部にＤＡＣ４の出力電圧
と基準電圧とを比較してディジタル信号を出力するコン
パレータ５と、通常動作時とテスト時とを切り替えるス
イッチ６とを設け、テスト時には、テスト装置Ｔ２を半
導体装置１に接続して、所定の信号を入力し、コンパレ
ータ５から出力されたディジタル信号と予め設定された
期待値とをテスト装置Ｔ２で比較することによって、半
導体装置１の良否を判定する。
ストの際には高価な多ピンのアナログ・ディジタル混在
半導体装置用のテスト装置が不可欠であった。 【解決手段】 半導体装置１内部にＤＡＣ４の出力電圧
と基準電圧とを比較してディジタル信号を出力するコン
パレータ５と、通常動作時とテスト時とを切り替えるス
イッチ６とを設け、テスト時には、テスト装置Ｔ２を半
導体装置１に接続して、所定の信号を入力し、コンパレ
ータ５から出力されたディジタル信号と予め設定された
期待値とをテスト装置Ｔ２で比較することによって、半
導体装置１の良否を判定する。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル・ア
ナログ変換器（以下、ＤＡＣという）を有するアナログ
・ディジタル混在の半導体装置において、テストを行う
ための回路を備えた半導体装置およびそのテスト方法に
関するものである。
ナログ変換器（以下、ＤＡＣという）を有するアナログ
・ディジタル混在の半導体装置において、テストを行う
ための回路を備えた半導体装置およびそのテスト方法に
関するものである。
【０００２】
【従来の技術】図６は従来の半導体装置を示す図であ
り、図において、１は例えば、ＮビットのＤＡＣを内蔵
するアナログ・ディジタル混在ＬＳＩ等の半導体装置、
２はロジック回路やＲＡＭ回路等のディジタル回路、３
は半導体装置１の内部クロックを発生するためのクロッ
ク／タイミング発生器、４はＮビットのＤＡＣである。
この半導体装置１は多数のディジタル入出力端子と少数
のアナログ出力端子を有している。
り、図において、１は例えば、ＮビットのＤＡＣを内蔵
するアナログ・ディジタル混在ＬＳＩ等の半導体装置、
２はロジック回路やＲＡＭ回路等のディジタル回路、３
は半導体装置１の内部クロックを発生するためのクロッ
ク／タイミング発生器、４はＮビットのＤＡＣである。
この半導体装置１は多数のディジタル入出力端子と少数
のアナログ出力端子を有している。
【０００３】次に動作について説明する。まず、テスト
装置Ｔ１を被測定デバイスである半導体装置１に接続
し、所定のテストパターンまたは信号を作成してこの半
導体装置１に入力し、例えば、半導体装置１からの出力
値を期待値と比較して半導体装置１の機能の良否の判定
を行う。ここで、テスト装置Ｔ１は半導体装置１のディ
ジタル回路２から出力されるディジタル信号とともにＤ
ＡＣ４から出力されるアナログ信号を取り込んでテスト
を行う。
装置Ｔ１を被測定デバイスである半導体装置１に接続
し、所定のテストパターンまたは信号を作成してこの半
導体装置１に入力し、例えば、半導体装置１からの出力
値を期待値と比較して半導体装置１の機能の良否の判定
を行う。ここで、テスト装置Ｔ１は半導体装置１のディ
ジタル回路２から出力されるディジタル信号とともにＤ
ＡＣ４から出力されるアナログ信号を取り込んでテスト
を行う。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、この半導体装置のテス
トの際に高価な多ピンのアナログ・ディジタル混在半導
体装置用のテスト装置を使用する必要があり、テストに
要する費用が高額となるなどの課題があった。
上のように構成されているので、この半導体装置のテス
トの際に高価な多ピンのアナログ・ディジタル混在半導
体装置用のテスト装置を使用する必要があり、テストに
要する費用が高額となるなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、アナログ・ディジタル混在の半導
体装置であっても安価にテストを行うことができる半導
体装置およびそのテスト方法を得ることを目的とする。
めになされたもので、アナログ・ディジタル混在の半導
体装置であっても安価にテストを行うことができる半導
体装置およびそのテスト方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、多数のディジタル信号用入出力端子と、前記ディ
ジタル信号用入出力端子を介してディジタル信号の入出
力が行われるディジタル回路と、前記ディジタル回路か
ら出力された所定のディジタル信号をアナログ信号に変
換するディジタル・アナログ変換器と、前記ディジタル
・アナログ変換器の出力端子と、クロックを前記ディジ
タル回路及び前記ディジタル・アナログ変換器へ供給す
るクロック発生手段とを備えた半導体装置において、前
記ディジタル・アナログ変換器から出力されるアナログ
信号とテスト用基準信号とを比較して、その比較結果を
テスト装置へ出力する比較手段を備えたものである。
置は、多数のディジタル信号用入出力端子と、前記ディ
ジタル信号用入出力端子を介してディジタル信号の入出
力が行われるディジタル回路と、前記ディジタル回路か
ら出力された所定のディジタル信号をアナログ信号に変
換するディジタル・アナログ変換器と、前記ディジタル
・アナログ変換器の出力端子と、クロックを前記ディジ
タル回路及び前記ディジタル・アナログ変換器へ供給す
るクロック発生手段とを備えた半導体装置において、前
記ディジタル・アナログ変換器から出力されるアナログ
信号とテスト用基準信号とを比較して、その比較結果を
テスト装置へ出力する比較手段を備えたものである。
【０００７】この発明に係る半導体装置は、請求項１記
載の半導体装置であって、通常動作時にはディジタル・
アナログ変換器側と出力端子側とを接続し、テスト時に
は比較手段の出力端子側と前記出力端子側とを接続する
モード切替手段が付加されてなるものである。
載の半導体装置であって、通常動作時にはディジタル・
アナログ変換器側と出力端子側とを接続し、テスト時に
は比較手段の出力端子側と前記出力端子側とを接続する
モード切替手段が付加されてなるものである。
【０００８】この発明に係る半導体装置は、請求項１記
載または請求項２記載の半導体装置であって、テスト用
基準信号を作成する基準信号作成手段を備えたものであ
る。
載または請求項２記載の半導体装置であって、テスト用
基準信号を作成する基準信号作成手段を備えたものであ
る。
【０００９】この発明に係る半導体装置は、請求項１か
ら請求項３のうちのいずれか１項記載の半導体装置であ
って、基準信号作成手段は、電源に接続され、複数の抵
抗が組み合わされてなる抵抗回路と、前記基準信号作成
手段の出力端子側及び前記抵抗回路の所定の節点の間の
接続または切離しを行う複数のスイッチと、前記各スイ
ッチを所定のタイミングで切り替えるための切替制御信
号を出力するシフトレジスタとを有するものである。
ら請求項３のうちのいずれか１項記載の半導体装置であ
って、基準信号作成手段は、電源に接続され、複数の抵
抗が組み合わされてなる抵抗回路と、前記基準信号作成
手段の出力端子側及び前記抵抗回路の所定の節点の間の
接続または切離しを行う複数のスイッチと、前記各スイ
ッチを所定のタイミングで切り替えるための切替制御信
号を出力するシフトレジスタとを有するものである。
【００１０】この発明に係る半導体装置のテスト方法
は、ディジタル信号用入出力端子から所定のディジタル
信号をディジタル回路に入力し、前記ディジタル回路か
ら出力されたディジタル信号をディジタル・アナログ変
換器によってアナログ信号に変換し、前記アナログ信号
とテスト用基準信号とを比較して、その比較結果を前記
テスト装置へ出力し、前記テスト装置で、取り込まれた
前記比較結果に基づいて前記半導体装置の良否を判定す
るものである。
は、ディジタル信号用入出力端子から所定のディジタル
信号をディジタル回路に入力し、前記ディジタル回路か
ら出力されたディジタル信号をディジタル・アナログ変
換器によってアナログ信号に変換し、前記アナログ信号
とテスト用基準信号とを比較して、その比較結果を前記
テスト装置へ出力し、前記テスト装置で、取り込まれた
前記比較結果に基づいて前記半導体装置の良否を判定す
るものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置の構成を示すブロック図であり、図において、
１は半導体装置、２はロジック回路やＲＡＭ回路等のデ
ィジタル回路、３は半導体装置１の内部クロックを発生
するためのクロック／タイミング発生器（クロック発生
手段）、４はＮビットのＤＡＣ（ディジタル・アナログ
変換器）、５はＮビットのＤＡＣ４の出力電圧ＶO と基
準電圧（テスト用基準信号）Ｖref とを比較するコンパ
レータ（比較手段）、６は通常動作時にはＤＡＣ４と半
導体装置１の出力端子１ｂとを接続し、テスト時にはコ
ンパレータ５と出力端子１ｂとを接続するスイッチ（モ
ード切替手段）、１ａ，１ａ，…はディジタル信号用入
出力端子、１ｂはＤＡＣ４の出力端子、１ｃは基準電圧
端子、１ｄはスイッチ６をコントロールするためのスイ
ッチコントロール端子、１１はＮ本の入力データ信号
線、１２はディジタル回路２へのクロック信号線、１３
はＮビットのＤＡＣ４のサンプリングクロック信号線で
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置の構成を示すブロック図であり、図において、
１は半導体装置、２はロジック回路やＲＡＭ回路等のデ
ィジタル回路、３は半導体装置１の内部クロックを発生
するためのクロック／タイミング発生器（クロック発生
手段）、４はＮビットのＤＡＣ（ディジタル・アナログ
変換器）、５はＮビットのＤＡＣ４の出力電圧ＶO と基
準電圧（テスト用基準信号）Ｖref とを比較するコンパ
レータ（比較手段）、６は通常動作時にはＤＡＣ４と半
導体装置１の出力端子１ｂとを接続し、テスト時にはコ
ンパレータ５と出力端子１ｂとを接続するスイッチ（モ
ード切替手段）、１ａ，１ａ，…はディジタル信号用入
出力端子、１ｂはＤＡＣ４の出力端子、１ｃは基準電圧
端子、１ｄはスイッチ６をコントロールするためのスイ
ッチコントロール端子、１１はＮ本の入力データ信号
線、１２はディジタル回路２へのクロック信号線、１３
はＮビットのＤＡＣ４のサンプリングクロック信号線で
ある。
【００１２】半導体装置１をテストする際は、ロジック
テスタ等のテスト装置Ｔ２を半導体装置１に接続する。
そして、ディジタル信号用入出力端子１ａ，１ａ，…を
介して所定のディジタル信号が、例えば、テスト装置Ｔ
２からディジタル回路２へ入力され、出力端子１ｂから
は、通常動作時にはＤＡＣ４からのアナログ出力信号が
出力され、テスト時にはコンパレータ５のディジタル出
力信号がテスト装置Ｔ２に取り込まれる。また、基準電
圧端子１ｃからはテスト装置Ｔ２で作成された基準電圧
Ｖref がコンパレータ５へ入力される。また、スイッチ
コントロール端子１ｄを介して、スイッチ６を切り替え
るための制御信号がスイッチ６へ入力される。スイッチ
６は、ＤＡＣ４側端子６ａとコンパレータ５側端子６ｂ
とを有し、通常動作時には、「Ｈ」レベルの制御信号を
受け取って、ＤＡＣ側端子６ａと出力端子１ｂとを接続
する一方、テスト時には、「Ｌ」レベルの制御信号を受
け取って、コンパレータ側端子６ｂと出力端子１ｂとを
接続する。
テスタ等のテスト装置Ｔ２を半導体装置１に接続する。
そして、ディジタル信号用入出力端子１ａ，１ａ，…を
介して所定のディジタル信号が、例えば、テスト装置Ｔ
２からディジタル回路２へ入力され、出力端子１ｂから
は、通常動作時にはＤＡＣ４からのアナログ出力信号が
出力され、テスト時にはコンパレータ５のディジタル出
力信号がテスト装置Ｔ２に取り込まれる。また、基準電
圧端子１ｃからはテスト装置Ｔ２で作成された基準電圧
Ｖref がコンパレータ５へ入力される。また、スイッチ
コントロール端子１ｄを介して、スイッチ６を切り替え
るための制御信号がスイッチ６へ入力される。スイッチ
６は、ＤＡＣ４側端子６ａとコンパレータ５側端子６ｂ
とを有し、通常動作時には、「Ｈ」レベルの制御信号を
受け取って、ＤＡＣ側端子６ａと出力端子１ｂとを接続
する一方、テスト時には、「Ｌ」レベルの制御信号を受
け取って、コンパレータ側端子６ｂと出力端子１ｂとを
接続する。
【００１３】次に動作について説明する。まず、テスト
装置Ｔ２を各端子１ａ，１ｂ，…で半導体装置１に接続
し、テストを開始する。スイッチコントロール端子１ｄ
からは「Ｌ」レベルの制御信号が入力され、スイッチ６
の端子６ｂと出力端子１ｂとが接続される。また、所定
のディジタル信号用入出力端子１ａ，１ａ，…からは、
所定のディジタル信号が入力される。コンパレータ５
は、ＤＡＣ４から出力されたアナログ出力電圧ＶO とテ
スト装置Ｔ２において作成された基準電圧Ｖref とを比
較し、比較結果に応じたディジタル信号を出力端子１ｂ
へ伝達する。このディジタル信号は、テスト装置Ｔ２に
入力されて、期待値と比較され良品／不良品が判定され
る。
装置Ｔ２を各端子１ａ，１ｂ，…で半導体装置１に接続
し、テストを開始する。スイッチコントロール端子１ｄ
からは「Ｌ」レベルの制御信号が入力され、スイッチ６
の端子６ｂと出力端子１ｂとが接続される。また、所定
のディジタル信号用入出力端子１ａ，１ａ，…からは、
所定のディジタル信号が入力される。コンパレータ５
は、ＤＡＣ４から出力されたアナログ出力電圧ＶO とテ
スト装置Ｔ２において作成された基準電圧Ｖref とを比
較し、比較結果に応じたディジタル信号を出力端子１ｂ
へ伝達する。このディジタル信号は、テスト装置Ｔ２に
入力されて、期待値と比較され良品／不良品が判定され
る。
【００１４】ここで、ＤＡＣ４からの出力電圧ＶO を
０．５ＬＳＢ（Least Significant Bit ）の精度でテス
トする場合には、テスト装置Ｔ２の電圧源に必要な精度
は、ＤＡＣ４のフルスケール電圧をＶfsとするときＶfs
／（（２N −１）／０．５）となる。また、通常動作時
は、スイッチコントロール端子１ｄを介して「Ｈ」レベ
ルの制御信号が入力され、スイッチ６の端子６ａと出力
端子１ｂとが接続される。このときＤＡＣ４からのアナ
ログ出力が直接出力端子１ｂへ伝達される。
０．５ＬＳＢ（Least Significant Bit ）の精度でテス
トする場合には、テスト装置Ｔ２の電圧源に必要な精度
は、ＤＡＣ４のフルスケール電圧をＶfsとするときＶfs
／（（２N −１）／０．５）となる。また、通常動作時
は、スイッチコントロール端子１ｄを介して「Ｈ」レベ
ルの制御信号が入力され、スイッチ６の端子６ａと出力
端子１ｂとが接続される。このときＤＡＣ４からのアナ
ログ出力が直接出力端子１ｂへ伝達される。
【００１５】以上のように、この実施の形態１によれ
ば、半導体装置内部にＤＡＣ４の出力電圧ＶO と基準電
圧Ｖref とを比較してディジタル信号を出力するコンパ
レータ５と、通常動作時とテスト時とを切り替えるスイ
ッチ６とが内蔵されていることで、高価な多ピンのアナ
ログ・ディジタル混在半導体装置用のテスト装置が不要
になり、安価なロジックテスタ等のテスト装置のみで半
導体装置のテストが可能になるので、テストコストが削
減できる効果が得られる。
ば、半導体装置内部にＤＡＣ４の出力電圧ＶO と基準電
圧Ｖref とを比較してディジタル信号を出力するコンパ
レータ５と、通常動作時とテスト時とを切り替えるスイ
ッチ６とが内蔵されていることで、高価な多ピンのアナ
ログ・ディジタル混在半導体装置用のテスト装置が不要
になり、安価なロジックテスタ等のテスト装置のみで半
導体装置のテストが可能になるので、テストコストが削
減できる効果が得られる。
【００１６】なお、上記実施の形態１において、スイッ
チコントロール端子１ｄを介して「Ｈ」レベルの制御信
号が入力されるときに通常動作が行われるように構成し
たが、例えば、高インピーダンス状態とされたときに通
常動作が行われるように構成しても良い。
チコントロール端子１ｄを介して「Ｈ」レベルの制御信
号が入力されるときに通常動作が行われるように構成し
たが、例えば、高インピーダンス状態とされたときに通
常動作が行われるように構成しても良い。
【００１７】実施の形態２．上記実施の形態１では、基
準電圧Ｖref を外部のテスト装置Ｔ２において作成して
いたのに対して、この実施の形態２では、半導体装置１
内において作成する。図２は、この発明の実施の形態２
による半導体装置の構成を示すブロック図であり、図に
おいて、７は基準電圧Ｖref を作成する基準電圧発生器
（基準信号作成手段）、１４は直列データ入力信号線、
１５はシフトクロック信号線である。また、７ａは基準
電圧発生器７のデータ入力端子、７ｂはクロック入力端
子、７ｃは基準電圧出力端子である。なお、図１と同一
または相当部分については同一符号を付してその説明を
省略する。
準電圧Ｖref を外部のテスト装置Ｔ２において作成して
いたのに対して、この実施の形態２では、半導体装置１
内において作成する。図２は、この発明の実施の形態２
による半導体装置の構成を示すブロック図であり、図に
おいて、７は基準電圧Ｖref を作成する基準電圧発生器
（基準信号作成手段）、１４は直列データ入力信号線、
１５はシフトクロック信号線である。また、７ａは基準
電圧発生器７のデータ入力端子、７ｂはクロック入力端
子、７ｃは基準電圧出力端子である。なお、図１と同一
または相当部分については同一符号を付してその説明を
省略する。
【００１８】図３は、この発明の実施の形態２による半
導体装置の基準電圧発生器の構成を示すブロック図であ
り、図において、７１は複数の抵抗が組み合わされてな
り、一端が電源Ｖddに接続され、別の一端が接地に接続
されるラダー抵抗回路（抵抗回路）、７２はラダー抵抗
回路７１の所定の節点及び基準電圧発生器７の基準電圧
出力端子７ｃ間に設けられた複数のスイッチ７２ａ〜７
２ｅからなり、切替制御信号に応じて上記各節点及び基
準電圧出力端子７ｃ間の接続／切離しを行うスイッチ
群、７３はシフトクロック信号ＣＬＫ及びデータ入力信
号Ｄinに基づいて、スイッチ群７２の各スイッチを切り
替えるための切替制御信号を出力するシフトレジスタ、
７ａはデータ入力信号Ｄinが入力されるデータ入力端
子、７ｂはシフトクロック信号ＣＬＫが入力されるクロ
ック入力端子、７ｃはスイッチ群７２の各スイッチの入
切状態に対応した基準電圧Ｖref が出力される基準電圧
出力端子である。
導体装置の基準電圧発生器の構成を示すブロック図であ
り、図において、７１は複数の抵抗が組み合わされてな
り、一端が電源Ｖddに接続され、別の一端が接地に接続
されるラダー抵抗回路（抵抗回路）、７２はラダー抵抗
回路７１の所定の節点及び基準電圧発生器７の基準電圧
出力端子７ｃ間に設けられた複数のスイッチ７２ａ〜７
２ｅからなり、切替制御信号に応じて上記各節点及び基
準電圧出力端子７ｃ間の接続／切離しを行うスイッチ
群、７３はシフトクロック信号ＣＬＫ及びデータ入力信
号Ｄinに基づいて、スイッチ群７２の各スイッチを切り
替えるための切替制御信号を出力するシフトレジスタ、
７ａはデータ入力信号Ｄinが入力されるデータ入力端
子、７ｂはシフトクロック信号ＣＬＫが入力されるクロ
ック入力端子、７ｃはスイッチ群７２の各スイッチの入
切状態に対応した基準電圧Ｖref が出力される基準電圧
出力端子である。
【００１９】ラダー抵抗回路７１は、抵抗Ｒ1 ，Ｒ2 ，
Ｒ3 ，Ｒ4 ，Ｒ5 が直列に接続され、かつ、一端（トッ
プ電圧端）側で電源に、他端（ボトム電圧端子）側で接
地に接続される。また、各抵抗間の節点Ｖ1 ，Ｖ2 ，Ｖ
3 ，Ｖ4 ，Ｖ5 にはそれぞれ、スイッチ７２ａ，７２
ｂ，７２ｃ，７２ｄ，７２ｅの一端側が繋がれている。
さらに、各スイッチ７２ａ〜７２ｅの他端側は基準電圧
出力端子７ｃに接続されている。図４は、この発明の実
施の形態２による基準電圧発生器のシフトレジスタの構
成を示す回路図である。図において、７３１，７３１，
…はＪＫフリップフロップ，７３２はインバータ、７３
ａ〜７３ｅはスイッチコントロール端子である。シフト
レジスタ７３は、図４に示すように、ＪＫフリップフロ
ップ７３１，７３１，…が５段に接続され，シフトクロ
ック信号ＣＬＫ及びデータ入力信号Ｄinに基づいて、各
スイッチコントロール端子７３ａ〜７３ｅから切替制御
信号Ａ1 〜Ａ5 が出力される。なお、ここでは、説明の
便宜のため５個のラダー抵抗と５段のシフトレジスタを
示したが、実際はＮビットのＤＡＣ４の出力電圧ＶO を
０．５ＬＳＢの精度でテストする場合は、（２N −１）
／０．５個のラダー抵抗と（２N −１）／０．５段のシ
フトレジスタが必要になる。シフトレジスタの段数等
は、必要とされる精度に応じて任意に設定することがで
きる。
Ｒ3 ，Ｒ4 ，Ｒ5 が直列に接続され、かつ、一端（トッ
プ電圧端）側で電源に、他端（ボトム電圧端子）側で接
地に接続される。また、各抵抗間の節点Ｖ1 ，Ｖ2 ，Ｖ
3 ，Ｖ4 ，Ｖ5 にはそれぞれ、スイッチ７２ａ，７２
ｂ，７２ｃ，７２ｄ，７２ｅの一端側が繋がれている。
さらに、各スイッチ７２ａ〜７２ｅの他端側は基準電圧
出力端子７ｃに接続されている。図４は、この発明の実
施の形態２による基準電圧発生器のシフトレジスタの構
成を示す回路図である。図において、７３１，７３１，
…はＪＫフリップフロップ，７３２はインバータ、７３
ａ〜７３ｅはスイッチコントロール端子である。シフト
レジスタ７３は、図４に示すように、ＪＫフリップフロ
ップ７３１，７３１，…が５段に接続され，シフトクロ
ック信号ＣＬＫ及びデータ入力信号Ｄinに基づいて、各
スイッチコントロール端子７３ａ〜７３ｅから切替制御
信号Ａ1 〜Ａ5 が出力される。なお、ここでは、説明の
便宜のため５個のラダー抵抗と５段のシフトレジスタを
示したが、実際はＮビットのＤＡＣ４の出力電圧ＶO を
０．５ＬＳＢの精度でテストする場合は、（２N −１）
／０．５個のラダー抵抗と（２N −１）／０．５段のシ
フトレジスタが必要になる。シフトレジスタの段数等
は、必要とされる精度に応じて任意に設定することがで
きる。
【００２０】次に動作について説明する。図５は、この
発明の実施の形態２によるシフトレジスタの動作を説明
するためのタイミングチャートである。テスト時の動作
について説明する。ＤＡＣ４へは、ＤＡＣ４がランプ波
形を出力させるようにデータを入力する。図４におい
て、まず、スイッチコントロール端子１ｄより「Ｈ」レ
ベルがテスト装置Ｔ３より入力された時は、シフトレジ
スタ７３のスイッチコントロール端子７３ａ〜７３ｅか
ら出力される切替信号Ａ1〜Ａ5 はすべて「Ｌ」レベル
にリセットされる。次にディジタル回路２から出力され
た直列データ「ＬＨＬＬＬＬＬ…」がシフトレジスタ７
３に入力され、同時にスイッチコントロール端子１ｄよ
り「Ｌ」レベルがテスト装置Ｔ３より印加されると、図
５に示すように、シフトレジスタ７３のスイッチコント
ロール端子７３ａ〜７３ｅからの切替信号Ａ1 〜Ａ5
は、シフトクロックＣＬＫによって順次「Ｈ」レベルが
シフトされたものとなる。
発明の実施の形態２によるシフトレジスタの動作を説明
するためのタイミングチャートである。テスト時の動作
について説明する。ＤＡＣ４へは、ＤＡＣ４がランプ波
形を出力させるようにデータを入力する。図４におい
て、まず、スイッチコントロール端子１ｄより「Ｈ」レ
ベルがテスト装置Ｔ３より入力された時は、シフトレジ
スタ７３のスイッチコントロール端子７３ａ〜７３ｅか
ら出力される切替信号Ａ1〜Ａ5 はすべて「Ｌ」レベル
にリセットされる。次にディジタル回路２から出力され
た直列データ「ＬＨＬＬＬＬＬ…」がシフトレジスタ７
３に入力され、同時にスイッチコントロール端子１ｄよ
り「Ｌ」レベルがテスト装置Ｔ３より印加されると、図
５に示すように、シフトレジスタ７３のスイッチコント
ロール端子７３ａ〜７３ｅからの切替信号Ａ1 〜Ａ5
は、シフトクロックＣＬＫによって順次「Ｈ」レベルが
シフトされたものとなる。
【００２１】そして、図３に示すように、シフトレジス
タ７３のスイッチコントロール端子７３ａ〜７３ｅから
出力された切替信号Ａ1 〜Ａ5 はスイッチ群７２をコン
トロールし、順にオン／オフが移動する。これによって
ラダー抵抗回路７１からの電圧が基準電圧端子７ｃに順
々に伝達される。この基準電圧Ｖref は階段状に変化す
る波形が周期的に繰り返されたものとなる。次に、ＤＡ
Ｃ４からのランプ波形のアナログ出力ＶO と上記基準電
圧Ｖref とをコンパレータ５で比較し、出力端子１ｂへ
伝達されたディジタル信号をテスト装置Ｔ３において期
待値と比較し良品／不良品を判定する。ここでは、アナ
ログ出力ＶO と基準電圧Ｖref とを比較することによっ
て、例えば、ＤＡＣ４のリニアリティが測定される。ま
た、このテスト装置Ｔ３においては、所定のディジタル
信号用入出力端子１ａ，１ａ，…から出力されたディジ
タル信号に基づいて、ディジタル回路２についても調べ
られる。なお、通常動作時の動作は、実施の形態１の場
合と同様であるので、説明を省略する。
タ７３のスイッチコントロール端子７３ａ〜７３ｅから
出力された切替信号Ａ1 〜Ａ5 はスイッチ群７２をコン
トロールし、順にオン／オフが移動する。これによって
ラダー抵抗回路７１からの電圧が基準電圧端子７ｃに順
々に伝達される。この基準電圧Ｖref は階段状に変化す
る波形が周期的に繰り返されたものとなる。次に、ＤＡ
Ｃ４からのランプ波形のアナログ出力ＶO と上記基準電
圧Ｖref とをコンパレータ５で比較し、出力端子１ｂへ
伝達されたディジタル信号をテスト装置Ｔ３において期
待値と比較し良品／不良品を判定する。ここでは、アナ
ログ出力ＶO と基準電圧Ｖref とを比較することによっ
て、例えば、ＤＡＣ４のリニアリティが測定される。ま
た、このテスト装置Ｔ３においては、所定のディジタル
信号用入出力端子１ａ，１ａ，…から出力されたディジ
タル信号に基づいて、ディジタル回路２についても調べ
られる。なお、通常動作時の動作は、実施の形態１の場
合と同様であるので、説明を省略する。
【００２２】以上のように、この実施の形態２によれ
ば、実施の形態１で述べた効果に加えて、基準電圧発生
器を半導体装置内部に設けたので、テスト装置に高精度
の基準信号源が不要になるという効果が得られる。ま
た、例えば、ラダー抵抗回路の抵抗の数やシフトレジス
タの段数等を変えることによって、自在に所望の精度を
設定し、かつ、所定の基準電圧波形を作成して半導体装
置のテストを行うことができるという効果が得られる。
また、基準電圧端子１ｃを外部ピンとして持つ必要がな
くなるという効果が得られる。
ば、実施の形態１で述べた効果に加えて、基準電圧発生
器を半導体装置内部に設けたので、テスト装置に高精度
の基準信号源が不要になるという効果が得られる。ま
た、例えば、ラダー抵抗回路の抵抗の数やシフトレジス
タの段数等を変えることによって、自在に所望の精度を
設定し、かつ、所定の基準電圧波形を作成して半導体装
置のテストを行うことができるという効果が得られる。
また、基準電圧端子１ｃを外部ピンとして持つ必要がな
くなるという効果が得られる。
【００２３】なお、上記実施の形態２においては、コン
パレータ５からランプ波形を出力し、ＤＡＣのリニアリ
ティをテストする場合について述べたが、コンパレータ
５から出力される信号はランプ波形に限らず、例えば、
正弦波形であっても良いし、また、実施できるＤＡＣの
テスト項目はリニアリティに限らない。
パレータ５からランプ波形を出力し、ＤＡＣのリニアリ
ティをテストする場合について述べたが、コンパレータ
５から出力される信号はランプ波形に限らず、例えば、
正弦波形であっても良いし、また、実施できるＤＡＣの
テスト項目はリニアリティに限らない。
【００２４】
【発明の効果】以上のように、この発明によれば、高価
な多ピンのアナログ・ディジタル混在半導体装置用のテ
スト装置が不要になり、安価なテスト装置のみで半導体
装置のテストが可能になるので、テストコストが削減で
きる効果がある。
な多ピンのアナログ・ディジタル混在半導体装置用のテ
スト装置が不要になり、安価なテスト装置のみで半導体
装置のテストが可能になるので、テストコストが削減で
きる効果がある。
【００２５】この発明によれば、基準信号作成手段を半
導体装置内部に設けることによって、テスト装置に高精
度の基準信号源が不要となるという効果がある。
導体装置内部に設けることによって、テスト装置に高精
度の基準信号源が不要となるという効果がある。
【００２６】この発明によれば、例えば、抵抗回路の抵
抗の数やシフトレジスタの段数等を変えることによっ
て、自在に所望の精度を設定し、かつ、所定の基準信号
波形を作成して半導体装置のテストを行うことができる
という効果がある。
抗の数やシフトレジスタの段数等を変えることによっ
て、自在に所望の精度を設定し、かつ、所定の基準信号
波形を作成して半導体装置のテストを行うことができる
という効果がある。
【図１】 この発明の実施の形態１による半導体装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 この発明の実施の形態２による半導体装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】 この発明の実施の形態２による基準電圧発生
器の構成を示す回路図である。
器の構成を示す回路図である。
【図４】 この発明の実施の形態２による基準電圧発生
器のシフトレジスタの構成を示す回路図である。
器のシフトレジスタの構成を示す回路図である。
【図５】 この発明の実施の形態２によるシフトレジス
タの動作を説明するためのタイミングチャートである。
タの動作を説明するためのタイミングチャートである。
【図６】 従来の半導体装置の構成を示すブロック図で
ある。
ある。
１ 半導体装置、１ａ，１ａ，… ディジタル信号用入
出力端子、１ｂ 出力端子、２ ディジタル回路、３
クロック／タイミング発生器（クロック発生手段）、４
ＤＡＣ（ディジタル・アナログ変換器）、５ コンパ
レータ（比較手段）、６ スイッチ（モード切替手
段）、７ 基準電圧発生器（基準信号作成手段）、７１
ラダー抵抗回路（抵抗回路）、７２ａ〜７２ｅ スイ
ッチ、７３シフトレジスタ、７ｃ 基準電圧出力端子
（基準信号作成手段の出力端子）、Ｒ1 〜Ｒ5 抵抗、
Ｖ1 〜Ｖ5 節点、Ｔ２，Ｔ３ テスト装置。
出力端子、１ｂ 出力端子、２ ディジタル回路、３
クロック／タイミング発生器（クロック発生手段）、４
ＤＡＣ（ディジタル・アナログ変換器）、５ コンパ
レータ（比較手段）、６ スイッチ（モード切替手
段）、７ 基準電圧発生器（基準信号作成手段）、７１
ラダー抵抗回路（抵抗回路）、７２ａ〜７２ｅ スイ
ッチ、７３シフトレジスタ、７ｃ 基準電圧出力端子
（基準信号作成手段の出力端子）、Ｒ1 〜Ｒ5 抵抗、
Ｖ1 〜Ｖ5 節点、Ｔ２，Ｔ３ テスト装置。
Claims (5)
- 【請求項１】 多数のディジタル信号用入出力端子と、
前記ディジタル信号用入出力端子を介してディジタル信
号の入出力が行われるディジタル回路と、前記ディジタ
ル回路から出力された所定のディジタル信号をアナログ
信号に変換するディジタル・アナログ変換器と、前記デ
ィジタル・アナログ変換器の出力端子と、クロックを前
記ディジタル回路及び前記ディジタル・アナログ変換器
へ供給するクロック発生手段とを備えた半導体装置にお
いて、 前記ディジタル・アナログ変換器から出力されるアナロ
グ信号とテスト用基準信号とを比較して、その比較結果
をテスト装置へ出力する比較手段を備えたことを特徴と
する半導体装置。 - 【請求項２】 通常動作時にはディジタル・アナログ変
換器側と出力端子側とを接続し、テスト時には比較手段
の出力端子側と前記出力端子側とを接続するモード切替
手段が付加されてなることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 テスト用基準信号を作成する基準信号作
成手段を備えたことを特徴とする請求項１または請求項
２記載の半導体装置。 - 【請求項４】 基準信号作成手段は、電源に接続され、
複数の抵抗が組み合わされてなる抵抗回路と、前記基準
信号作成手段の出力端子側及び前記抵抗回路の所定の節
点の間の接続または切離しを行う複数のスイッチと、前
記各スイッチを所定のタイミングで切り替えるための切
替制御信号を出力するシフトレジスタとを有することを
特徴とする請求項１から請求項３のうちのいずれか１項
記載の半導体装置。 - 【請求項５】 ディジタル信号用入出力端子から所定の
ディジタル信号をディジタル回路に入力し、前記ディジ
タル回路から出力されたディジタル信号をディジタル・
アナログ変換器によってアナログ信号に変換し、前記ア
ナログ信号とテスト用基準信号とを比較して、その比較
結果を前記テスト装置へ出力し、前記テスト装置で、取
り込まれた前記比較結果に基づいて前記半導体装置の良
否を判定することを特徴とする半導体装置のテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23137797A JP3628492B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23137797A JP3628492B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置およびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1164464A true JPH1164464A (ja) | 1999-03-05 |
| JP3628492B2 JP3628492B2 (ja) | 2005-03-09 |
Family
ID=16922674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23137797A Expired - Fee Related JP3628492B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置およびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3628492B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548199B1 (ko) * | 2004-07-15 | 2006-02-02 | 삼성전자주식회사 | 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치 |
| JP2011102798A (ja) * | 2009-11-11 | 2011-05-26 | Advantest Corp | 試験装置および電子デバイス |
| CN115684878A (zh) * | 2022-10-26 | 2023-02-03 | 杭州嘉楠耘智信息科技有限公司 | 仿真信号测试电路、测试方法、测试设备及存储介质 |
-
1997
- 1997-08-27 JP JP23137797A patent/JP3628492B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548199B1 (ko) * | 2004-07-15 | 2006-02-02 | 삼성전자주식회사 | 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치 |
| JP2011102798A (ja) * | 2009-11-11 | 2011-05-26 | Advantest Corp | 試験装置および電子デバイス |
| CN115684878A (zh) * | 2022-10-26 | 2023-02-03 | 杭州嘉楠耘智信息科技有限公司 | 仿真信号测试电路、测试方法、测试设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3628492B2 (ja) | 2005-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6714888B2 (en) | Apparatus for testing semiconductor integrated circuit | |
| US6456102B1 (en) | External test ancillary device to be used for testing semiconductor device, and method of testing semiconductor device using the device | |
| JP3130528B2 (ja) | ディジタル・アナログ変換器 | |
| US6654916B1 (en) | Waveform generator, semiconductor testing device and semiconductor device | |
| KR100339835B1 (ko) | Ic시험장치의전압인가전류측정회로 | |
| JPH05291952A (ja) | Ａ／ｄコンバーターのための組込み自己テスト | |
| US6566857B1 (en) | Testing of digital-to-analog converters | |
| JP2008538863A (ja) | 電源電圧の監視 | |
| US6404371B2 (en) | Waveform generator and testing device | |
| KR0181997B1 (ko) | 에이디변환기 및 에이디변환기의 테스트방법 | |
| JP3628492B2 (ja) | 半導体装置およびそのテスト方法 | |
| US20070152935A1 (en) | Organic el panel dirving circuit, organic el display device and organic el panel driving circuit inspecting device | |
| JP2013131838A (ja) | Ｄ／ａコンバータシステムおよびそれを用いた試験装置 | |
| JP2000162281A (ja) | 半導体集積回路装置 | |
| KR100340057B1 (ko) | 아날로그-디지털변환기의시험방법 | |
| JPH0645935A (ja) | アナログ・デジタル混載集積回路 | |
| US20060116834A1 (en) | Test method and test apparatus for digital-analog converter | |
| JPH11326465A (ja) | Ａｄ・ｄａコンバータ内蔵半導体集積回路およびそのテスト方法 | |
| JPH0746128A (ja) | テスト回路内蔵型ｄ／ａ変換器 | |
| Sunter et al. | Scan Test for 99% Defect Coverage of R-2R DACs | |
| JPH06152412A (ja) | 半導体集積回路装置 | |
| JP3374087B2 (ja) | 半導体集積回路の試験方法 | |
| JP2001257589A (ja) | Ｄ／ａコンバータ及びｄ／ａ変換直線性テスト方法 | |
| JP2002231888A (ja) | 半導体集積回路装置およびその検査方法 | |
| EP1299883A2 (en) | Simple chip identification |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040716 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |