JP2011102798A - 試験装置および電子デバイス - Google Patents

Abstract

【課題】デジタル多重信号からアナログ試験信号を生成する。
【解決手段】被試験デバイスを試験する試験装置であって、ｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力するデジタル信号生成部と、被試験デバイスの複数のデジタル端子にそれぞれ接続されるｍ個のドライバ回路と、デジタル信号生成部が出力するデジタル試験信号に基づくｎ×ｍビット（但し、ｍは２以上の整数）のデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成するアナログ信号生成部とを備える試験装置を提供する。
【選択図】図１

Description

本発明は、試験装置および電子デバイスに関する。

試験装置は、電子デバイス等の被試験デバイスに予め定められた試験パターンの試験信号を入力し、当該試験信号に応じて被試験デバイスが出力する信号を期待値と比較することにより被試験デバイスの良否を判定する（例えば、引用文献１参照）。
引用文献１ 国際公開第２０００／０５８７４１号パンフレット

ところが、被試験デバイスがデジタル回路およびアナログ回路を有する場合、試験装置は、デジタル回路にはデジタル試験信号を入力し、アナログ回路にはアナログ試験信号を入力する。試験装置は、デジタル試験信号を生成する回路およびアナログ試験信号を生成する回路を備えるので、回路規模が大きくなるという課題がある。

また、デジタル試験信号を被試験デバイスに入力する場合と、アナログ試験信号を被試験デバイスに入力する場合とで、被試験デバイスに供給するドライバ回路を共用する試験装置においては、一つのドライバ回路がデジタル信号出力機能とアナログ信号出力機能とを有している。従って、ドライバ回路の規模を抑えながらデジタル試験信号に求められる性能とアナログ試験信号に求められる性能とを両立させることが困難である。また、被試験デバイスの一つのデジタル端子に入力するデジタル試験信号パターンを用いてアナログ試験信号を生成するので、高い周波数のアナログ試験信号を生成することができないという課題があった。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、ｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力するデジタル信号生成部と、被試験デバイスの複数のデジタル端子にそれぞれ接続される複数のドライバ回路と、デジタル信号生成部が複数のドライバ回路に対して出力するデジタル試験信号に基づくｎ×ｍビット（但し、ｍは２以上の整数）のデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成するアナログ信号生成部とを備える試験装置を提供する。

試験装置は、デジタル試験信号の論理値を変化させる出力タイミング信号を生成する出力タイミング発生部をさらに備え、デジタル信号生成部は、出力タイミング信号に基づいて、デジタル多重信号をアナログ信号生成部および複数のドライバ回路に入力してもよい。

アナログ信号生成部は、例えば、デジタル試験信号のうちの１つのデジタル試験信号のエッジタイミングで、デジタル多重信号をアナログ試験信号に変換する。アナログ信号生成部は、デジタル試験信号のビット周期の１／ｎ倍の周期でデジタル多重信号をアナログ試験信号に変換してもよい。アナログ信号生成部は、出力タイミング発生部から出力タイミング信号を取得し、出力タイミング信号のエッジタイミングでデジタル多重信号をアナログ試験信号に変換してもよい。また、アナログ信号生成部は、複数のドライバ回路のうちの一つに入力されるｎビット幅のデジタル試験信号に基づいて、ｎ×ｍビット周期ごとにデジタル多重信号を生成してもよい。

試験装置は、被試験デバイスのデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する複数のコンパレータと、それぞれの比較結果と予め定められた期待値とを比較した比較データを出力する複数のデジタル信号比較部と、対応する比較データを記憶する複数の記憶部と、被試験デバイスのアナログ出力端子から出力されるアナログ信号を受け、アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換し、デジタル変換信号をｍ個に分割した分割データをそれぞれのデジタル信号比較部に入力するアナログ信号受信部とをさらに備え、それぞれのデジタル信号比較部は、分割データを複数の記憶部のいずれかに記憶させてもよい。また、デジタル信号比較部は、分割データと予め定められた期待値とを比較した比較データを複数の記憶部のいずれかに記憶させてもよい。

アナログ信号生成部は、例えば、デジタルアナログ変換器と低域通過出力フィルタとを有し、デジタルアナログ変換器は、デジタル多重信号をアナログ試験信号に変換し、低域通過出力フィルタを介して、アナログ試験信号を被試験デバイスのアナログ入力端子に入力し、アナログ信号受信部は、低域通過入力フィルタとアナログデジタル変換器とを有し、アナログデジタル変換器は、低域通過入力フィルタを介して被試験デバイスのアナログ端子から出力されたアナログ信号を受け取り、デジタル端子から出力される信号の論理値の変化タイミングに同期した入力タイミング信号に応じてデジタル変換信号に変換する。

試験装置は、低域通過出力フィルタおよび低域通過入力フィルタとして機能する低域通過フィルタを備え、被試験デバイスのアナログ端子にアナログ試験信号を入力する場合には、低域通過フィルタはデジタルアナログ変換器が出力するアナログ試験信号の入力を受けてアナログ端子に出力し、被試験デバイスのアナログ端子から出力されるアナログ信号を受ける場合には、低域通過フィルタはアナログ端子から受けたアナログ信号を受けてアナログデジタル変換器に出力してもよい。

また、試験装置は、デジタルアナログ変換器の出力信号およびアナログ端子の出力信号のいずれを低域通過フィルタに入力するかを切り替える入力切替部と、低域通過フィルタが出力する信号をアナログデジタル変換器およびアナログ端子のいずれに入力するかを切り替える出力切替部とをさらに備え、アナログ信号生成部がアナログ端子にアナログ試験信号を入力する場合には、入力切替部はデジタルアナログ変換器の出力信号を低域通過フィルタに入力し、かつ、出力切替部は低域通過フィルタが出力する信号をアナログ端子に入力し、アナログ信号受信部が、アナログ端子が出力する信号を受信する場合には、入力切替部はアナログ端子の出力信号を低域通過フィルタに入力し、かつ、出力切替部は低域通過フィルタが出力する信号をアナログデジタル変換器に入力してもよい。

さらに、試験装置は、アナログ端子にアナログ信号生成部を接続するか否かを切り替える入出力切替部とをさらに備え、入出力切替部がアナログ端子にアナログ信号生成部を接続する場合には、入力切替部はデジタルアナログ変換器の出力信号を低域通過フィルタに入力し、かつ、出力切替部は低域通過フィルタが出力する信号をアナログ端子に入力し、入出力切替部がアナログ端子にアナログ信号生成部を接続しない場合には、入力切替部はアナログ端子の出力信号を低域通過フィルタに入力し、かつ、出力切替部は低域通過フィルタが出力する信号をアナログデジタル変換器に入力してもよい。

本発明の第２の態様においては、被試験デバイスのデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する複数のコンパレータと、それぞれの比較結果と予め定められた期待値とを比較した比較データを出力する複数のデジタル信号比較部と、対応する比較データを記憶する記憶部と、被試験デバイスのアナログ出力端子から出力されるアナログ信号を受け、アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換し、デジタル変換信号をｍ個に分割した分割データをそれぞれのデジタル信号比較部に入力するアナログ信号受信部とを備え、それぞれのデジタル信号比較部は、分割データを記憶部に記憶させる試験装置を提供する。デジタル信号比較部は、分割データと予め定められた期待値とを比較した比較データを記憶部に記憶させてもよい。

本発明の第３の態様においては、ｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力するデジタル信号生成部と、被試験デバイスの複数のデジタル端子にそれぞれ接続される複数のドライバ回路と、デジタル信号生成部が複数のドライバ回路に対して出力するデジタル試験信号に基づくｎ×ｍビット（但し、ｍは２以上の整数）のデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成するアナログ信号生成部とを備える電子デバイスを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 デジタル試験信号およびアナログ試験信号の関係の一例である。 図２Ａのデジタル試験信号のうちの一つのデジタル試験信号のエッジタイミングで変換したアナログ試験信号を示す。 デジタル試験信号が２ビット幅の場合に生成されるアナログ試験信号を示す。 デジタル試験信号が２ビット幅の場合に生成されるアナログ試験信号の他の一例を示す。 試験装置１００の構成の他の一例を示す。 試験装置１００の構成の他の一例を示す。 試験装置１００の構成の他の一例を示す。 デジタル信号比較部７０の構成の一例を示す。 アナログ信号生成部４０の構成の一例を示す。 アナログ信号受信部９０の構成の一例を示す。 アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。 アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。 アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。 アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。 アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。 アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。試験装置１００は、試験信号を被試験デバイス２００に入力する。試験装置１００は、試験信号に応じて被試験デバイス２００が出力する信号に基づいて被試験デバイス２００の良否を判定する。

試験装置１００は、あらかじめメモリ等に記憶させた試験パターンに応じて論理値が変化するデジタル試験信号を被試験デバイス２００の複数のデジタル端子に入力する。試験装置１００は、デジタル試験信号に応じて被試験デバイス２００のデジタル端子から出力されるデジタル信号を予め定められた期待値と比較することにより、被試験デバイス２００が有するデジタル回路の良否を判定してよい。

また、試験装置１００は、予め定められたアナログ試験信号を被試験デバイス２００のアナログ端子に入力する。試験装置１００は、アナログ試験信号に応じて被試験デバイス２００のアナログ端子から出力されるアナログ信号を予め定められた期待値と比較することにより、被試験デバイス２００が有するアナログ回路の良否を判定してもよい。

試験装置１００は、デジタル信号生成部２０、ｍ個（ｍは２以上の整数）のドライバ回路３０（３０−１、３０−２、・・・、３０−ｍ）、アナログ信号生成部４０、および出力タイミング発生部５０を備える。デジタル信号生成部２０はｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力する。デジタル信号生成部２０はあらかじめメモリに記憶された試験パターンに応じて、例えば「０」または「１」に論理値が変化するデジタル試験信号を生成する。デジタル信号生成部２０は、被試験デバイス２００のそれぞれのデジタル端子に対して、「０」または「１」のいずれかの論理値に対応する電圧に順次変化する１ビット幅のデジタル試験信号を出力してよい。

デジタル信号生成部２０は、被試験デバイス２００のそれぞれのデジタル端子に対応する、複数ビット幅のデジタル試験信号を出力してもよい。例えば、ｎ＝２の場合、デジタル信号生成部２０はｎ^２＝４種類の論理値を有するデジタル試験信号を出力する。

また、デジタル信号生成部２０は、複数ビット幅のうちの一部のビットにドライバ回路３０を制御する信号を含めてもよい。例えば、デジタル信号生成部２０は、複数ビット幅のうちの１ビットを用いて、ドライバ回路３０をイネーブルにするか否かを制御する。

ドライバ回路３０は、被試験デバイス２００の複数のデジタル端子にそれぞれ接続される。それぞれのドライバ回路３０はデジタル信号生成部２０からデジタル試験信号を受け取り、被試験デバイス２００の対応するデジタル端子にデジタル試験信号を入力する。

アナログ信号生成部４０は、それぞれのドライバ回路３０と並列にデジタル信号生成部２０に接続される。アナログ信号生成部４０は、デジタル信号生成部２０が出力するデジタル試験信号に基づくｎ×ｍビットのデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成する。アナログ信号生成部４０は、生成したアナログ試験信号を被試験デバイス２００のアナログ端子に入力する。

具体的には、アナログ信号生成部４０は、デジタル信号生成部２０が出力するｍ個のドライバ回路３０に対して出力されるｎビット幅のデジタル多重信号を受ける。例えば、アナログ信号生成部４０は、ｎ＝１の場合には、ドライバ回路３０−１に対応するデジタル試験信号を最下位ビット、ドライバ回路３０−ｍに対応するデジタル試験信号を最上位ビットとするｍビット幅のデジタル多重信号を受ける。

アナログ信号生成部４０は、当該デジタル多重信号を一定の時間間隔でアナログ信号に変換する。例えば、アナログ信号生成部４０はｍビットのデジタル多重信号から２^ｍの階調を有するアナログ試験信号を生成する。具体的には、ｎ＝１でｍ＝８の場合には、アナログ信号生成部４０は２^８＝２５６階調のアナログ試験信号を生成する。

１階調に相当する電圧幅が０．０１Ｖの場合、アナログ信号生成部４０は８ビット幅のデータを受けて、０Ｖ以上２．５５Ｖ以下の電圧のアナログ試験信号を生成してよい。例えば、アナログ信号生成部４０はデジタル信号生成部２０から「１０００００００」のデータを受け取ると、１．２８Ｖのアナログ試験信号を生成する。

アナログ信号生成部４０は、２^ｎ×ｍの値に応じた階調数のアナログ試験信号を生成してよい。例えば、ｎ＝２、ｍ＝６の場合には、アナログ信号生成部４０は２^１２＝４０９６階調のアナログ試験信号を生成する。アナログ信号生成部４０は、デジタル多重信号の値に単位階調に相当する電圧差を乗算した電圧のアナログ試験信号を生成してよい。アナログ信号生成部４０は、デジタル多重信号の値に対応する電圧値を格納したテーブルに基づいて、デジタル多重信号に対して非線形に電圧値が変化するアナログ試験信号に変換してもよい。

アナログ信号生成部４０は一定の時間間隔でデジタル試験信号を受け取りアナログ試験信号に変換することにより、時間間隔に応じた周波数のアナログ試験信号を生成することができる。例えば、デジタル信号生成部２０が１ＧＨｚの周波数のデジタル試験信号を出力する場合、標本化定理から明らかなように、アナログ信号生成部４０は５００ＭＨｚ以下の周波数のアナログ試験信号を生成することができる。

出力タイミング発生部５０は、デジタル試験信号の論理値を変化させる出力タイミング信号を生成する。デジタル信号生成部２０は、出力タイミング信号に基づいて、デジタル試験信号をアナログ信号生成部４０および複数のドライバ回路３０に入力してよい。例えば、被試験デバイス２００の動作周波数が１ＧＨｚである場合、出力タイミング発生部５０は１ＧＨｚの周期１ｐｓごとに発生するエッジを有する出力タイミング信号を生成する。デジタル信号生成部２０は、当該出力タイミング信号のエッジタイミングで試験パターンに応じた論理値に変化するデジタル試験信号を生成する。

一例として、アナログ信号生成部４０は、デジタル試験信号のうちの１つのエッジタイミングでデジタル多重信号をアナログ試験信号に変換する。具体的には、アナログ信号生成部４０は、ドライバ回路３０−１に入力されるデジタル試験信号のエッジタイミングで、ドライバ回路３０−２からドライバ回路３０−ｍに対応するｎ×（ｍ−１）ビット幅のデジタル多重信号をアナログ試験信号に変換してよい。例えば、ドライバ回路３０−１に入力されるデジタル試験信号のパターンが「０１０１０１・・・」である場合、アナログ信号生成部４０は、当該デジタル試験信号の論理値が「０」から「１」に変化するタイミングで、デジタル多重信号をアナログ試験信号に変換する。

以上のように、試験装置１００は、被試験デバイス２００の複数のデジタル端子に入力されるデジタル試験信号を用いてアナログ試験信号を生成することができる。つまり、試験装置１００は、アナログ回路を有する被試験デバイス２００を試験する場合に、任意波形発生器として機能する。アナログ信号生成部４０が複数のドライバ回路３０とデジタル信号生成部２０を共用することにより、試験装置１００は回路規模を低減することができる。

従って、試験装置１００は、回路規模を抑えながら、被試験デバイス２００の試験内容に応じて、同時に出力するデジタル試験信号の数とアナログ試験信号の数との割合を最適に配分することができる。また、試験装置１００は、被試験デバイス２００のアナログ回路の試験に適した特性を有し、かつ、高い周波数のアナログ試験信号を出力することができる。

試験装置１００は、被試験デバイス２００が有するデジタル端子およびアナログ端子の数に応じて、アナログ信号生成部４０が共用するドライバ回路３０の数を選択してもよい。また、試験装置１００は、被試験デバイス２００の試験に必要なアナログ試験信号の電圧値および階調数に応じて、アナログ信号生成部４０が共用するドライバ回路３０の数を選択してもよい。

図２Ａは、デジタル試験信号およびアナログ試験信号の関係の一例である。同図は、ｎ＝１、ｍ＝８の場合を示す。同図において、サイクル番号は、デジタル信号生成部２０がデジタル試験信号の出力を開始してから何番目のデータであるかを示す。デジタル試験信号ｋは、ドライバ回路３０−ｋに入力されるデジタル試験信号を示す。

図２Ａにおいて、アナログ信号生成部４０は、デジタル試験信号の論理値が変化するタイミングごとに、デジタル多重信号をアナログ試験信号に変換する。例えば、サイクル番号が「１」において、ドライバ回路３０−１からドライバ回路３０−８に対応するデジタル試験信号を多重化したデジタル多重信号は０１１１１０００である。

アナログ信号生成部４０は、デジタル多重信号の値に単位階調あたりの電圧幅を乗算した値の電圧を有するアナログ試験信号を生成する。０１１１１０００は１０進数の１２０に相当する。従って、アナログ信号生成部４０は、単位階調あたりの電圧幅が０．０１Ｖである場合には、当該サイクルにおいて１．２Ｖの電圧のアナログ試験信号を生成してよい。

アナログ信号生成部４０は、後続のそれぞれのサイクルにおいて、デジタル多重信号の値に対応する電圧のアナログ試験信号にデジタル多重信号を変換する。つまり、アナログ信号生成部４０は、順次１１３、１６６、１６５、９２、・・・に０．０１Ｖを乗算した値の電圧のアナログ試験信号を生成する。以上のようにして、アナログ信号生成部４０は複数のドライバ回路３０に対応するデジタル試験信号を用いてアナログ試験信号を生成することができる。

図２Ｂは、図２Ａのデジタル試験信号のうちの一つのデジタル試験信号のエッジタイミングで変換したアナログ試験信号を示す。アナログ信号生成部４０は、ドライバ回路３０−１に入力されるデジタル試験信号が０から１に変化するエッジタイミングで、ドライバ回路３０−２からドライバ回路３０−８が出力する７ビットのデジタル多重信号をアナログ試験信号に変換する。

例えば、サイクル番号が「１」および「２」の期間において、ドライバ回路３０−１に入力されるデジタル試験信号１が「０」から「１」に変化する。アナログ信号生成部４０は、デジタル試験信号１が「０」から「１」に変化するタイミングで、デジタル試験信号２からデジタル試験信号８までの７ビット幅のデータ０１１１１００に対応する値の電圧のアナログ試験信号を生成する。

図２Ｂにおいて、アナログ信号生成部４０は、順次、７ビット幅のデジタル多重データを１０進数に変換した値である１０８、８３、４６、８４に０．０１Ｖを乗算した電圧のアナログ試験信号を生成する。この場合、図２Ａの場合に比べると、階調数が２５６から１２８に低減するとともに、生成されるアナログ試験信号の周波数が１／２になることがわかる。

図２Ｃは、デジタル試験信号が２ビット幅の場合に生成されるアナログ試験信号を示す。同図において、アナログ信号生成部４０は、ドライバ回路３０−１からドライバ回路３０−４に入力される２×４ビットのデジタル多重信号をアナログ試験信号に変換する。

例えば、サイクル番号「１」においては、ドライバ回路３０−１からドライバ回路３０−４のそれぞれに対応して、アナログ信号生成部４０は００、１０、１１、０１の２ビットデータを受け取る。アナログ信号生成部４０は、当該２ビットデータに基づく０１１１１０００をデジタル多重信号としてよい。アナログ信号生成部４０は、デジタル多重信号０１１１１０００に対応する電圧のアナログ試験信号を生成する。

図２Ｄは、デジタル試験信号が２ビット幅の場合に生成されるアナログ試験信号の他の一例を示す。デジタル信号生成部２０が出力するデジタル試験信号がｎビット幅の場合、アナログ信号生成部４０は、デジタル試験信号のビット周期の１／ｎ倍の周期でデジタル多重信号をアナログ試験信号に変換してよい。ここで、デジタル試験信号のビット周期とは、デジタル試験信号の論理値が変化するタイミングの最小の間隔である。図２Ｄにおいては、アナログ信号生成部４０は、デジタル試験信号の論理値が変化するタイミング間隔の１／２のタイミング間隔でデジタル多重信号をアナログ試験信号に変換する。

具体的には、アナログ信号生成部４０は、デジタル信号生成部２０から受け取ったそれぞれのドライバ回路３０に対応するデジタル試験信号をパラレル／シリアル変換する。アナログ信号生成部４０は、パラレル／シリアル変換した４ビットのデジタル多重信号をアナログ試験信号に変換する。

例えば、サイクル番号１においては、ドライバ回路３０−１からドライバ回路３０−４のそれぞれに対応して、アナログ信号生成部４０は００、１０、１１、０１の２ビットデータを受け取る。アナログ信号生成部４０は、当該サイクル内において、それぞれの２ビットデータの最下位ビットからなる４ビットデータに相当する電圧のアナログ試験信号を生成する。続いて、同一のサイクル内において、それぞれの２ビットデータの最上位ビットからなる４ビットデータに対応する電圧のアナログ試験信号を生成する。以上の動作により、アナログ信号生成部４０はデジタル試験信号の周波数よりも高い周波数のアナログ試験信号を生成することができる。

図３は、試験装置１００の構成の他の一例を示す。同図において、アナログ信号生成部４０は、出力タイミング発生部５０から出力タイミング信号を取得する。アナログ信号生成部４０は、出力タイミング発生部５０から取得した出力タイミング信号のエッジタイミングでデジタル多重信号をアナログ試験信号に変換する。本構成においては、アナログ信号生成部４０はデジタル信号生成部２０が出力するすべてのデジタル試験信号を用いてアナログ試験信号を生成することができるので、図１の構成に比べてアナログ試験信号の階調数を増やすことができる。

図４は、試験装置１００の構成の他の一例を示す。同図において、アナログ信号生成部４０は、出力タイミング発生部５０が出力する出力タイミング信号のエッジタイミングで、ドライバ回路３０−１に入力される複数ビット幅のデジタル試験信号をアナログ試験信号に変換する。例えば、デジタル信号生成部２０がドライバ回路３０−１に対して８ビット幅のデジタル試験信号を出力する場合、アナログ信号生成部４０は当該デジタル試験信号に基づいて２５６階調のアナログ試験信号を生成することができる。

アナログ信号生成部４０は、複数のドライバ回路のうちの一つに入力されるｎビット幅のデジタル試験信号に基づいて、ｎ×ｍビット周期ごとにシリアル／パラレル変換することによりデジタル多重信号を生成してもよい。具体的には、アナログ信号生成部４０は、ドライバ回路３０−１に入力されるデジタル多重信号を、アナログ試験信号の階調数に応じたビット数ごとにシリアル／パラレル変換してよい。より具体的には、アナログ信号生成部４０は、アナログ試験信号の階調数が２^ｎ×ｍである場合に、デジタル試験信号をｎ×ｍビットごとにシリアル／パラレル変換してよい。

例えば、アナログ信号生成部４０は、２^８＝２５６階調のアナログ試験信号を生成する場合、００００１１１１００１１００１１のデジタル試験信号から「００００１１１１」、「００１１００１１」の複数の８ビットのデジタル多重信号を生成する。アナログ信号生成部４０は、生成したデジタル多重信号に対応する値の電圧のアナログ試験信号を生成してよい。

図５は、試験装置１００の構成の他の一例を示す。同図において、試験装置１００は、入力タイミング発生部５２、コンパレータ６０（６０−１、６０−２、・・・、６０−ｍ）、デジタル信号比較部７０（７０−１、７０−２、・・・、７０−ｍ）、記憶部８０（８０−１、８０−２、・・・、８０−ｍ）、およびアナログ信号受信部９０をさらに備える。それぞれのコンパレータ６０は、対応するドライバ回路３０とともに、被試験デバイス２００の対応するデジタル端子に接続される。

ｍ個のコンパレータ６０は、被試験デバイス２００のデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する。コンパレータ６０は、例えば、対応するドライバ回路３０が出力したデジタル試験信号に応じて被試験デバイス２００が出力するデジタル信号を受け取る。コンパレータ６０は、受け取ったデジタル信号の電圧が閾値電圧以上の場合には比較結果の論理値を１として、デジタル信号の電圧が閾値電圧未満の場合には比較結果の論理値を０としてよい。

ｍ個のデジタル信号比較部７０は、それぞれの比較結果と予め定められた期待値とを比較した比較データを出力する。例えば、デジタル信号比較部７０は、デジタル信号生成部２０が生成するデジタル試験信号の試験パターンに対応する期待値を保持し、対応するコンパレータ６０から取得した比較結果の論理値と当該期待値とを順次比較する。デジタル信号比較部７０は、比較結果が一致している場合には論理値を０として、比較結果が一致していない場合には論理値を１とする比較データを生成してよい。

複数の記憶部８０は、対応するデジタル信号比較部７０から受け取った比較データを記憶する。試験装置１００は、記憶部８０が記憶した比較データに基づいて被試験デバイス２００の良否を判定してもよい。例えば、試験装置１００は記憶部８０に記憶された比較データが一定値以上の確率で一致している場合に、被試験デバイス２００を良品であると判定する。試験装置１００は、それぞれの記憶部８０に格納された比較データに基づいて、被試験デバイス２００の対応するデジタル端子から信号を出力する回路の良否を判定してもよい。

アナログ信号受信部９０は、被試験デバイス２００のアナログ出力端子から出力されるアナログ信号を受け、アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換する。具体的には、アナログ信号受信部９０は、当該アナログ信号の周波数の２倍以上の周波数で当該アナログ信号をサンプリングする。アナログ信号受信部９０は、サンプリングしたアナログ信号をアナログ／デジタル変換する。アナログ信号受信部９０は、入力タイミング発生部５２が生成する入力タイミング信号のエッジタイミングで、アナログ／デジタル変換をしてよい。

アナログ信号受信部９０はサンプリングしたアナログ信号を予め定められた階調数のデジタル変換信号に変換する。例えば、予め定められた階調数が２５６であり、１階調に相当する電圧が０．０１Ｖである場合には、アナログ信号受信部９０は０Ｖから２．５５Ｖまでの範囲のアナログ信号を８ビットのデジタル変換信号に変換する。アナログ信号受信部９０がサンプリングしたアナログ信号の電圧値が１．２８Ｖである場合には、アナログ信号受信部９０は１０００００００で表されるデジタル変換信号を出力する。

アナログ信号受信部９０は、デジタル変換信号をｍ個に分割した分割データをそれぞれのデジタル信号比較部７０に入力する。ここで、ｍは先の階調数に応じた値であってよい。具体的には、アナログ信号受信部９０は、２^ｍが階調数に等しくなるようにｍを選択してよい。先の例の場合、アナログ信号受信部９０はｍ＝８とすることにより、８ビットのデジタルデータを１ビットずつに分割して、デジタル信号比較部７０−１からデジタル信号比較部７０−８のそれぞれに入力してよい。

図６は、デジタル信号比較部７０の構成の一例を示す。それぞれのデジタル信号比較部７０は、被試験デバイス２００から受け取った信号の電圧と予め定められた閾値電圧との比較結果を対応するコンパレータ６０から受け取る。また、それぞれのデジタル信号比較部７０は、対応する分割データをアナログ信号受信部９０から受け取る。

それぞれのデジタル信号比較部７０は、受け取った比較結果または分割データを予め定められた期待値と比較する。デジタル信号比較部７０は、比較した比較データを複数の記憶部８０のいずれかに記憶させる。デジタル信号比較部７０は、被試験デバイス２００から受け取るべきアナログ信号に対応する期待値を保持して、アナログ信号受信部９０から受けた分割データを当該期待値と比較してよい。

デジタル信号比較部７０は、分割データと予め定められた期待値との差が予め定められた範囲内であるか否かに応じて、記憶部８０に記憶させる比較データの論理値を決定してよい。試験装置１００は、記憶部８０に記憶された比較データの論理値に基づいて、被試験デバイス２００のアナログ回路の良否を判定してもよい。

デジタル信号比較部７０は、分割データを期待値と比較することなく、受け取った分割データをそのまま記憶部８０に記憶させてもよい。この場合、試験装置１００は、入力されるアナログ波形を解析するデジタイザとして機能する。

デジタル信号比較部７０は、入力されるデータ種別に応じて動作を切り替えてもよい。例えば、デジタル信号比較部７０は、被試験デバイス２００のデジタル端子から出力されたデジタル信号を受けた場合には、受けたデジタル信号を予め定められた期待値と比較して、比較した結果に応じた比較データを記憶部８０に記憶させる。また、デジタル信号比較部７０は、被試験デバイス２００のアナログ端子が出力したアナログ信号に応じたデジタル変換信号をアナログ信号受信部９０から受けた場合には、受け取ったデジタル変換信号を予め定められた期待値と比較しないで記憶部８０に記憶させる。

以上のように、試験装置１００は、複数のデジタル信号比較部７０を用いて、被試験デバイスのアナログ端子から出力されるアナログ信号をデジタルデータとして記憶させ、アナログ波形の観測または測定を可能にする。従って、試験装置１００は、回路規模を抑えながら、被試験デバイス２００の試験内容に応じて、同時に被試験デバイス２００から入力を受けるデジタル信号の数とアナログ信号の数との割合を最適に配分することができる。

図７は、アナログ信号生成部４０の構成の一例を示す。アナログ信号生成部４０は、デジタルアナログ変換器４２、低域通過出力フィルタ４４、および出力増幅器４６を有する。デジタルアナログ変換器４２は、デジタル多重信号をアナログ試験信号に変換する。デジタルアナログ変換器４２は、低域通過出力フィルタ４４を介して、アナログ試験信号を被試験デバイス２００のアナログ入力端子に入力する。

低域通過出力フィルタ４４は、デジタルアナログ変換器４２から受け取ったアナログ試験信号の高周波成分を除去する。低域通過出力フィルタ４４は、高周波成分を除去した信号を出力増幅器４６に入力してもよい。出力増幅器４６は低域通過出力フィルタ４４から受けた信号を増幅して、被試験デバイス２００のアナログ入力端子に入力する。

図８は、アナログ信号受信部９０の構成の一例を示す。アナログ信号受信部９０は、入力増幅器９２、低域通過入力フィルタ９４、およびアナログデジタル変換器９６を有する。アナログデジタル変換器９６は、低域通過入力フィルタ９４を介して被試験デバイス２００のアナログ端子から出力されたアナログ信号を受け取る。また、アナログデジタル変換器９６は、被試験デバイス２００のデジタル端子から出力される信号の論理値の変化タイミングに同期した入力タイミング信号に応じてデジタル変換信号に変換する。

アナログデジタル変換器９６は、入力タイミング発生部５２が発生する入力タイミング信号のエッジタイミングで被試験デバイス２００のデジタル端子から出力される信号をサンプリングしてよい。アナログデジタル変換器９６は、サンプリングしたアナログ信号を予め定められた階調数に対応する複数のビット数のデジタル変換信号に変換してよい。

図９Ａおよび図９Ｂは、アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。同図において、アナログ信号生成部４０およびアナログ信号受信部９０は、低域通過出力フィルタ４４および低域通過入力フィルタ９４として機能する低域通過フィルタ１１０を備える。

低域通過フィルタ１１０は、アナログ信号生成部４０が被試験デバイス２００のアナログ端子にアナログ試験信号を入力する場合には、デジタルアナログ変換器４２が出力するアナログ試験信号の入力を受けてアナログ端子に出力する（図９Ａ）。低域通過フィルタ１１０は、アナログ信号受信部９０が被試験デバイス２００のアナログ端子から出力されるアナログ信号を受ける場合には、アナログ端子から受けたアナログ信号を受けてアナログデジタル変換器に出力する（図９Ｂ）。

図９Ａおよび図９Ｂにおいて、試験装置１００は出力切替部１２０および入力切替部１３０をさらに備える。入力切替部１３０は、デジタルアナログ変換器４２の出力信号およびアナログ端子の出力信号のいずれを低域通過フィルタ１１０に入力するかを切り替える。また、出力切替部１２０は、低域通過フィルタ１１０が出力する信号をアナログデジタル変換器９６およびアナログ端子のいずれに入力するかを切り替える。

アナログ信号生成部４０がアナログ端子にアナログ試験信号を入力する場合には、入力切替部１３０は、デジタルアナログ変換器４２の出力信号を低域通過フィルタ１１０に入力する。また、出力切替部１２０は、低域通過フィルタ１１０が出力する信号をアナログ端子に入力する。アナログ信号受信部９０が、アナログ端子が出力する信号を受信する場合には、入力切替部１３０は、アナログ端子の出力信号を低域通過フィルタ１１０に入力する。また、出力切替部１２０は、低域通過フィルタ１１０が出力する信号をアナログデジタル変換器９６に入力する。

試験装置１００は、アナログ端子にアナログ試験信号を入力するか否かに応じて、出力切替部１２０および入力切替部１３０の極性を切り替えてよい。アナログ信号生成部４０およびアナログ信号受信部９０が低域通過フィルタ１１０を共用することによって、アナログ信号生成部４０およびアナログ信号受信部９０は回路規模を削減するとともに、消費電力を低減することができる。

図９Ｃは、アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。試験装置１００は、入力切替部１３０および出力切替部１２０を制御することにより、被試験デバイス２００のアナログ出力端子から出力される信号を試験装置１００内で折り返して、被試験デバイス２００のアナログ入力端子に入力することができる。当該構成により、試験装置１００は、被試験デバイス２００のアナログ回路のループバック試験をすることができる。

図１０Ａおよび図１０Ｂは、アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。同図において、試験装置１００は入出力切替部１４０をさらに備える。入出力切替部１４０は、アナログ端子にアナログ信号生成部４０を接続するか否かを切り替える。入出力切替部１４０がアナログ端子にアナログ信号生成部４０を接続する場合には、入力切替部１３０はデジタルアナログ変換器４２の出力信号を低域通過フィルタ１１０に入力する。また、出力切替部１２０は低域通過フィルタ１１０が出力する信号をアナログ端子に入力する（図１０Ａ）。

入出力切替部１４０がアナログ端子にアナログ信号生成部４０を接続しない場合には、入力切替部１３０はアナログ端子の出力信号を低域通過フィルタ１１０に入力する。また、出力切替部１２０は低域通過フィルタ１１０が出力する信号をアナログデジタル変換器９６に入力する（図１０Ｂ）。試験装置１００は、アナログ試験信号を被試験デバイス２００に入力する場合と被試験デバイス２００が出力するアナログ信号を受ける場合とにおいて、出力切替部１２０および入力切替部１３０を入出力切替部１４０に同期して切り替えることにより、アナログ入出力端子を介して被試験デバイス２００を試験することができる。

図１１は、アナログ信号生成部４０およびアナログ信号受信部９０の構成の他の一例を示す。同図において、入出力切替部１４０は、アナログ信号生成部４０を被試験デバイス２００のアナログ入出力端子に接続するか否かを切り替える。

試験装置１００がアナログ試験信号を被試験デバイス２００に入力する場合には、入出力切替部１４０はアナログ信号生成部４０を被試験デバイス２００に接続する。アナログ信号受信部９０が被試験デバイス２００から出力されるアナログ信号を受け取る場合には、入出力切替部１４０はアナログ信号生成部４０を被試験デバイス２００に接続しない。

試験装置１００は、アナログ信号生成部４０が生成した信号を、入出力切替部１４０を介してアナログ信号受信部９０に折り返してもよい。試験装置１００は、折り返されたアナログ信号をデジタル信号比較部７０に入力することにより、アナログ信号生成部４０が生成するアナログ信号の特性を測定することができる。

また、試験装置１００は、アナログ信号生成部４０が生成した予め定められた周波数のアナログ信号をアナログ信号受信部９０に折り返し、折り返されたアナログ信号をデジタル信号比較部７０に入力してもよい。試験装置１００は、折り返されたアナログ信号を予め定められた期待値と比較することにより、アナログ信号生成部４０およびアナログ信号受信部９０のキャリブレーションをすることができる。

以上のように、試験装置１００は、回路規模を抑えながら、被試験デバイス２００の試験内容に応じて、同時に被試験デバイス２００に出力するデジタル試験信号の数とアナログ試験信号の数との割合、および、同時に被試験デバイス２００から入力されるデジタル信号の数とアナログ信号の数との割合を最適に配分することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

２０ デジタル信号生成部、３０ ドライバ回路、４０ アナログ信号生成部、４２ デジタルアナログ変換器、４４ 低域通過出力フィルタ、４６ 出力増幅器、５０ 出力タイミング発生部、５２ 入力タイミング発生部、６０ コンパレータ、７０ デジタル信号比較部、８０ 記憶部、９０ アナログ信号受信部、９２ 入力増幅器、９４ 低域通過入力フィルタ、９６ アナログデジタル変換器、１００ 試験装置、１１０ 低域通過フィルタ、１２０ 出力切替部、１３０ 入力切替部、１４０ 入出力切替部、２００ 被試験デバイス

Claims (15)

1. 被試験デバイスを試験する試験装置であって、
   ｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力するデジタル信号生成部と、
   前記被試験デバイスの複数のデジタル端子にそれぞれ接続される複数のドライバ回路と、
   前記デジタル信号生成部が前記複数のドライバ回路に対して出力する前記デジタル試験信号に基づくｎ×ｍビット（但し、ｍは２以上の整数）のデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成するアナログ信号生成部と
   を備える試験装置。
2. 前記デジタル試験信号の論理値を変化させる出力タイミング信号を生成する出力タイミング発生部をさらに備え、
   前記デジタル信号生成部は、前記出力タイミング信号に基づいて、前記デジタル多重信号を前記アナログ信号生成部および前記複数のドライバ回路に入力する請求項１に記載の試験装置。
3. 前記アナログ信号生成部は、前記出力タイミング発生部から前記出力タイミング信号を取得し、前記出力タイミング信号のエッジタイミングで前記デジタル多重信号をアナログ試験信号に変換する請求項２に記載の試験装置。
4. 前記アナログ信号生成部は、前記デジタル試験信号のうちの１つの前記デジタル試験信号のエッジタイミングで、前記デジタル多重信号をアナログ試験信号に変換する請求項１から３のいずれか一項に記載の試験装置。
5. 前記アナログ信号生成部は、前記デジタル試験信号のビット周期の１／ｎ倍の周期で前記デジタル多重信号を前記アナログ試験信号に変換する請求項１から４のいずれか一項に記載の試験装置。
6. 前記アナログ信号生成部は、前記複数のドライバ回路のうちの一つに入力されるｎビット幅のデジタル試験信号に基づいてｎ×ｍビット周期ごとにデジタル多重信号を生成する請求項１から５のいずれか一項に記載の試験装置。
7. 前記被試験デバイスのデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する複数のコンパレータと、
   それぞれの前記比較結果と予め定められた期待値とを比較した比較データを出力する複数のデジタル信号比較部と、
   対応する前記比較データを記憶する複数の記憶部と、
   前記被試験デバイスのアナログ出力端子から出力されるアナログ信号を受け、前記アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換し、前記デジタル変換信号をｍ個に分割した分割データを前記複数のデジタル信号比較部のそれぞれに入力するアナログ信号受信部と
   をさらに備え、
   前記複数のデジタル信号比較部のそれぞれは、前記分割データを前記複数の記憶部のいずれかに記憶させる請求項１から６のいずれか一項に記載の試験装置。
8. 前記被試験デバイスのデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する複数のコンパレータと、
   それぞれの前記比較結果と予め定められた期待値とを比較した比較データを出力する複数のデジタル信号比較部と、
   対応する前記比較データを記憶する複数の記憶部と、
   前記被試験デバイスのアナログ出力端子から出力されるアナログ信号を受け、前記アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換し、前記デジタル変換信号をｍ個に分割した分割データを前記複数のデジタル信号比較部のそれぞれに入力するアナログ信号受信部と
   をさらに備え、
   前記複数のデジタル信号比較部のそれぞれは、前記分割データと前記予め定められた期待値とを比較した比較データを前記複数の記憶部のいずれかに記憶させる請求項１から６のいずれか一項に記載の試験装置。
9. 前記アナログ信号生成部は、デジタルアナログ変換器と低域通過出力フィルタとを有し、
   前記デジタルアナログ変換器は、前記デジタル多重信号を前記アナログ試験信号に変換し、前記低域通過出力フィルタを介して、前記アナログ試験信号を前記被試験デバイスのアナログ入力端子に入力し、
   前記アナログ信号受信部は、低域通過入力フィルタとアナログデジタル変換器とを有し、
   前記アナログデジタル変換器は、前記低域通過入力フィルタを介して前記被試験デバイスのアナログ端子から出力されたアナログ信号を受け取り、前記デジタル端子から出力される信号の論理値の変化タイミングに同期した入力タイミング信号に応じて前記デジタル変換信号に変換する請求項７または８に記載の試験装置。
10. 前記低域通過出力フィルタおよび前記低域通過入力フィルタとして機能する低域通過フィルタを備え、
    前記被試験デバイスのアナログ端子に前記アナログ試験信号を入力する場合には、前記低域通過フィルタは前記デジタルアナログ変換器が出力する前記アナログ試験信号の入力を受けて前記アナログ端子に出力し、
    前記被試験デバイスのアナログ端子から出力されるアナログ信号を受ける場合には、前記低域通過フィルタは前記アナログ端子から受けたアナログ信号を受けて前記アナログデジタル変換器に出力する請求項９に記載の試験装置。
11. 前記デジタルアナログ変換器の出力信号および前記アナログ端子の出力信号のいずれを前記低域通過フィルタに入力するかを切り替える入力切替部と、
    前記低域通過フィルタが出力する信号を前記アナログデジタル変換器および前記アナログ端子のいずれに入力するかを切り替える出力切替部と
    をさらに備え、
    前記アナログ信号生成部が前記アナログ端子に前記アナログ試験信号を入力する場合には、前記入力切替部は前記デジタルアナログ変換器の出力信号を前記低域通過フィルタに入力し、かつ、前記出力切替部は前記低域通過フィルタが出力する信号を前記アナログ端子に入力し、
    前記アナログ信号受信部が、前記アナログ端子が出力する信号を受信する場合には、前記入力切替部は前記アナログ端子の出力信号を前記低域通過フィルタに入力し、かつ、前記出力切替部は前記低域通過フィルタが出力する信号を前記アナログデジタル変換器に入力する請求項１０に記載の試験装置。
12. 前記アナログ端子に前記アナログ信号生成部を接続するか否かを切り替える入出力切替部と
    をさらに備え、
    前記入出力切替部が前記アナログ端子に前記アナログ信号生成部を接続する場合には、前記入力切替部は前記デジタルアナログ変換器の出力信号を前記低域通過フィルタに入力し、かつ、前記出力切替部は前記低域通過フィルタが出力する信号を前記アナログ端子に入力し、
    前記入出力切替部が前記アナログ端子に前記アナログ信号生成部を接続しない場合には、前記入力切替部は前記アナログ端子の出力信号を前記低域通過フィルタに入力し、かつ、前記出力切替部は前記低域通過フィルタが出力する信号を前記アナログデジタル変換器に入力する請求項１１に記載の試験装置。
13. 被試験デバイスのデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する複数のコンパレータと、
    それぞれの前記比較結果と予め定められた期待値とを比較した比較データを出力する複数のデジタル信号比較部と、
    対応する前記比較データを記憶する記憶部と、
    前記被試験デバイスのアナログ出力端子から出力されるアナログ信号を受け、前記アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換し、前記デジタル変換信号をｍ個に分割した分割データを前記複数のデジタル信号比較部のそれぞれに入力するアナログ信号受信部と
    を備え、
    前記複数のデジタル信号比較部のそれぞれは、前記分割データを前記記憶部に記憶させる試験装置。
14. 被試験デバイスのデジタル端子から出力される信号を受け取り、受け取った信号の電圧と予め定められた閾値電圧との比較結果を出力する複数のコンパレータと、
    それぞれの前記比較結果と予め定められた期待値とを比較した比較データを出力する複数のデジタル信号比較部と、
    対応する前記比較データを記憶する記憶部と、
    前記被試験デバイスのアナログ出力端子から出力されるアナログ信号を受け、前記アナログ信号をｋ×ｍビット（ただし、ｋは１以上の整数）のデジタル変換信号に変換し、前記デジタル変換信号をｍ個に分割した分割データを前記複数のデジタル信号比較部のそれぞれに入力するアナログ信号受信部と
    を備え、
    前記複数のデジタル信号比較部のそれぞれは、前記分割データと予め定められた期待値とを比較した比較データを前記記憶部に記憶させる試験装置。
15. ｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力するデジタル信号生成部と、
    被試験デバイスの複数のデジタル端子にそれぞれ接続される複数のドライバ回路と、
    前記デジタル信号生成部が前記複数のドライバ回路に対して出力する前記デジタル試験信号に基づくｎ×ｍビット（但し、ｍは２以上の整数）のデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成するアナログ信号生成部と
    を備える電子デバイス。

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