JPH1165897A - デバッガ内蔵マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 簡便性・利便性の高いデバッガ内蔵マイクロ
プロセッサを得る。 【解決手段】 ＣＰＵ２の動作状態を被検出データとし
て入力し、入出力部３がこの被検出データの検出結果を
出力し、所定の保持された基準値と被検出データとを比
較する。２つのイベント検出部４、５がこの比較の結果
を出力し、出力された結果をカウンタ７がカウントす
る。このカウントにおいて、カウンタ制御部６が一方の
検出結果に基づきカウント可能状態とし、且つ他方の検
出結果によりカウント停止状態とし、ＣＰＵ２のプログ
ラム動作をデバッグするデバッグ機能部を一の半導体上
に構成している。本構成によれば、ＲＡＭを必要としな
いため回路サイズがコンパクトであり、このため一つの
半導体内に実装可能となる。また、任意のアドレスにお
いてカウントの開始および終了ができ、高精度で、また
使い勝手も向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバッガ内蔵マイ
クロプロセッサに関し、特に、ソフトウェア開発用のデ
バッガを内蔵したデバッガ内蔵マイクロプロセッサに関
する。

【０００２】

【従来の技術】従来、特に昨今、デバッガ内蔵マイクロ
プロセッサが注目を浴びている。その理由は、音声、サ
ウンド、画像、データ通信等のマルチメディア系アプリ
ケーションでは、一つのプロセッサで種々のアプリケー
ションを実行させることにより、システムのコストを下
げようとしている。このようなプロセッサ用ソフトウェ
アのデバッグは、色々な観点から行う必要がある。例え
ば、プログラムの論理性の確認、データの正当性の確認
などである。このような確認処理において、デバッガ内
蔵マイクロプロセッサは利用価値・利便性等があるから
である。

【０００３】しかし、従来のソフトウェアと新しいマル
チメディアアプリケーションのソフトウェアには違いが
ある。これは、マルチメディア系アプリケーションは、
ある決まったサイクル内で色々な処理を施す必要があ
る。例えば、サウンド・アプリケーションでは、４４．
１ＫＨｚでサンプリングするため、約２０μsec 内で種
々のアプリケーションを実行する。通常アプリケーショ
ンの切り替えを出来るだけソフトウェア設計時に意識し
ないように、リアルタイムＯＳを用いてプログラミング
する。

【０００４】しかしこのリアルタイムＯＳを使えばすべ
てが解決するわけではない。なぜならば、先ほどのサウ
ンド系アプリケーションであれば、２０μsec 以内にす
べての処理が終わるかどうかの確認が必要だからであ
る。このようなことには、リアルタイムＯＳは関知しな
い。処理が終了しなければ次の処理に影響が出る。この
ため、ソフトウェアのデバッグは、先ほど述べた論理性
の確認、データの正当性の他に、処理時間のチェックが
必要である。

【０００５】処理時間を確認する方法としては、従来よ
りいくつかの方法が提案されている。例えば、ソフトウ
ェアシミュレータを用いて計測する方法、ハードウェア
エミュレータを用いて実際に実時間でプログラムを動作
させ計測する方法、などである。

【０００６】ハードウェアエミュレータ等のデバッガを
用いる方法について次に説明する。通常、ハードウェア
デバッガでは、デバッグのための機能をいくつかの半導
体を組み合わせて構成している。ここでも各素子は専用
の半導体である。

【０００７】従来の技術の動作例を、図３に基づき説明
する。図３は従来の被デバッグＣＰＵをデバッグする回
路構成例を示している。本従来例のデバッグ回路は、被
デバッグＣＰＵ３１、レジスタ３２、トレースＲＡＭ３
３、双方向バッファ３４、インバータ３５、バッファ３
６、ＡＮＤ素子３７、ＡＮＤ素子３８、主記憶３９、シ
ステムバス４０、アドレスレジスタ４１、被デバッグ装
置の主記憶４２、被デバッグ装置のアドレスバス４３、
システムバス４４、プログラム開発装置ホストプロセッ
サバス４５、アドレス情報出力タイミング信号４６、マ
ッピング情報信号４７、カウンタ５２、フリップフロッ
プ５３、ＡＮＤ素子５４、クロック信号５５、の各構成
部および信号系とにより構成される。

【０００８】上記構成の従来のデバッグ回路において、
被デバッグマイクロプロセッサ（ＣＰＵ）３１よりアド
レス情報がバス４４に出力され、引き続いてアドレス情
報出力タイミング信号４６が出力されると、まず、アド
レス情報出力タイミング信号４６がＲＡＭ３３の書き込
み信号端子に入力され、その時のカウンタの内容がＲＡ
Ｍ３３に書き込まれる。アドレス情報出力タイミング信
号４６がレジスタ３２のクロック端子に加わり、バス４
４上のアドレス情報がレジスタ３２に格納されＲＡＭ３
３のアドレス入力が変化する。更新されたアドレスによ
りＲＡＭ３３の該当する内容が読み出され、カウンタ５
２の入力端子に印加され、アドレス情報出力タイミング
信号４６によりカウンタ５２に取り込まれる。

【０００９】一方、デバッガは、被開発プログラムの動
作特性の測定を開始するため、プログラム開発装置のホ
ストプロセッサバス（単に、バスともいう）４５に接続
されたフリップフロップ（Ｆ／Ｆ）５３をセットし、Ａ
ＮＤ素子５４のゲートが開き単位時間クロック信号５５
がカウンタ５２のカウントアップ端子に印加される。ま
た、カウンタ５２は、ＲＡＭ３３によってプリセットさ
れた値よりカウントアップ動作を開始する。このカウン
トアップ動作は、被デバッグマイクロプロセッサ３１よ
り、次のアドレス情報出力タイミング信号４６が出力さ
れるまで続行される。

【００１０】上記タイミング信号４６が出力されると、
その時点でカウンタ５２の値がＲＡＭ３３の同一記憶位
置に書き込まれ、書き込まれた後に再び更新されたアド
レスで、上述と全く同様の動作が繰り返される。したが
って、被デバッグマイクロプロセッサ３１が、プログラ
ムによりＡ番地、Ｂ番地、Ａ番地と主記憶をアクセスし
たとすると、上記動作によりＲＡＭ３３のＡ番地に相当
する記憶位置には、Ａ番地にアクセスしていた時間の累
計がカウント値として記憶されている。更に、ＲＡＭ３
３のアドレス入力をレジスタ３２のアドレス出力の一
部、例えば上位８ビットのみとすることにより、２５６
後をブロックとしてプログラム実行時間を計測できる。

【００１１】本願発明と技術分野が類似する他の従来例
として、特開昭５９−５７３５５号公報の「プログラム
開発装置」は、マイクロプロセッサから出力されるアド
レス情報を記憶するレジスタと記憶装置とカウンタとを
設け、アドレス情報が出されてからの経過時間をカウン
タにより計時し、アドレスが更新される毎にその内容を
記憶装置に格納する。このことにより、プログラムの各
処分毎の実行時間を検出している。本機能は、図３に示
した従来例に相当する。

【００１２】

【発明が解決しようとする課題】しかしながら、これら
の方法にはいくつかの欠点がある。パソコンやワークス
テーション上で、ソフトウェアシミュレータを使いソフ
トウェアだけで計測する方法では、実行するのに膨大な
時間がかかる。サウンド系では、少なくとも数秒間のデ
ータを入力して計測しなけらばならない。通常のソフト
ウェアシミュレータは、実際に動作する時間の１０００
倍〜１００００倍程度かかるので、例えば、５秒のデー
タを実行しようとすると５０００秒以上もかかることに
なる。これではデバッグにも膨大な時間がかかってしま
う。また、入力データをつくるのも大変である。このよ
うな方式では次のような問題を生じさせる。

【００１３】まず、処理実行時間を計るために、アドレ
ス情報タイミング信号によりカウントされた値をＲＡＭ
の中に書き込んでいる。これは、すなわち、ＲＡＭが不
可欠であることを示している。アドレス範囲が大きけれ
ばそれだけの膨大なメモリが必要である。

【００１４】また、このようなシステムは、昨今の非常
に高速なＣＰＵの場合適用できない。なぜなら、ＣＰＵ
の出力を基にＣＰＵ外部でカウントしＲＡＭに書き込む
という作業のために、各素子で遅延時間が発生し、ＣＰ
Ｕの１命令実行時間内でこの処理が行えなくなる。つま
り、計測すると、ＣＰＵの実時間動作を遅くして計測し
なければならないという状態が生じる。

【００１５】高速なＣＰＵ、特にＤＳＰと呼ばれる信号
処理プロセッサの場合に、この弊害は特に顕著である。
最近のＤＳＰでは、簡単なプログラムデバッグ機能がデ
バイス内部に装備されているものもある。半導体内部で
このような機能を実現する場合には、通常このような遅
延は専用デバイスを組み合わせて作る場合と比べて問題
にならない。

【００１６】更に、メモリ量を減らして測定しようとす
ると、前述のようにアドレスの幅を制限しなければなら
ない。これは、ブロック単位でしか計測出来ないことを
意味している。従来技術の例では２５６ワード単位に測
定するようになっているが、通常アプリケーションは、
２５６ワードブロック単位で整理され、きれいに置かれ
ることはない。このため、アプリケーションすべてを測
定しようとすると、このアプリケーションが置かれてい
るすべてのブロックについて測定しなければならない。
これは厳密性に欠けることになる。

【００１７】このようなモジュールを正しく計測する場
合には、モジュールすべてのアドレスについて計測して
処理時間を判断しなければならず、膨大なメモリ量が必
要である。また、実行を開始する手段がプログラム開発
装置からのみであるため、あるＣＰＵの状態を検出し
て、それをトリガとして開始するといったことができず
不便である問題を伴う。

【００１８】本発明は、簡便性・利便性の高いデバッガ
内蔵マイクロプロセッサを提供することを目的とする。

【００１９】

【課題を解決するための手段】かかる目的を達成するた
め、本発明のデバッガ内蔵マイクロプロセッサは、所定
のＣＰＵの動作状態を被検出データとして入力し、この
被検出データの検出結果を出力する入出力部と、所定の
保持された基準値と被検出データとを比較し、この比較
の結果を出力する２つのイベント検出部と、出力された
結果をカウントするカウンタと、カウンタを一方のイベ
ント検出部の結果に基づきカウント可能状態とし、且つ
他方のイベント検出部の検出結果によりカウント停止状
態とするカウンタ制御部とを有し、所定のＣＰＵとこの
ＣＰＵのプログラム動作をデバッグするデバッグ機能部
とが一の半導体上に構成されたことを特徴としている。

【００２０】また、上記のカウンタ制御検出部は、カウ
ントアップ信号であるカウントクロックに基づきカウン
タのカウント動作を行なわせ、カウントアップ信号を、
ＣＰＵの実行クロックとするとよい。

【００２１】なお、上記のイベント検出部は、基準値と
カウンタのカウント数とを比較し、この比較結果が一致
した場合にはカウント終了信号をカウンタ制御部に出力
し、さらには、基準値を保持する保持手段を具備し、こ
の保持手段が入出力部を介して入力された基準値を保持
するとよい。

【００２２】さらに、デバッガ内蔵マイクロプロセッサ
は、２つのイベント検出部を１組とし少なくとも２組の
イベント検出部と、カウンタのカウント数値を保持する
保持回路と、カウント数値を読み出す読み出し回路とを
有し、ＣＰＵの実行期間の把握を可能とするとよい。

【００２３】

【発明の実施の形態】次に添付図面を参照して本発明に
よるデバッガ内蔵マイクロプロセッサの実施の形態を詳
細に説明する。図１および図２を参照すると、本発明の
デバッガ内蔵マイクロプロセッサの実施形態が示されて
いる。

【００２４】＜実施形態＞図１は、本発明のデバッガ内
臓マイクロプロセッサの実施形態の回路構成ブロック図
である。本実施形態のデバッガ内臓マイクロプロセッサ
（以降、単に半導体１ともいう）は、ＣＰＵ２とデバッ
ガとを内蔵している。デバッガは、入出力部３、イベン
ト検出部４および５、カウンタ制御部６、カウンタ７、
の各部により構成される。

【００２５】本構成の半導体１の要部の信号関係は、カ
ウントアップ信号８、ＣＰＵ実行状態データ９、ＣＰＵ
実行状態データ１０、カウント開始信号１１、カウント
終了信号１２、データバス１３、データバス１４、カウ
ンタ制御線１５、データバス１６、リセット信号１７、
カウント開始制御信号１８、カウント終了制御信号１
９、データバス２０、動作クロック２１等である。半導
体１には、外部からデータバス２０を通して所定のデー
タを、入出力部３経由で本デバッガに入出力することが
できる構成となっている。

【００２６】まず、カウントを開始する条件を、前述の
入出力部３を通じてイベント検出部４に基準データとし
て設定する。この条件には種々のものが考えられるがこ
こでは特定しない。例えば、ＣＰＵが割り込みを発生す
るとか、ある特定のアドレスをアクセスするとかであ
る。また、同様にしてイベント検出部５にカウント終了
の条件を設定しておく。これらイベント検出部は、ＣＰ
Ｕ１の状態をＣＰＵ実行状態データとして入力してい
る。イベント検出部４とイベント検出部５に設定した基
準データは、ＣＰＵ１から入力されるＣＰＵ実行状態デ
ータと比較される。

【００２７】カウンタ制御部６は、カウンタ７を制御す
る機能を有している。カウンタ７を制御するためのコマ
ンドなどは、入出力部３を通して入力される。カウンタ
７をリセットするためのリセット信号１７、データをプ
リセットするための制御線１５、データバス１６など
で、カウンタ７を制御する。

【００２８】まず、前述した方法でイベント検出部４、
およびイベント検出部５に基準値を設定する。次にカウ
ンタ制御部６に対して、カウンタ７をカウント可能状態
にするようなコマンドを、バス１３を通して半導体１の
外部より発行する。これは、コマンドでなくても制御信
号でもかまわない。このような状態で、ＣＰＵ２の状態
が、設定した基準値とイベント検出部４で比較される。
一致した場合には、イベント検出部４でカウント開始信
号１１としてカウンタ制御部６に出力される。出力され
るとカウンタ制御部６は、カウント開始信号１８をカウ
ンタ７に対して出力する。

【００２９】この結果カウンタ７は、カウントアップ信
号であるカウントクロック８に基づきカウント動作を行
なう。このカウントアップ信号としては、通常、ＣＰＵ
２の実行クロックが入力される。さらに、イベント検出
部５で、ＣＰＵ２の状態を設定した基準値と比較され
る。一致した場合には、イベント検出部５でカウント終
了信号１２としてカウンタ制御部６に出力される。出力
されるとカウンタ制御部６は、カウント終了信号１９を
カウンタ７に対して出力する。終了信号１９が入力され
るとカウンタ７は、カウント動作を停止する。この後
に、入出力部３を経由してカウンタ７のデータを読み出
す。

【００３０】これをどのようにして、アプリケーション
の実行時間測定に用いるかを以下に説明する。まず、測
定したいアプリケーションの実行開始アドレスをイベン
ト検出部４に設定し、実行終了アドレスをイベント検出
部５に設定する。例えば、リアルタイムＯＳ上でアプリ
ケーションが起動されるのは通常割り込みであるので、
ある割り込み処理のアドレスを設定すれば良い。ＣＰＵ
２が実行開始アドレスをアクセスするとカウンタ７がカ
ウントを開始し、イベント検出部５で終了条件がみたさ
れるまで続ける。このカウンタ７の値を読めば、どのく
らい時間がかかったかがわかる。

【００３１】＜実施形態の応用例＞図２は、上記実施形
態のデバッガ内臓マイクロプロセッサを利用した、応用
例の回路構成ブロック図である。本応用例は、実施形態
で記載した半導体１に、さらに、イベント検出部１０４
および１０５、カウンタ値保持回路１０８および１０
９、読み出し回路１１２、を追加して構成している。

【００３２】上記の実施形態ではイベント検出部４およ
び５を１組みとして有しているが、本応用例では、さら
にイベント検出部１０４および１０５の１組が追加さ
れ、この追加したイベント検出部１０４、１０５に対応
したカウンタ保持回路１０８、１０９、並びに、このカ
ウンタ保持回路１０８、１０９の保持値の読み出しを行
う読み出し回路１１２が追加されている。

【００３３】上記構成部のイベント検出部１０４、１０
５では、実施形態１で記載したイベント検出部４、５と
同様に、ＣＰＵの実行状態データをＣＰＵ２から信号線
１００を通して入力している。また、同様に、カウント
を開始する条件を、前述の入出力部３を通じて信号線１
０１、１０３を通してイベント検出部１０４、１０５に
基準データとして設定する。

【００３４】カウンタ値保持回路１０８と１０９は、イ
ベント検出部１０４、１０５から出力されるイベント一
致信号１０６、１０７により、カウンタの値を保持す
る。例えば、イベント検出部１０４にあるモジュールの
先頭のアドレスを比較値として設定し、イベント検出部
１０５にはこのモジュールの最後のアドレスを比較値と
して設定しておく。まず、カウンタ７が動作を始める。
この後、ＣＰＵがイベント検出部１０４で設定した状態
になると、イベント検出部１０４からイベント一致信号
１０６が出力され、この信号を基に保持回路１０８にそ
の時のカウンタ値が保持される。さらにＣＰＵでの処理
が進み、イベント検出部１０５に設定した値になると、
イベント検出部１０５より一致信号１０７が出力され、
この信号を基に保持回路１０９にその時のカウンタ値が
保持される。

【００３５】次に、この保持回路１０８、１０９に設定
されたデータを読み出し回路１１２を通して読み出す。
この値の差分を見ることにより実行していた期間が把握
できる。

【００３６】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。

【００３７】

【発明の効果】以上の説明より明かなように、本発明の
デバッガ内蔵マイクロプロセッサは、所定のＣＰＵの動
作状態を被検出データとして入力し、この被検出データ
の検出結果を出力し、所定の保持された基準値と被検出
データとを比較し、この比較の結果を出力する。出力さ
れた結果のカウントを制御し、ＣＰＵのプログラム動作
をデバッグするデバッグ機能部を一の半導体上に構成し
ている。本構成によれば、ＲＡＭを必要としないため回
路サイズがコンパクトであり、このため一つの半導体内
に実装可能となる。また、任意のアドレスにおいてカウ
ントの開始および終了ができ、高精度で、また使い勝手
も向上する。

【図面の簡単な説明】

【図１】本発明のデバッガ内臓マイクロプロセッサの実
施形態の回路構成ブロック図である。

【図２】応用例の回路構成ブロック図である。

【図３】従来の被デバッグＣＰＵをデバッグするデバッ
ガの回路構成例を示している。

【符号の説明】

１ 半導体 ２ ＣＰＵ ３ 入出力部 ４ イベント検出部 ５ イベント検出部 ６ カウンタ制御部 ７ カウンタ ８ カウントアップ信号 ９ ＣＰＵ実行状態データ １０ ＣＰＵ実行状態データ １１ カウント開始信号 １２ カウント終了信号 １３ データバス １４ データバス １５ カウンタ制御線 １６ データバス １７ リセット信号 １８ カウント開始制御信号 １９ カウント終了制御信号 ２０ データバス ２１ 動作クロック １０４、１０５ イベント検出部 １０６、１０７ イベント一致信号 １０８、１０９ カウンタ保持回路 １１２ 読み出し回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定のＣＰＵの動作状態を被検出データ
   として入力し、該被検出データの検出結果を出力する入
   出力部と、 所定の保持された基準値と前記被検出データとを比較
   し、該比較の結果を出力する２つのイベント検出部と、 該出力された結果をカウントするカウンタと、 該カウンタを前記一方のイベント検出部の結果に基づき
   カウント可能状態とし、且つ他方のイベント検出部の検
   出結果によりカウント停止状態とするカウンタ制御部と
   を有し、 前記所定のＣＰＵと該ＣＰＵのプログラム動作をデバッ
   グするデバッグ機能部とが一の半導体上に構成されたこ
   とを特徴とするデバッガ内蔵マイクロプロセッサ。
2. 【請求項２】 前記カウンタ制御検出部は、カウントア
   ップ信号であるカウントクロックに基づき前記カウンタ
   のカウント動作を行なわせることを特徴とする請求項１
   記載のデバッガ内蔵マイクロプロセッサ。
3. 【請求項３】 前記カウントアップ信号は、前記ＣＰＵ
   の実行クロックであることを特徴とする請求項１または
   ２記載のデバッガ内蔵マイクロプロセッサ。
4. 【請求項４】 前記イベント検出部は、前記基準値と前
   記カウンタのカウント数とを比較し、該比較結果が一致
   した場合にはカウント終了信号を前記カウンタ制御部に
   出力することを特徴とする請求項１から３の何れか１項
   に記載のデバッガ内蔵マイクロプロセッサ。
5. 【請求項５】 前記イベント検出部は、前記基準値を保
   持する保持手段を具備し、該保持手段は前記入出力部を
   介して入力された前記基準値を保持することを特徴とす
   る請求項１から４の何れか１項に記載のデバッガ内蔵マ
   イクロプロセッサ。
6. 【請求項６】 前記デバッガ内蔵マイクロプロセッサ
   は、前記２つのイベント検出部を１組とし少なくとも２
   組のイベント検出部と、前記カウンタのカウント数値を
   保持する保持回路と、前記カウント数値を読み出す読み
   出し回路とを有し、前記ＣＰＵの実行期間の把握を可能
   としたことを特徴とする請求項１から５の何れか１項に
   記載のデバッガ内蔵マイクロプロセッサ。