JPH1165930A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH1165930A JPH1165930A JP9224589A JP22458997A JPH1165930A JP H1165930 A JPH1165930 A JP H1165930A JP 9224589 A JP9224589 A JP 9224589A JP 22458997 A JP22458997 A JP 22458997A JP H1165930 A JPH1165930 A JP H1165930A
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- address
- microprocessor
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 割り込み処理時のＴＬＢ入れ替えに起因する
処理性能の低下を回避できるマイクロプロセッサを提供
する。 【解決手段】 ＭＭＵを内臓したマイクロプロセッサで
ある。プログラムの内容に応じた複数のＴＬＢ１２０ａ
および１２０ｂを有している。ＴＬＢ１２０ａおよび１
２０ｂはそれぞれ、仮想アドレス対物理アドレスの変換
表を格納している。
処理性能の低下を回避できるマイクロプロセッサを提供
する。 【解決手段】 ＭＭＵを内臓したマイクロプロセッサで
ある。プログラムの内容に応じた複数のＴＬＢ１２０ａ
および１２０ｂを有している。ＴＬＢ１２０ａおよび１
２０ｂはそれぞれ、仮想アドレス対物理アドレスの変換
表を格納している。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、特に、ＭＭＵ（メモリマネージメントユニッ
ト）を内臓したマイクロプロセッサに関する。
サに関し、特に、ＭＭＵ（メモリマネージメントユニッ
ト）を内臓したマイクロプロセッサに関する。
【０００２】
【従来の技術】この種のマイクロプロセッサでは、ＣＰ
Ｕから出力されるアドレスをメインメモリ内のアドレス
変換テーブルで変換し、変換されたアドレスをアドレス
バスを通して出力する。アドレス変換は、メインメモリ
を介して行うと、オーバーヘッドが非常に大きくなり、
マイクロプロセッサの高速処理に関して不利である。こ
のため、一度メインメモリを介してアドレス変換したア
ドレスをアドレス変換テーブルキャッシュとしてのＴＬ
Ｂ（Translation Lookaside Buffer、変換索引バッフ
ァ）内にキャッシングし、２回目以降のアドレス変換は
ＴＬＢを介して行い、マイクロプロセッサの高速処理を
実現することが多い。
Ｕから出力されるアドレスをメインメモリ内のアドレス
変換テーブルで変換し、変換されたアドレスをアドレス
バスを通して出力する。アドレス変換は、メインメモリ
を介して行うと、オーバーヘッドが非常に大きくなり、
マイクロプロセッサの高速処理に関して不利である。こ
のため、一度メインメモリを介してアドレス変換したア
ドレスをアドレス変換テーブルキャッシュとしてのＴＬ
Ｂ（Translation Lookaside Buffer、変換索引バッフ
ァ）内にキャッシングし、２回目以降のアドレス変換は
ＴＬＢを介して行い、マイクロプロセッサの高速処理を
実現することが多い。
【０００３】図４は、従来のこの種のマイクロプロセッ
サの構成を示すブロック図である。図４を参照して、マ
イクロプロセッサ３００は、ＣＰＵ３１０と、ＴＬＢ３
２０と、ＴＬＢ入れ替え回路３３０と、タイマ３４０
と、仮想アドレスバス３６０と、物理アドレスバス３７
０と、データバス３８０とを有している。また、マイク
ロプロセッサ３００には、メインメモリ４００が接続し
ている。
サの構成を示すブロック図である。図４を参照して、マ
イクロプロセッサ３００は、ＣＰＵ３１０と、ＴＬＢ３
２０と、ＴＬＢ入れ替え回路３３０と、タイマ３４０
と、仮想アドレスバス３６０と、物理アドレスバス３７
０と、データバス３８０とを有している。また、マイク
ロプロセッサ３００には、メインメモリ４００が接続し
ている。
【０００４】マイクロプロセッサ３００が動作すると、
ＣＰＵ３１０は、ＴＬＢアクセス信号Ｓ３１および仮想
アドレスを出力する。仮想ドレスは、仮想アドレスバス
３６０を通して、ＴＬＢ３２０に入力される。
ＣＰＵ３１０は、ＴＬＢアクセス信号Ｓ３１および仮想
アドレスを出力する。仮想ドレスは、仮想アドレスバス
３６０を通して、ＴＬＢ３２０に入力される。
【０００５】メインメモリ４００には、仮想アドレス対
物理アドレスの変換表が格納されている。ＴＬＢ３２０
にも、仮想アドレス対物理アドレスへの変換表が格納さ
れている。しかし、ＴＬＢ３２０の変換表には最近のア
ドレス変換の結果が格納されているに過ぎず、全ての仮
想空間に対応した変換表はあくまでもメインメモリ４０
０の変換表に格納されている。
物理アドレスの変換表が格納されている。ＴＬＢ３２０
にも、仮想アドレス対物理アドレスへの変換表が格納さ
れている。しかし、ＴＬＢ３２０の変換表には最近のア
ドレス変換の結果が格納されているに過ぎず、全ての仮
想空間に対応した変換表はあくまでもメインメモリ４０
０の変換表に格納されている。
【０００６】ＴＬＢ３２０は、ＣＰＵ３１０から与えら
れた仮想アドレスが自らのアドレス変換表に存在する場
合には、物理アドレスに変換する。ＴＬＢ３２０は、変
換した物理アドレスを、物理アドレスバス３７０を通し
て出力する。物理アドレスは、メインメモリ４００に入
力される。
れた仮想アドレスが自らのアドレス変換表に存在する場
合には、物理アドレスに変換する。ＴＬＢ３２０は、変
換した物理アドレスを、物理アドレスバス３７０を通し
て出力する。物理アドレスは、メインメモリ４００に入
力される。
【０００７】ＴＬＢ３２０は、ＣＰＵ３１０から与えら
れた仮想アドレスが自らのアドレス変換表に存在しない
場合、即ちＴＬＢミスヒットの場合には、その部分に対
応したアドレス変換表をメインメモリ４００から取って
くる必要がある。
れた仮想アドレスが自らのアドレス変換表に存在しない
場合、即ちＴＬＢミスヒットの場合には、その部分に対
応したアドレス変換表をメインメモリ４００から取って
くる必要がある。
【０００８】ＴＬＢミスヒットの場合には、ＴＬＢ３２
０は、ＴＬＢ入れ替え回路３３０に対して、ＴＬＢ入れ
替え要求信号Ｓ３４を出力し、メインメモリ４００から
所望のアドレス変換表を取ってくるように要求する。Ｔ
ＬＢ入れ替え回路３３０は、要求されたアドレス変換表
を、物理アドレスバス３７０およびデータバス３８０を
通して取り出し、ＴＬＢ３２０に格納させる。このよう
な動作は、ＴＬＢの入れ替えと呼ばれる。
０は、ＴＬＢ入れ替え回路３３０に対して、ＴＬＢ入れ
替え要求信号Ｓ３４を出力し、メインメモリ４００から
所望のアドレス変換表を取ってくるように要求する。Ｔ
ＬＢ入れ替え回路３３０は、要求されたアドレス変換表
を、物理アドレスバス３７０およびデータバス３８０を
通して取り出し、ＴＬＢ３２０に格納させる。このよう
な動作は、ＴＬＢの入れ替えと呼ばれる。
【０００９】上記説明から明らかなように、ＴＬＢの入
れ替えは、ＣＰＵ３１０から与えられた仮想アドレスが
ＴＬＢ３２０のアドレス変換表に存在しない場合に発生
する。このような状態は、マイクロプロセッサ３００を
初期化した直後、あるいは、メインメモリ４００内に初
めてアクセスした領域や殆どアクセスされない領域があ
るときに発生する。
れ替えは、ＣＰＵ３１０から与えられた仮想アドレスが
ＴＬＢ３２０のアドレス変換表に存在しない場合に発生
する。このような状態は、マイクロプロセッサ３００を
初期化した直後、あるいは、メインメモリ４００内に初
めてアクセスした領域や殆どアクセスされない領域があ
るときに発生する。
【００１０】
【発明が解決しようとする課題】図４に示した例をも含
め、従来のマイクロプロセッサにおけるＴＬＢの入れ替
えは、アドレス変換表をメインメモリから読み出してＴ
ＬＢ内に格納する動作、即ち一連したメモリリード動作
である。ＴＬＢの入れ替え中、即ち一連したリード動作
中には、ＣＰＵは動作を停止している。一般に、メモリ
リード動作の速度は、マイクロプロセッサにおけるその
他の動作の速度よりも格段に遅いため、ＴＬＢの入れ替
えが発生すると、マイクロプロセッサ全体の動作は格段
に遅くなる。
め、従来のマイクロプロセッサにおけるＴＬＢの入れ替
えは、アドレス変換表をメインメモリから読み出してＴ
ＬＢ内に格納する動作、即ち一連したメモリリード動作
である。ＴＬＢの入れ替え中、即ち一連したリード動作
中には、ＣＰＵは動作を停止している。一般に、メモリ
リード動作の速度は、マイクロプロセッサにおけるその
他の動作の速度よりも格段に遅いため、ＴＬＢの入れ替
えが発生すると、マイクロプロセッサ全体の動作は格段
に遅くなる。
【００１１】ＴＬＢには最近頻繁に変換が行われたアド
レスに関する仮想アドレス対物理アドレスの変換表が格
納されているため、定常的に行われているプログラム、
例えばメインルーチンは、格納されている可能性が高
い。一方、あまり頻繁には行われていないプログラム、
例えば突発的に発生する割り込み処理のルーチンは、格
納されている可能性が低い。即ち、割り込み処理のルー
チンについては、ＴＬＢの入れ替えが発生しやすい。
レスに関する仮想アドレス対物理アドレスの変換表が格
納されているため、定常的に行われているプログラム、
例えばメインルーチンは、格納されている可能性が高
い。一方、あまり頻繁には行われていないプログラム、
例えば突発的に発生する割り込み処理のルーチンは、格
納されている可能性が低い。即ち、割り込み処理のルー
チンについては、ＴＬＢの入れ替えが発生しやすい。
【００１２】割り込み処理のルーチンは、緊急を要する
ため、素早く実行されるべきである。ところが、ＴＬＢ
の入れ替えが発生すると、割り込みハンドラの実行が抑
制されるため、結果として、マイクロプロセッサ全体の
動作速度（処理性能）は、著しく低下する。
ため、素早く実行されるべきである。ところが、ＴＬＢ
の入れ替えが発生すると、割り込みハンドラの実行が抑
制されるため、結果として、マイクロプロセッサ全体の
動作速度（処理性能）は、著しく低下する。
【００１３】本発明の課題は、割り込み処理時のＴＬＢ
入れ替えに起因する処理性能の低下を回避できるマイク
ロプロセッサを提供することである。
入れ替えに起因する処理性能の低下を回避できるマイク
ロプロセッサを提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、ＭＭＵ
を内臓したマイクロプロセッサにおいて、仮想アドレス
対物理アドレスの変換表を格納したＴＬＢを、プログラ
ムの内容に応じて複数有することを特徴とするマイクロ
プロセッサが得られる。
を内臓したマイクロプロセッサにおいて、仮想アドレス
対物理アドレスの変換表を格納したＴＬＢを、プログラ
ムの内容に応じて複数有することを特徴とするマイクロ
プロセッサが得られる。
【００１５】本発明によればまた、ＣＰＵは、プログラ
ムの内容を示す信号を出力するものであり、前記信号に
基づいて、前記複数のＴＬＢを使い分ける前記マイクロ
プロセッサが得られる。
ムの内容を示す信号を出力するものであり、前記信号に
基づいて、前記複数のＴＬＢを使い分ける前記マイクロ
プロセッサが得られる。
【００１６】本発明によればさらに、主にメインルーチ
ンに関する仮想アドレス対物理アドレスの変換表を格納
した第１のＴＬＢと、割り込み処理のルーチンに関する
仮想アドレス対物理アドレスの変換表を格納した第２の
ＴＬＢとを有する前記マイクロプロセッサが得られる。
ンに関する仮想アドレス対物理アドレスの変換表を格納
した第１のＴＬＢと、割り込み処理のルーチンに関する
仮想アドレス対物理アドレスの変換表を格納した第２の
ＴＬＢとを有する前記マイクロプロセッサが得られる。
【００１７】本発明によればまた、前記ＣＰＵは、割り
込みハンドラが実行中か否かを示す割り込みハンドラ実
行信号を出力するものである前記マイクロプロセッサが
得られる。
込みハンドラが実行中か否かを示す割り込みハンドラ実
行信号を出力するものである前記マイクロプロセッサが
得られる。
【００１８】本発明によればさらに、前記割り込みハン
ドラ実行信号に基づいて前記第１および前記第２のＴＬ
Ｂのどちらか一方を選択するセレクタを有し、前記第１
および前記第２のＴＬＢは、仮想アドレスバスを介して
前記ＣＰＵに接続していると共に、物理アドレスバスを
介してメインメモリに接続している前記マイクロプロセ
ッサが得られる。
ドラ実行信号に基づいて前記第１および前記第２のＴＬ
Ｂのどちらか一方を選択するセレクタを有し、前記第１
および前記第２のＴＬＢは、仮想アドレスバスを介して
前記ＣＰＵに接続していると共に、物理アドレスバスを
介してメインメモリに接続している前記マイクロプロセ
ッサが得られる。
【００１９】本発明によればまた、前記割り込みハンド
ラ実行信号に基づいて前記第１および前記第２のＴＬＢ
のどちらか一方を選択するセレクタを有し、前記第１お
よび前記第２のＴＬＢは、仮想アドレスバスを介して前
記ＣＰＵに接続していると共に、物理アドレスバスを介
して前記セレクタに接続しており、前記セレクタは、物
理アドレスバスを介してメインメモリに接続している前
記マイクロプロセッサが得られる。
ラ実行信号に基づいて前記第１および前記第２のＴＬＢ
のどちらか一方を選択するセレクタを有し、前記第１お
よび前記第２のＴＬＢは、仮想アドレスバスを介して前
記ＣＰＵに接続していると共に、物理アドレスバスを介
して前記セレクタに接続しており、前記セレクタは、物
理アドレスバスを介してメインメモリに接続している前
記マイクロプロセッサが得られる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態による
マイクロプロセッサを説明する。
マイクロプロセッサを説明する。
【００２１】［実施の形態１］図１は、本発明の実施の
形態１によるマイクロプロセッサを示す図である。図２
は、本マイクロプロセッサの動作を説明するための図で
あり、ＣＰＵの動作、後述するハンドラ実行信号の内
容、後述するセレクタの出力、およびＴＬＢの状態を示
す。
形態１によるマイクロプロセッサを示す図である。図２
は、本マイクロプロセッサの動作を説明するための図で
あり、ＣＰＵの動作、後述するハンドラ実行信号の内
容、後述するセレクタの出力、およびＴＬＢの状態を示
す。
【００２２】図１を参照して、マイクロプロセッサ１０
０は、従来例と同様に、ＣＰＵ１１０と、ＴＬＢ入れ替
え回路１３０と、タイマ１４０と、仮想アドレスバス１
６０と、物理アドレスバス１７０と、データバス１８０
とを有している。また、マイクロプロセッサ１００に
は、メインメモリ４００が接続している。
０は、従来例と同様に、ＣＰＵ１１０と、ＴＬＢ入れ替
え回路１３０と、タイマ１４０と、仮想アドレスバス１
６０と、物理アドレスバス１７０と、データバス１８０
とを有している。また、マイクロプロセッサ１００に
は、メインメモリ４００が接続している。
【００２３】さらに、マイクロプロセッサ１００は、主
にメインルーチンに関する仮想アドレス対物理アドレス
の変換表が格納されている第１のＴＬＢとしてのＴＬＢ
１２０ａと、割り込み処理のルーチンに関する仮想アド
レス対物理アドレスの変換表が格納されている第２のＴ
ＬＢとしてのＴＬＢ１２０ｂと、セレクタ１５０とを有
している。
にメインルーチンに関する仮想アドレス対物理アドレス
の変換表が格納されている第１のＴＬＢとしてのＴＬＢ
１２０ａと、割り込み処理のルーチンに関する仮想アド
レス対物理アドレスの変換表が格納されている第２のＴ
ＬＢとしてのＴＬＢ１２０ｂと、セレクタ１５０とを有
している。
【００２４】図１および図２を参照して、マイクロプロ
セッサ１００が動作すると、ＣＰＵ１１０は、仮想アド
レスを出力する。仮想アドレスは、仮想アドレスバス１
６０を通して、ＴＬＢ１２０ａおよび１２０ｂに入力さ
れる。ＣＰＵ１１０はまた、メインメモリ４００をアク
セスするときに、ＴＬＢアクセス信号Ｓ１１を出力す
る。ＣＰＵ１１０はさらに、割り込みハンドラが実行中
か否かを示す割り込みハンドラ実行信号Ｓ１２を出力す
る。ＴＬＢアクセス信号Ｓ１１およびハンドラ実行信号
Ｓ１２は、セレクタ１５０に入力される。
セッサ１００が動作すると、ＣＰＵ１１０は、仮想アド
レスを出力する。仮想アドレスは、仮想アドレスバス１
６０を通して、ＴＬＢ１２０ａおよび１２０ｂに入力さ
れる。ＣＰＵ１１０はまた、メインメモリ４００をアク
セスするときに、ＴＬＢアクセス信号Ｓ１１を出力す
る。ＣＰＵ１１０はさらに、割り込みハンドラが実行中
か否かを示す割り込みハンドラ実行信号Ｓ１２を出力す
る。ＴＬＢアクセス信号Ｓ１１およびハンドラ実行信号
Ｓ１２は、セレクタ１５０に入力される。
【００２５】セレクタ１５０は、ＴＬＢアクセス信号Ｓ
１１が入力されると、ハンドラ実行信号Ｓ１２が割り込
みハンドラの非実行を示すときはＴＬＢアクセス信号Ｓ
１３ａを出力する一方、ハンドラ実行信号Ｓ１２が割り
込みハンドラの実行中を示すときはＴＬＢアクセス信号
Ｓ１３ｂを出力する。
１１が入力されると、ハンドラ実行信号Ｓ１２が割り込
みハンドラの非実行を示すときはＴＬＢアクセス信号Ｓ
１３ａを出力する一方、ハンドラ実行信号Ｓ１２が割り
込みハンドラの実行中を示すときはＴＬＢアクセス信号
Ｓ１３ｂを出力する。
【００２６】ＴＬＢ１２０ａは、ＴＬＢアクセス信号Ｓ
１３ａが入力されると、ＣＰＵ１１０から与えられた仮
想アドレスが自らのアドレス変換表に存在する場合に
は、物理アドレスに変換する。ＴＬＢ１２０ａは、変換
した物理アドレスを、物理アドレスバス１７０を通して
出力する。物理アドレスは、メインメモリ４００に入力
される。ミスヒットの場合には、ＴＬＢ入れ替え回路１
３０に対して、ＴＬＢ入れ替え要求信号Ｓ１４を出力
し、メインメモリ４００から所望のアドレス変換表を取
ってくるように要求する。ＴＬＢ入れ替え回路１３０
は、要求されたアドレス変換表を、物理アドレスバス１
７０およびデータバス１８０を通して取り出し、ＴＬＢ
１２０ａに格納させる。
１３ａが入力されると、ＣＰＵ１１０から与えられた仮
想アドレスが自らのアドレス変換表に存在する場合に
は、物理アドレスに変換する。ＴＬＢ１２０ａは、変換
した物理アドレスを、物理アドレスバス１７０を通して
出力する。物理アドレスは、メインメモリ４００に入力
される。ミスヒットの場合には、ＴＬＢ入れ替え回路１
３０に対して、ＴＬＢ入れ替え要求信号Ｓ１４を出力
し、メインメモリ４００から所望のアドレス変換表を取
ってくるように要求する。ＴＬＢ入れ替え回路１３０
は、要求されたアドレス変換表を、物理アドレスバス１
７０およびデータバス１８０を通して取り出し、ＴＬＢ
１２０ａに格納させる。
【００２７】一方、ＴＬＢ１２０ｂは、ＴＬＢアクセス
信号Ｓ１３ｂが入力されると、ＣＰＵ１１０から与えら
れた仮想アドレスが自らのアドレス変換表、即ち割り込
み処理のルーチンに関するアドレス変換表に存在する場
合には、物理アドレスに変換する。ＴＬＢ１２０ｂは、
変換した物理アドレスを、物理アドレスバス１７０を通
して出力する。物理アドレスは、メインメモリ４００に
入力される。
信号Ｓ１３ｂが入力されると、ＣＰＵ１１０から与えら
れた仮想アドレスが自らのアドレス変換表、即ち割り込
み処理のルーチンに関するアドレス変換表に存在する場
合には、物理アドレスに変換する。ＴＬＢ１２０ｂは、
変換した物理アドレスを、物理アドレスバス１７０を通
して出力する。物理アドレスは、メインメモリ４００に
入力される。
【００２８】ＴＬＢ１２０ｂは、割り込み処理のルーチ
ンに関するアドレス変換表を格納しているので、ＴＬＢ
ミスヒットの確率は低い。しかしながら、ミスヒットの
場合には、ＴＬＢ入れ替え回路１３０に対して、ＴＬＢ
入れ替え要求信号Ｓ１４を出力し、メインメモリ４００
から所望のアドレス変換表を取ってくるように要求す
る。ＴＬＢ入れ替え回路１３０は、要求されたアドレス
変換表を、物理アドレスバス１７０およびデータバス１
８０を通して取り出し、ＴＬＢ１２０ｂに格納させる。
ンに関するアドレス変換表を格納しているので、ＴＬＢ
ミスヒットの確率は低い。しかしながら、ミスヒットの
場合には、ＴＬＢ入れ替え回路１３０に対して、ＴＬＢ
入れ替え要求信号Ｓ１４を出力し、メインメモリ４００
から所望のアドレス変換表を取ってくるように要求す
る。ＴＬＢ入れ替え回路１３０は、要求されたアドレス
変換表を、物理アドレスバス１７０およびデータバス１
８０を通して取り出し、ＴＬＢ１２０ｂに格納させる。
【００２９】［実施の形態２］図３は、本発明の実施の
形態２によるマイクロプロセッサを示す図である。図１
を参照して、マイクロプロセッサ２００は、従来例と同
様に、ＣＰＵ２１０と、ＴＬＢ入れ替え回路２３０と、
タイマ２４０と、仮想アドレスバス２６０と、物理アド
レスバス２７０ａ、２７０ｂ、および２７０ｃと、デー
タバス２８０とを有している。また、マイクロプロセッ
サ２００には、メインメモリ４００が接続している。
形態２によるマイクロプロセッサを示す図である。図１
を参照して、マイクロプロセッサ２００は、従来例と同
様に、ＣＰＵ２１０と、ＴＬＢ入れ替え回路２３０と、
タイマ２４０と、仮想アドレスバス２６０と、物理アド
レスバス２７０ａ、２７０ｂ、および２７０ｃと、デー
タバス２８０とを有している。また、マイクロプロセッ
サ２００には、メインメモリ４００が接続している。
【００３０】さらに、マイクロプロセッサ２００は、主
にメインルーチンに関する仮想アドレス対物理アドレス
の変換表が格納されている第１のＴＬＢとしてのＴＬＢ
２２０ａと、割り込み処理のルーチンに関する仮想アド
レス対物理アドレスの変換表が格納されている第２のＴ
ＬＢとしてのＴＬＢ２２０ｂと、セレクタ２５０とを有
している。
にメインルーチンに関する仮想アドレス対物理アドレス
の変換表が格納されている第１のＴＬＢとしてのＴＬＢ
２２０ａと、割り込み処理のルーチンに関する仮想アド
レス対物理アドレスの変換表が格納されている第２のＴ
ＬＢとしてのＴＬＢ２２０ｂと、セレクタ２５０とを有
している。
【００３１】図３を参照して、マイクロプロセッサ２０
０が動作すると、ＣＰＵ２１０は、仮想アドレスを出力
する。仮想アドレスは、仮想アドレスバス２６０を通し
て、ＴＬＢ２２０ａおよび２２０ｂに入力される。ＣＰ
Ｕ２１０はまた、メインメモリ４００をアクセスすると
きに、ＴＬＢアクセス信号Ｓ２１を出力する。ＴＬＢア
クセス信号Ｓ２１は、ＴＬＢ２２０ａおよび２２０ｂの
両方に入力される。ＣＰＵ２１０はさらに、割り込みハ
ンドラが実行中か否かを示す割り込みハンドラ実行信号
Ｓ２２を出力する。ハンドラ実行信号Ｓ１２は、セレク
タ２５０に入力される。
０が動作すると、ＣＰＵ２１０は、仮想アドレスを出力
する。仮想アドレスは、仮想アドレスバス２６０を通し
て、ＴＬＢ２２０ａおよび２２０ｂに入力される。ＣＰ
Ｕ２１０はまた、メインメモリ４００をアクセスすると
きに、ＴＬＢアクセス信号Ｓ２１を出力する。ＴＬＢア
クセス信号Ｓ２１は、ＴＬＢ２２０ａおよび２２０ｂの
両方に入力される。ＣＰＵ２１０はさらに、割り込みハ
ンドラが実行中か否かを示す割り込みハンドラ実行信号
Ｓ２２を出力する。ハンドラ実行信号Ｓ１２は、セレク
タ２５０に入力される。
【００３２】ＴＬＢ２２０ａおよび２２０ｂはそれぞ
れ、ＴＬＢアクセス信号Ｓ２１が入力されると、ＣＰＵ
２１０から与えられた仮想アドレスが自らのアドレス変
換表に存在する場合には、物理アドレスに変換する。Ｔ
ＬＢ２２０ａおよび２２０ｂはそれぞれ、変換した物理
アドレスを、物理アドレスバス２７０ａおよび２７０ｂ
を通して出力する。物理アドレスは、セレクタ２５０に
入力される。一方、ミスヒットの場合には、ＴＬＢ２２
０ａおよび２２０ｂはそれぞれ、セレクタ２５０に対し
て、ＴＬＢ入れ替え要求信号Ｓ２４ａおよび２４ｂを出
力する。
れ、ＴＬＢアクセス信号Ｓ２１が入力されると、ＣＰＵ
２１０から与えられた仮想アドレスが自らのアドレス変
換表に存在する場合には、物理アドレスに変換する。Ｔ
ＬＢ２２０ａおよび２２０ｂはそれぞれ、変換した物理
アドレスを、物理アドレスバス２７０ａおよび２７０ｂ
を通して出力する。物理アドレスは、セレクタ２５０に
入力される。一方、ミスヒットの場合には、ＴＬＢ２２
０ａおよび２２０ｂはそれぞれ、セレクタ２５０に対し
て、ＴＬＢ入れ替え要求信号Ｓ２４ａおよび２４ｂを出
力する。
【００３３】セレクタ２５０は、ハンドラ実行信号Ｓ２
２が割り込みハンドラの非実行を示し、かつＴＬＢ２２
０ａから物理アドレスが入力されているときはこの物理
アドレスを物理アドレスバス２７０ｃを通してメインメ
モリ４００に出力する一方、ハンドラ実行信号Ｓ２２が
割り込みハンドラの実行中を示し、かつＴＬＢ２２０ｂ
から物理アドレスが入力されているときはすときはこの
物理アドレスを物理アドレスバス２７０ｃを通してメイ
ンメモリ４００に出力する。
２が割り込みハンドラの非実行を示し、かつＴＬＢ２２
０ａから物理アドレスが入力されているときはこの物理
アドレスを物理アドレスバス２７０ｃを通してメインメ
モリ４００に出力する一方、ハンドラ実行信号Ｓ２２が
割り込みハンドラの実行中を示し、かつＴＬＢ２２０ｂ
から物理アドレスが入力されているときはすときはこの
物理アドレスを物理アドレスバス２７０ｃを通してメイ
ンメモリ４００に出力する。
【００３４】他方、セレクタ２５０は、ハンドラ実行信
号Ｓ２２が割り込みハンドラの非実行を示し、かつＴＬ
Ｂ２２０ａからＴＬＢ入れ替え要求信号Ｓ２４ａが入力
されているときはＴＬＢ入れ替え回路２３０に対して、
ＴＬＢ入れ替え要求信号Ｓ２４ｃを出力し、メインメモ
リ４００から所望のアドレス変換表を取ってくるように
要求する。ＴＬＢ入れ替え回路２３０は、要求されたア
ドレス変換表を、物理アドレスバス２７０ｃおよびデー
タバス２８０を通して取り出し、ＴＬＢ２２０ａに格納
させる。一方、セレクタ２５０は、ハンドラ実行信号Ｓ
２２が割り込みハンドラの実行中を示し、かつＴＬＢ２
２０ｂからＴＬＢ入れ替え要求信号Ｓ２４ｂが入力され
ているときはＴＬＢ入れ替え回路２３０に対して、ＴＬ
Ｂ入れ替え要求信号Ｓ２４ｃを出力し、メインメモリ４
００から所望のアドレス変換表を取ってくるように要求
する。ＴＬＢ入れ替え回路２３０は、要求されたアドレ
ス変換表を、物理アドレスバス２７０ｃおよびデータバ
ス２８０を通して取り出し、ＴＬＢ２２０ｂに格納させ
る。
号Ｓ２２が割り込みハンドラの非実行を示し、かつＴＬ
Ｂ２２０ａからＴＬＢ入れ替え要求信号Ｓ２４ａが入力
されているときはＴＬＢ入れ替え回路２３０に対して、
ＴＬＢ入れ替え要求信号Ｓ２４ｃを出力し、メインメモ
リ４００から所望のアドレス変換表を取ってくるように
要求する。ＴＬＢ入れ替え回路２３０は、要求されたア
ドレス変換表を、物理アドレスバス２７０ｃおよびデー
タバス２８０を通して取り出し、ＴＬＢ２２０ａに格納
させる。一方、セレクタ２５０は、ハンドラ実行信号Ｓ
２２が割り込みハンドラの実行中を示し、かつＴＬＢ２
２０ｂからＴＬＢ入れ替え要求信号Ｓ２４ｂが入力され
ているときはＴＬＢ入れ替え回路２３０に対して、ＴＬ
Ｂ入れ替え要求信号Ｓ２４ｃを出力し、メインメモリ４
００から所望のアドレス変換表を取ってくるように要求
する。ＴＬＢ入れ替え回路２３０は、要求されたアドレ
ス変換表を、物理アドレスバス２７０ｃおよびデータバ
ス２８０を通して取り出し、ＴＬＢ２２０ｂに格納させ
る。
【００３５】
【発明の効果】本発明によるマイクロプロセッサは、仮
想アドレス対物理アドレスの変換表を格納したＴＬＢを
プログラムの内容に応じて複数有しているため、割り込
み処理時のＴＬＢ入れ替えに起因する処理性能の低下を
回避できる。
想アドレス対物理アドレスの変換表を格納したＴＬＢを
プログラムの内容に応じて複数有しているため、割り込
み処理時のＴＬＢ入れ替えに起因する処理性能の低下を
回避できる。
【図１】本発明の実施の形態１によるマイクロプロセッ
サの構成を示す図である。
サの構成を示す図である。
【図２】本発明の実施の形態１によるマイクロプロセッ
サの動作を説明するための図である。
サの動作を説明するための図である。
【図３】本発明の実施の形態２によるマイクロプロセッ
サの構成を示す図である。
サの構成を示す図である。
【図４】従来例によるマイクロプロセッサの構成を示す
図である。
図である。
１００、２００、３００ マイクロプロセッサ １１０、２１０、３１０ ＣＰＵ １２０ａ、１２０ｂ、２２０ａ、２２０ｂ、３２０
ＴＬＢ １３０、２３０、３３０ ＴＬＢ入れ替え回路 １４０、２４０、３４０ タイマ １５０、２５０ セレクタ １６０、２６０、３６０ 仮想アドレスバス １７０、２７０ａ、２７０ｂ、２７０ｃ、３７０ 物
理アドレスバス １８０、２８０、３８０ データバス ４００ メインメモリ Ｓ１１、Ｓ２１、Ｓ３１ ＴＬＢアクセス信号 Ｓ１２、Ｓ２２ 割り込みハンドラ実行信号 Ｓ１３ａ、Ｓ１３ｂ ＴＬＢアクセス信号 Ｓ１４、Ｓ２４ａ、Ｓ２４ｂ、Ｓ２４ｃ、Ｓ３４ Ｔ
ＬＢ入れ替え要求信号
ＴＬＢ １３０、２３０、３３０ ＴＬＢ入れ替え回路 １４０、２４０、３４０ タイマ １５０、２５０ セレクタ １６０、２６０、３６０ 仮想アドレスバス １７０、２７０ａ、２７０ｂ、２７０ｃ、３７０ 物
理アドレスバス １８０、２８０、３８０ データバス ４００ メインメモリ Ｓ１１、Ｓ２１、Ｓ３１ ＴＬＢアクセス信号 Ｓ１２、Ｓ２２ 割り込みハンドラ実行信号 Ｓ１３ａ、Ｓ１３ｂ ＴＬＢアクセス信号 Ｓ１４、Ｓ２４ａ、Ｓ２４ｂ、Ｓ２４ｃ、Ｓ３４ Ｔ
ＬＢ入れ替え要求信号
Claims (6)
- 【請求項１】 ＭＭＵを内臓したマイクロプロセッサに
おいて、仮想アドレス対物理アドレスの変換表を格納し
たＴＬＢを、プログラムの内容に応じて複数有すること
を特徴とするマイクロプロセッサ。 - 【請求項２】 ＣＰＵは、プログラムの内容を示す信号
を出力するものであり、前記信号に基づいて、前記複数
のＴＬＢを使い分ける請求項１に記載のマイクロプロセ
ッサ。 - 【請求項３】 主にメインルーチンに関する仮想アドレ
ス対物理アドレスの変換表を格納した第１のＴＬＢと、
割り込み処理のルーチンに関する仮想アドレス対物理ア
ドレスの変換表を格納した第２のＴＬＢとを有する請求
項１または２に記載のマイクロプロセッサ。 - 【請求項４】 前記ＣＰＵは、割り込みハンドラが実行
中か否かを示す割り込みハンドラ実行信号を出力するも
のである請求項３に記載のマイクロプロセッサ。 - 【請求項５】 前記割り込みハンドラ実行信号に基づい
て前記第１および前記第２のＴＬＢのどちらか一方を選
択するセレクタを有し、前記第１および前記第２のＴＬ
Ｂは、仮想アドレスバスを介して前記ＣＰＵに接続して
いると共に、物理アドレスバスを介してメインメモリに
接続している請求項４に記載のマイクロプロセッサ。 - 【請求項６】 前記割り込みハンドラ実行信号に基づい
て前記第１および前記第２のＴＬＢのどちらか一方を選
択するセレクタを有し、前記第１および前記第２のＴＬ
Ｂは、仮想アドレスバスを介して前記ＣＰＵに接続して
いると共に、物理アドレスバスを介して前記セレクタに
接続しており、前記セレクタは、物理アドレスバスを介
してメインメモリに接続している請求項４に記載のマイ
クロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224589A JPH1165930A (ja) | 1997-08-21 | 1997-08-21 | マイクロプロセッサ |
| KR1019980033605A KR19990023701A (ko) | 1997-08-21 | 1998-08-19 | 메모리 관리 장치를 구비한 마이크로프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224589A JPH1165930A (ja) | 1997-08-21 | 1997-08-21 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165930A true JPH1165930A (ja) | 1999-03-09 |
Family
ID=16816105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224589A Pending JPH1165930A (ja) | 1997-08-21 | 1997-08-21 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1165930A (ja) |
| KR (1) | KR19990023701A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403897B1 (ko) * | 2000-11-30 | 2003-11-05 | 주식회사 마이다스엔지니어링 | 윈도우즈 에물레이션 80씨196(16비트) 트레이너 |
| US7024536B2 (en) * | 2002-03-19 | 2006-04-04 | Samsung Electronics Co., Ltd. | Translation look-aside buffer for improving performance and reducing power consumption of a memory and memory management method using the same |
| CN100387006C (zh) * | 2000-04-18 | 2008-05-07 | 国际商业机器公司 | 内部使用网络交换的计算机系统和方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101103818B1 (ko) * | 2010-01-22 | 2012-01-06 | 한국과학기술원 | 메모리 관리 유닛 제어 장치, 이를 포함하는 멀티 코어 프로세서, 컴퓨터 시스템 및 메모리 관리 유닛 제어 방법 |
-
1997
- 1997-08-21 JP JP9224589A patent/JPH1165930A/ja active Pending
-
1998
- 1998-08-19 KR KR1019980033605A patent/KR19990023701A/ko not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100387006C (zh) * | 2000-04-18 | 2008-05-07 | 国际商业机器公司 | 内部使用网络交换的计算机系统和方法 |
| KR100403897B1 (ko) * | 2000-11-30 | 2003-11-05 | 주식회사 마이다스엔지니어링 | 윈도우즈 에물레이션 80씨196(16비트) 트레이너 |
| US7024536B2 (en) * | 2002-03-19 | 2006-04-04 | Samsung Electronics Co., Ltd. | Translation look-aside buffer for improving performance and reducing power consumption of a memory and memory management method using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990023701A (ko) | 1999-03-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
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