JPH1166037A

JPH1166037A - シミュレータ

Info

Publication number: JPH1166037A
Application number: JP23902897A
Authority: JP
Inventors: Mikio Shiyou; 幹夫尚
Original assignee: Oki Data Corp
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-08-20
Filing date: 1997-08-20
Publication date: 1999-03-09

Abstract

(57)【要約】【解決手段】シミュレーションの対象となる装置のＣ
ＰＵモデル１には、命令の種類に応じたパイプライン処
理をしてその命令の実行時間を取り出すパイプライン機
能部１１を設ける。計数部３は、命令毎にＣＰＵモデル
１からその命令の実行時間を受け取る。該当する場合に
はデバイスモデル部５をアクセスし、デバイスアクセス
のための実行時間を受け取る。これらの実行時間を累積
してログファイル２に出力する。【効果】ＣＰＵモデル１の側でパイプライン処理によ
り命令の種類に応じた実行時間を得るので、計数部３は
実行時間の累積のみでシミュレーション時間を計算で
き、ハードウェアモデルとの同期も容易に行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサがプロ
グラムを実行してハードウェアを制御するような装置の
動作を、コンピュータ上で検証するシミュレータに関す
る。

【０００２】

【従来の技術】プリンタやファクシミリ装置等の多くの
機器は、いずれもプロセッサによりその動作を制御され
る。プロセッサは、これらの機器に組み込まれた各種の
機構をファームウェアプログラムに従って制御する。こ
のような装置を制御するプログラムの開発段階では、そ
のプログラムが装置を正常に制御するかどうかを検証す
る。そしてその動作最適化のために、繰り返しシミュレ
ーションが行われる。こうしたシミュレーションに使用
されるシミュレータは、コンピュータ上で装置のプロセ
ッサやハードウェアをモデル化し、実際の装置が動作す
る状態をコンピュータ上で作り出しシミュレートする。

【０００３】トレース型のシミュレータは、システムク
ロックを１つずつカウントし、モデル化したファイルの
状態を動作タイミングや動作時間あるいは動作中に使用
したデータを含めてログファイルに記録する。また、プ
ロファイラ型のシミュレータは、ＣＰＵ（中央演算ユニ
ット）の命令をエミュレートして、各種の命令が発せら
れたとき、その命令を処理するために必要な時間を演算
処理により求めたり、ライト命令が何回、キャッシュヒ
ットが何回、メモリやＩ／Ｏの読み出しが何回といった
統計的データをログファイルに出力する。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来のシミュレータには、次のような解決すべき課題
があった。装置の動作を１クロックずつトレースしてい
くようなトレース型のシミュレータは、正確に装置全体
の動作を解析できるという利点を有する一方、全てのシ
ミュレーションを終了するためには非常に多くの時間を
必要とする。従って、ファームウェアプログラムを改良
しながら繰り返しシミュレーションをする場合に、開発
時間が長くなるという問題があった。一方、プロファイ
ラ型のシミュレータでは、メモリや入出力装置にアクセ
スを行う際のアクセス時間を高速に積算することができ
るが、実際のアクセス動作をシミュレーションしてはい
ない。従って、ハードウェアモデルと組み合わせた場合
の動作の検証には不十分であった。

【０００５】また、プロセッサが命令を実行し、外部デ
バイスにアクセスをする度にその命令の内容やアクセス
対象となるデバイスに応じて想定される実行時間を累積
して処理時間や処理速度をシミュレートするが、この場
合、シミュレータはシミュレーションの対象となるプロ
セッサの各命令に対応する処理時間、その他のデータを
蓄積し、プロセッサ毎に必要なデータを取り出し、シミ
ュレーションを実行する必要があった。従って、シミュ
レータ側では予め様々なデータを蓄積しておかなければ
ならない。

【０００６】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。〈構成１〉プロセッサが所定のプログラムを実行して任
意のハードウェアを制御する装置の動作をシミュレーシ
ョンするために、コンピュータ上で、上記プロセッサと
ハードウェアとをモデル化したものにおいて、上記プロ
セッサモデルは、各ハードウェアモデルにアクセスし
て、これらをアクセスする処理をシミュレートするとと
もに、シミュレーションの対象となる装置の特性に応じ
た段数だけその命令を保持するパイプライン機能部を設
け、その命令実行のための実行時間情報を取得し、上記
ＣＰＵモデルがハードウェアモデルをアクセスしたと
き、上記ハードウェアモデルが通知するそのアクセスに
要する実行時間情報と、上記ＣＰＵモデルが取得した実
行時間情報とを累積して計数する計数部とを備えたこと
を特徴とするシミュレータ。

【０００７】〈構成２〉構成１において、ＣＰＵモデル
は、パイプライン機能部がパイプラインを１段シフトす
る毎にシミュレーション時間を更新するようにして、実
行時間情報を取得することを特徴とするシミュレータ。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。〈シミュレータの構成〉図１は、シミュレータのブロッ
ク図である。このシミュレータは、プロセッサモデル
（以下ＣＰＵモデルと呼ぶ）１がシミュレーションを行
い、その結果をログファイル２に記録する構成のもので
ある。このシミュレータはプロファイラ型のシミュレー
タで、計数部３がプログラムの各命令に対する動作時間
を累積して計算する構成となっている。この計数部３に
は、アドレスデコーダ４を介してデバイスモデル部５が
接続されている。デバイスモデル部５には、ＲＯＭ（リ
ード・オンリ・メモリ）モデル６や、ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）モデル７や、Ｉ
／Ｏ（入出力装置）モデル８等のハードウェアモデルが
設けられている。

【０００９】〈ＣＰＵモデルの構成〉ＣＰＵモデル１に
は、パイプライン機能部１１、命令実行処理部１２、命
令フェッチ処理部１３、分岐処理部１４、プログラムカ
ウンタ１５及びレジスタファイル１６が設けられてい
る。この図に示す命令フェッチ処理部１３は、ＣＰＵモ
デル１が実行するプログラムから命令を１つずつ取り出
す部分である。

【００１０】パイプライン機能部１１は、インストラク
ションフェッチステージＩＦとデコードステージＤと実
行ステージＥＸを備える。インストラクションフェッチ
ステージＩＦは命令フェッチ処理部１３が取り出した命
令を最初に格納する部分である。デコードステージＤ
は、シミュレーションの対象となるＣＰＵ（中央処理装
置）のハードウェア構造に対応するように設定され、Ｃ
ＰＵのパイプラインが１つ進む度にデータをレジスタ上
でシフトさせる部分である。

【００１１】また、実行ステージＥＸは、ＣＰＵのパイ
プラインが１つ進む度にデコードステージＤから移動し
てきた新たな命令を保持し、命令実行処理部１２に送り
だす部分である。命令実行処理部１２は、パイプライン
機能部１１の実行ステージＥＸから受け入れた命令を解
釈し、シミュレーションの対象となるＣＰＵと同一の処
理を実行する部分である。命令実行処理部１２には、デ
ータロード処理部１８とデータストア処理部１９とが設
けられている。

【００１２】データロード処理部１８は、命令実行処理
部１２の実行結果がロード命令だった場合に、デバイス
モデル部５をアクセスしてデータのリード処理を行う部
分である。データストア処理部１９は、命令実行処理部
１２による実行結果がストア命令だった場合に、デバイ
スモデル部５をアクセスしてデータのライト処理を行う
部分である。プログラムカウンタ１５は、プログラムか
ら命令を一つずつフェッチするためのアドレスを保持す
る部分である。レジスタファイル１６は、シミュレーシ
ョンの対象となるＣＰＵが持つレジスタのモデルを集め
た部分である。分岐処理部１４は、命令実行処理部１２
による命令が分岐命令だった場合に、その分岐先アドレ
スを保持する部分である。

【００１３】〈シミュレータの概略動作〉図２は、シミ
ュレータの概略動作を示すフローチャートである。図１
に示すシミュレータが処理対象となる装置のシミュレー
ションを行う場合、この図に示すような手順で各処理を
実行する。まず、ステップＳ１において、ＣＰＵモデル
１がプログラムから命令を１命令取り出す。次に、ステ
ップＳ２において、その命令がＣＰＵモデルの内部処理
か外部アクセス処理かを判断する。外部アクセス処理の
場合には、ステップＳ３において、計数部３に処理を移
す。即ち、ＣＰＵモデル１のデータロード処理部１８や
データストア処理部１９が計数部３に該当するデバイス
モデルのアドレスを渡し、計数部３はこれによってデバ
イスモデル部５のアクセスを行う。このアクセスはステ
ップＳ４において、アドレスデコーダ４が実行する。

【００１４】アドレスデコーダ４によってアクセスされ
たデバイスモデル部５のいずれかのモデルは、リード処
理あるいはライト処理を実行し、その結果を返す。続い
てＣＰＵモデル１は、次の命令の実行を行う。この処理
を通じて、ＣＰＵモデル１には、デバイスモデル部５の
ＲＯＭモデル６、ＤＲＡＭモデル７、周辺Ｉ／Ｏモデル
８のいずれかのモデルから、その処理時間に相当する情
報を受け入れ、実行時間の累積を行う。

【００１５】なお、ステップＳ２で、外部アクセスでな
いと判断されると、ステップＳ６において、ＣＰＵモデ
ルの内部処理が実行される。いずれの場合においても、
ＣＰＵモデル１が所定の命令を実行する場合に、その都
度、パイプライン機能部１１において、これから説明す
るパイプライン処理が実行される。

【００１６】図１に示すＣＰＵモデル１は、各命令のパ
イプライン処理の結果に基づく実行時間と、実行した命
令等の種類を、計数部３に出力し、所定の演算処理が実
行されてログファイル２に記録される。ログファイル２
には、ＣＰＵモデル１がプログラムを処理するために実
行した命令数や動作時間、その他の各種の動作履歴が蓄
積される。

【００１７】〈ＣＰＵモデルの動作〉図３には、ＣＰＵ
モデルの動作フローチャートを示す。この図に示す動作
を実行することによって、ＣＰＵモデルは、命令毎にパ
イプラインを所定の段数進め、その都度シミュレーショ
ン時間にその段数に相当する時間を追加する処理を実行
する。その結果が命令ごとの実行時間になる。即ち、ま
ずステップＳ１において、パイプラインを１段進めるの
に必要な時間を計算結果に追加する。初期値は“０”で
あって、１段毎に、例えば１０ｎ（ナノ）秒とする。

【００１８】次のステップＳ２では、デコードステージ
Ｄの内容を実行ステージＥＸに移動し、インストラクシ
ョンフェッチステージＩＦの内容をデコードステージＤ
に移動する。即ち、これによって、順番にパイプライン
を１段ずつ進める。従って、図１に示したパイプライン
機能部１１の内部で命令が１段ずつシフトされる。次
に、ステップＳ３において、実行ステージＥＸに保持さ
れた命令を実行する。もし、その命令がロード／ストア
命令ならば、図１に示す計数部３を通じてデバイスモデ
ル部５がアクセスされ、既に説明した通りのシミュレー
ションが実行される。

【００１９】ステップＳ４では、命令が分岐命令かどう
かが判断される。分岐命令であれば、ステップＳ７にお
いて、命令フェッチアドレスの変更が行われる。即ち、
図１に示すプログラムカウンタ１５の内容を分岐先アド
レスに変更する。また、分岐命令でなければ、ステップ
Ｓ５にそのまま進み、プログラムカウンタ１６に示され
ているアドレスを元にデバイスモデル部５に対し読み出
しを依頼し、更に次の命令をフェッチしてインストラク
ションフェッチステージＩＦにその命令を格納する。ス
テップＳ６では、ステップＳ５で取り出した命令のアド
レスの次の命令が存在するアドレスにプログラムカウン
タ１５の内容を変更する。ＣＰＵモデルはこのようにし
て順に命令を取り出し、パイプライン機能部１１におい
てパイプライン処理を実行すると共に、パイプライン機
能部１１から取り出された命令を１つずつ実行する。

【００２０】〈パイプライン処理〉上記のようなパイプ
ライン処理を実行することによって、ＣＰＵ１の内部に
おけるシミュレーション時間が順に計算され、その結果
が取り出される。図４には、パイプライン処理の内容説
明図を示す。この図を用いて、パイプライン処理の具体
的な内容を説明する。まず、ＣＰＵモデル１の内部のパ
イプラインは、動作開始当初即ちシミュレーション時間
が“０”のとき、インストラクションフェッチステージ
ＩＦ、デコードステージＤ、実行ステージＥＸ共に変数
が初期化される。インストラクションフェッチステージ
ＩＦとデコードステージＤには、ＮＯＰ命令即ち何も処
理を実行しない命令が書き込まれる。

【００２１】なお、このパイプラインは、実際にはシミ
ュレータのメモリ上に設定した一連のデータ保持領域に
より実現され、これらの領域のデータをパイプライン状
に順に書き換えていくことによって以下の動作が実行さ
れる。当初、プログラムカウンタ１５は、プログラム開
始アドレスを示している。こうして、パイプラインの初
期化が終了し、シミュレーションが開始されると、シミ
ュレータはＣＰＵモデル１に制御を移す。

【００２２】ＣＰＵモデル１は、シミュレーション時間
をパイプライン１段分即ち１０だけ進めると、インスト
ラクションフェッチステージＩＦ及びデコードステージ
Ｄに格納された命令ＮＯＰが順に１段ずつ送られ、ＮＯ
Ｐは実行ステージＥＸに格納される。ＮＯＰは何もしな
い命令だから次に進む。なお、インストラクションフェ
ッチステージＩＦには、リード命令ＲＤが読み込まれて
いる。このときのシミュレーション時間は１０ｎ秒であ
って、リード命令ＲＤが実行される時間は１０ｎ秒に確
定している。ＣＰＵモデル１は、ここで図１に示した計
数部３に対してＲＯＭモデル６のメモリリードを依頼す
る。なお、こうした命令は常にキャッシュヒットすると
いう前提で処理され、シミュレーション時間の増加はな
い。

【００２３】次に、プログラムカウンタがカウントアッ
プして次の命令読み出しが実行される。これによって、
シミュレーション時間が１０ｎ秒増やされ、２０ｎ秒と
なる。ここで、パイプラインが１段進み、既にインスト
ラクションフェッチステージＩＦにフェッチしたリード
命令ＲＤは、デコードステージＤに進む。実行ステージ
ＥＸには、もう一度ＮＯＰ命令がくる。なお、このシミ
ュレーション時間２０ｎ秒のとき読み込まれた命令は例
えばレジスタ間演算命令Ｉ１とする。

【００２４】更に、処理が進み、シミュレーション時間
が３０ｎＳとなると、パイプラインが１段進み、インス
トラクションフェッチステージＩＦには新たなレジスタ
間演算命令Ｉ２がフェッチされ、デコードステージＤに
はレジスタ間演算命令Ｉ１がくる。更に、実行ステージ
ＥＸにはリード命令ＲＤがくる。このタイミングでＣＰ
Ｕモデル１はデータロード処理部１１を起動し、計数部
３を呼び出す。このときのシミュレーション時間は３０
ｎ秒となっている。即ち、リード命令はシミュレーショ
ン時間３０ｎ秒のとき発生して開始される。

【００２５】計数部３は、最初にＣＰＵモデル１から呼
び出されたとき受け取ったアドレス情報を元に、例えば
ＲＯＭモデル６からそのアクセス時間に相当する情報を
取り出す。計数部３は、ＣＰＵモデル１から受け取った
アドレス情報をアドレスデコーダ４に渡し、デバイスモ
デル部５の中のハードウェアモデルを選択する。この場
合のハードウェアモデルがＤＲＡＭモデル７とすれば、
ＤＲＡＭモデル７からアクセスサイクル１２０ｎ秒を取
り出し、シミュレーション時間３０ｎ秒に加えて１５０
ｎ秒とする。更に、ＤＲＡＭモデル７のバッファから指
定されたアドレスのデータを取り出し、ＣＰＵモデル１
に返す。こうして、データのリード命令が完了する。従
って、リード終了時刻は１５０ｎ秒となる。以下、シミ
ュレーション時間が２２０ｎ秒となるまでレジスタ間演
算命令が続く。

【００２６】その後、ライト命令ＷＲが実行される。こ
れらもリード命令ＲＤと同様に、パイプライン上で順に
シフトされる。そして、ＣＰＵモデル１からその都度出
力される図４に示すようなシミュレーション時間を計数
部３が受け入れて、外部アクセスの場合にはデバイスモ
デル部５のいずれかのハードウェアモデルからアクセス
サイクルを取り出し、ＣＰＵモデル１の出力に加算する
といった動作を繰り返して所定のプログラムのシミュレ
ーション時間を累積加算する。また、こうしたシミュレ
ーション実行中の命令数やその他の情報を含めてログフ
ァイル２に書き込みを行う。

【００２７】以上の動作を行うと、ＣＰＵモデル１が、
シミュレーションの対象となる装置の構成に対応したパ
イプライン機能部１１を持つことにより、計数部３はシ
ミュレーションの対象となる装置のＣＰＵの特性等を全
く意識することなく、ＣＰＵモデル１から受け取ったシ
ミュレーション時間に基づいて、自動的にシミュレーシ
ョン時間の累積加算を行い、所定の結果を得ることがで
きる。また、１段ずつ命令を実行する毎にシミュレーシ
ョン時間を更新していく動作を繰り返すため、ハードウ
ェアモデルとの動作上の同期が容易になる。

【００２８】なお、上記パイプライン制御のシミュレー
ションは、制御クロックと同期した実際のレジスタへの
データ転送処理とは異なり、高速メモリ上でのデータの
書換え処理より実行できるため、ＣＰＵモデルにパイプ
ライン機能を持たせることによっても、シミュレーショ
ン時間の増大は防止できる。

【００２９】〈シミュレータ全体の具体的な動作〉以下
には、本発明のシミュレータ全体の更に具体的な動作を
説明する。このようなシミュレータによって、例えばフ
ァクシミリやプリンタ等の制御用ファームウェアプログ
ラムの検証を行う。ＣＰＵモデル１は、ファクシミリや
プリンタ等に設けられたプロセッサをモデル化したもの
である。デバイスモデル部５は、プリンタ各部の機構を
モデル化したものである。プリンタの機構としてはメモ
リや搬送モータやスイッチ等がある。

【００３０】コンピュータ上でモデル化されたプロセッ
サモデルやハードウェアモデルはいずれも、コンピュー
タのメモリ上に割りつけられたデータやサブルーチンで
ある。ハードウェアモデルがメモリとすれば、例えばラ
イトアクセスの場合には、アクセスアドレスとデータを
供給すると、そのデータを対応する場所に記憶する。図
１に示したＣＰＵモデル１は、このようにプロセッサの
動作を実行する部分である。

【００３１】計数部３は、ＣＰＵモデル１が実行する各
命令の実行時間を計数し、あるいはアドレスデコーダ４
を介してデバイスモデル部５をアクセスさせてその実行
時間を計数し、ログファイル２に格納する処理を行う部
分である。アドレスデコーダ４は、ＣＰＵモデル１が外
部アクセス要求を出したとき、そのアクセスアドレス
と、デバイスモデル部５側の各モデルのスタートアドレ
スやアクセス幅を比較して、デバイスモデル部５のどの
モデルに対するアクセスかを判定し、該当するモデルの
アクセスルーチンを呼び出す処理を行う部分である。

【００３２】〈アドレスデコーダの機能〉図５には、ア
ドレスデコーダの機能説明図を示す。上記のようにアド
レスデコーダ４は、シミュレートするプログラムのアク
セスするべきアドレス９をＣＰＵモデル１から受け入れ
ると、各モデルの属性情報を参照する。そして、その属
性情報とプログラムに従ってアクセスするアドレスとを
比較して、どのモデルをアクセスするものかを判断す
る。この判断の結果該当するハードウェアモデルに対し
て、アドレスを含む引き数が与えられる。アクセスアド
レスからハードウェアモデルの該当するデータ格納アド
レスへのアドレス変換処理自体は、アドレスデコーダか
ハードウェアモデルのいずれかで行えばよい。

【００３３】〈デバイスモデル〉図６に、デバイスモデ
ル部の例説明図を示す。各デバイスモデル部は、この図
に示すような属性情報と手続き情報とを持つ。属性情報
には、スタートアドレスとアクセスサイズ、アクセスサ
イクル及びバッファポインタが含まれる。また、手続き
情報としては、読み出し手続きと書き込み手続きが含ま
れる。スタートアドレスやアクセスサイズは、実際のフ
ァームウェア上で割り付けられるアドレスの値を示す。
従って、カーネル空間等へのアクセスがあった場合で
も、アドレスデコーダ４は、この属性情報を参照して、
どのデバイスモデル部に対するアクセスかを判断でき
る。

【００３４】入力したアドレスが、スタートアドレス以
上で、スタートアドレスとアクセスサイズとを加算した
値以下の値であれば、そのモデルをアクセスするアドレ
スと判断できる。そのアドレスはアドレスデコーダある
いはデバイスモデル部側で対応するアドレスに変換され
てアクセス処理が実行される。バッファポインタは、デ
バイスモデル部上のデータを書き込むべきアドレスを示
すポインタである。また、アクセスサイクルは、そのデ
バイスモデル部をアクセスする際に必要な実行時間情報
を示す。

【００３５】ハードウェアモデルは手続き情報に従っ
て、データのリードライト等の手続きをして、所定の戻
り値を計数部に返す。手続き情報は、該当するアドレス
にデータを書き込んだり、該当するアドレスから戻り値
を求める処理を実行するサブルーチン等により構成され
る。

【００３６】〈アクセスサイクル読み出し〉図７には、
以上のシミュレータのアクセスサイクル読み出し動作フ
ローチャートを示す。上記のシミュレータは、ＣＰＵモ
デルが外部アクセス要求を行った場合に、そのアクセス
に必要な時間を求め、更にデバイスモデル部に対しデー
タの書き込みや読み出し等の処理を実行させる。図７に
示したものは、その際の実行時間を求めるためのアクセ
スサイクル読み出し動作を説明する図である。

【００３７】まず、ステップＳ１において、ＣＰＵモデ
ル１がアクセス要求を行うと、アドレスデコーダ４は、
ステップＳ２において、最初のモデルを選択する。例え
ば、図１に示した例では、ＲＯＭモデル６、ＤＲＡＭモ
デル７及びＩ／Ｏモデル８の３種類のデバイスモデル部
が用意されている。アドレスデコーダ４は、これらのモ
デルのうち先頭から順番にその属性情報を参照し、モデ
ル選択処理を行う。即ち、図７のステップＳ３におい
て、最初に選択したモデルのスタートアドレスとアクセ
スサイズを取り出す。そして、ステップＳ４において、
現在のモデルに含まれるかどうかを判断する。

【００３８】この判断は、図５を用いて説明した通りの
アドレス比較による。アドレスが所定の範囲ならば、選
択したモデルが該当するものと判断し、ステップＳ５で
更に別の属性データを読む。即ち、その属性データの中
からアクセスサイクルを表示する部分を取り出し、戻り
値Ｘに書き込む。そして、ステップＳ６において、ＣＰ
Ｕモデル１にこの戻り値Ｘを返し、処理を終了する。な
お、ステップＳ４において、アドレスが所定の範囲に無
い場合にはステップＳ７に進み、次のモデルを選択す
る。

【００３９】もし、次のモデルがもう無いと判断される
と、ステップＳ８からステップＳ９に移り、アドレスエ
ラー処理が行われる。一方、次のモデルが存在する場合
には、再びステップＳ３に戻り、そのモデルのスタート
アドレスとアクセスサイズを取り出して、ステップＳ４
に進む。こうして、該当するデバイスモデル部から実行
時間を計算するためのアクセスサイクルを読み出し、計
数部３に渡す。計数部３は、これにより実行時間計算を
行う。実行時間は、アクセスサイクル×１クロック分の
時間で計算できる。

【００４０】〈命令の処理〉次に、デバイスモデル部５
の処理を説明する。図８は、命令処理動作フローチャー
トである。図７の処理では、アクセスサイクルの取り出
しを行ったが、図８の命令処理では、実際に命令を実行
する動作をシミュレートする。命令処理を行う場合に
は、図７に示したアクセスサイクルの読み出しと同様に
して、アクセス要求やモデルの選択処理が実行される。
ステップＳ１，Ｓ２，Ｓ３，Ｓ４及びＳ１０，Ｓ１１，
Ｓ１２の処理は、図７に示したものと全く同様である。

【００４１】ここで、該当するモデルに対する命令がラ
イト命令かどうかが判断される（ステップＳ５）。ライ
ト命令の場合は、該当するモデルの手続き情報からライ
ト処理ルーチンＷｒｉｔｅ（）が呼び出される（ステッ
プＳ６）。また、それ以外の場合にはリード命令であっ
て、該当するデバイスモデル部のリード処理ルーチンＲ
ｅａｄ（）が呼び出される（ステップＳ８）。これらの
処理の具体的な内容を図９及び図１０を用いて説明す
る。既に説明したように、デバイスモデル部の実体はシ
ミュレータのメモリ上に形成されたデータやサブルーチ
ンから構成される。ライト処理やリード処理サブルーチ
ンは、例えばＣ言語により組み立てられる。

【００４２】図９は、入出力装置のライト命令手続きの
説明図である。図に示す最初の４行は、入出力装置に設
定されたｉｏｒｅｇ（入出力レジスタ）のデータ型を定
義する部分である。書き込みデータはＶａｌｕｅ、処理
時刻はＣｈａｎｇｅ−ｔｉｍｅと定義される。次の３行
は、入出力レジスタの名称をＡ，Ｂ，Ｃと定義してい
る。次の１行では、戻り値を返すタイミング制御のため
のデータ転送時間を定義する。こうして、データの書き
込み処理を宣言し、図のＳｗｉｔｃｈと記述された部分
で、ケース毎にレジスタＡ，ＢあるいはＣを選択して、
データ書き込み処理を実行する。また、このようにデー
タが変更された時間をＣｈａｎｇｅ−ｔｉｍｅとして記
録しておく。また、データ処理時刻も記憶しておく。デ
ータ処理時刻は、入出力装置アクセス動作の検証等に利
用される。なお、一般に書き込み処理は戻り値がないの
で、以下の説明では戻り値のない場合について説明をす
る。

【００４３】図１０には、メモリの読み出し手続きの説
明図を示す。これも同様にＣ言語で作成されたサブルー
チンで、読み出し手続きの場合には、予め図の注釈に示
したように、アドレスのオフセット換算が行われる。即
ち、ここでアドレス変換を行っている。そして、該当す
るアドレスを指定し、そのポインタで示したローカルア
ドレスにあるデータを戻り値として返す。なお、図９の
Ｗｒｉｔｅ（）でアドレス変換に相当する処理がなかっ
たのは、Ｉ／Ｏモデルのためにレジスタが特定されてい
るためである。メモリモデルの場合には、アドレス変換
処理が含められる。

【００４４】再び図８に戻って、ライト命令とリード命
令の処理に対応する戻り値の説明を行う。図８のステッ
プＳ６でライト命令が実行されると、ライト命令自身に
は戻り値が無いため、ステップＳ７において戻り値を
“０”として計数部に返す。また、ステップＳ８でリー
ド命令が実行されると、読み出されたデータがＸに格納
され、ステップＳ９において戻り値をＸとし、計数部に
その値を返す。このようにして、メモリのリードライト
動作がシミュレートされる。

【００４５】〈シミュレーションシーケンス〉図１１に
は、アクセスサイクル取り出しシーケンスチャートを示
す。図１１のＣＰＵモデル１が、ステップＳ１において
外部アクセス要求を行うと、計数部３がこれを受けて、
ＣＰＵモデル１から受け入れたアドレスを引数とし（ス
テップＳ２）、アドレスデコーダ４のサブルーチンを呼
び出す。アドレスデコーダ４のサブルーチンは、デバイ
スモデル部５の選択処理を行う。１個のモデルをステッ
プＳ３で選択し、Ｓ４でその属性データからスタートア
ドレスとアクセスサイズを受け入れると、ステップＳ５
でアドレスデコーダ４が判定処理を行う。

【００４６】この処理は、該当するモデルを選択するま
で繰り返されるが、選択が終了するとステップＳ６に進
み、決定したデバイスモデル部５の属性データ読み出し
が行われる。そして、ステップＳ７，Ｓ８において、デ
バイスモデル部５からアクセスサイクルがアドレスデコ
ーダ４を通じて計数部３に送られる。計数部３は、ステ
ップＳ９で動作時間を計算してログファイルへの書き込
みを行う。

【００４７】図１２には、ライト命令処理の動作シーケ
ンスチャートを示す。ＣＰＵモデル１が計数部３に対し
ライト命令を出力すると（ステップＳ１）、計数部３は
アドレスデコーダ４に対し、アドレスと書き込みデータ
とサイクルタイムから計算された処理時刻を引数として
処理を依頼する（ステップＳ２）。アドレスデコーダ４
は、図１１と同様にデバイスモデル部５の選択処理を行
う（ステップＳ３，ステップＳ４，ステップＳ５）。デ
バイスモデル部が選択されると、アドレスデコーダ４か
ら引数と、例えば書き込み動作の場合、書き込み手続き
のサブルーチンＷｒｉｔｅ（）が呼び出される（ステッ
プＳ６）。

【００４８】この引数は、計数部３からアドレスデータ
４が受け入れたアドレスと、書き込みデータと、処理時
刻である。デバイスモデル部５はデータと処理時刻とを
該当する領域に書き込み（ステップＳ７）、戻り値を
“０”としてステップＳ８でアドレスデコーダ４に返
す。その結果、計数部３にこの戻り値が返されてライト
命令処理が終了する。ステップＳ１０で、ＣＰＵモデル
１はライト命令の終了通知を受ける。

【００４９】図１３には、具体的なシミュレーション時
間の説明図を示す。例えば、ＣＰＵモデルからリード命
令とライト命令等が出力された場合のシミュレーション
の結果をこの図を用いて説明する。まず、この図の横軸
はシミュレーション時間を示し、下側の軸にｎＳ（ナノ
秒）単位で時刻が表示されている。なお、この場合、Ｃ
ＰＵモデルによる命令は、常にキャッシュヒットとし、
データリードには１２０ｎＳ、データライトには３０ｎ
Ｓかかるものとする。更に、ＣＰＵモデルには１クロッ
クでアクセスできるライトバッファが１つ設けられてい
るものとする。また、１命令に費やす時間は１０ｎＳと
する。

【００５０】ＣＰＵモデルが動作を開始すると、図示し
ないプログラムカウンタが“１”ずつカウントアップ
し、命令が順に呼び出される。まず、リード命令をエミ
ュレートすると、計数部３は前回のアクセスタイプと今
回のアクセスまでの命令数を元にバスの状態を計算す
る。最初はシミュレーションが始まったばかりで、前回
のアクセスタイプはなく、命令数もない。既に説明した
ように、計数部がそのリード命令に従ってバスを専有す
る時間を計算する。計数部がアドレスデコーダを介して
該当するモデルのアクセスサイクルを読み出すと、これ
によってバス専有時間が計算される。メモリリードサイ
クルの場合、１２０ｎＳという時間計算が行われる。バ
スはこの間専有される。

【００５１】次に、メモリから読み出された値を取り出
す。この値はＣＰＵモデルに返される。ＣＰＵモデルは
１２０ｎＳ経過するまでウエイト状態となっている。読
み出された値を元にＣＰＵが所定の処理を実行する。そ
の命令数を１０とする。１命令が１０ｎＳだから１００
ｎＳの時間だけ読み出された命令に対する処理が実行さ
れる。今度はそのデータをデバイスモデル部に書き込む
ためのライト命令が発生したとする。この場合、再び計
数部が動作する。ライトサイクルのサイクル数が計算さ
れて、２２０ｎＳの時点から３０ｎＳの時間だけ書き込
み処理が行われる。この間、再びバスが専有される。即
ち、２２０ｎＳから２５０ｎＳまでの間バスが専有され
る。その後、分岐命令が出力されるが、分岐命令発生ま
でには５０ｎＳかかる。従って、メモリライトサイクル
の終了した２５０ｎＳ〜２７０ｎＳまでバスが空き時間
となる。このような計算を繰り返すことによってプログ
ラムの実行時間が計算され、ログファイルに記録され
る。

【００５２】

【発明の効果】以上説明した本発明のシミュレータは、
ＣＰＵモデルにパイプライン機能部を設け、ここに実行
すべき命令をフェッチし、パイプラインを１段シフトす
る毎にシミュレーション時間を更新するという構成にし
たので、シミュレーションの対象となる装置の動作とよ
く適合し、ハードウェアモデルとの同期が容易になる。
また、ＣＰＵモデルが求めたシミュレーション時間を計
数部が受け取り累積するような構造にしたので、計数部
はＣＰＵモデルの各命令の実行時間等を意識することな
くシミュレーション結果をログファイルに出力すること
が可能になる。従って、ＣＰＵモデルのパイプライン機
能部をシミュレーション対象となる装置と適合させるよ
うにすれば、計数部の部分はＣＰＵモデルが違っても全
く変更を必要とせず、共通化することが可能である。

【図面の簡単な説明】

【図１】本発明によるシミュレータのブロック図であ
る。

【図２】シミュレータの概略動作フローチャートであ
る。

【図３】ＣＰＵモデルの動作フローチャートである。

【図４】パイプライン処理の内容説明図である。

【図５】アドレスデコーダの機能説明図である。

【図６】デバイスモデルの例説明図である。

【図７】アクセスサイクル読み出し動作フローチャート
である。

【図８】命令処理動作フローチャートである。

【図９】入出力装置の書き込み手続きの説明図である。

【図１０】メモリの読み出し手続きの説明図である。

【図１１】アクセスサイクル取り出し動作シーケンスチ
ャートである。

【図１２】ライト命令動作シーケンスチャートである。

【図１３】シミュレーション時間の説明図である。

【符号の説明】

１ＣＰＵモデル２ログファイル３計数部４アドレスデコーダ５デバイスモデル部６ＲＯＭモデル７ＤＲＡＭモデル８周辺Ｉ／Ｏモデル１１パイプライン機能部１２命令実行処理部１３命令フェッチ処理部１４分岐処理部１５プログラムカウンタ１６レジスタファイル

Claims

【特許請求の範囲】

【請求項１】プロセッサが所定のプログラムを実行し
て任意のハードウェアを制御する装置の動作をシミュレ
ーションするために、コンピュータ上で、前記プロセッ
サとハードウェアとをモデル化したものにおいて、前記プロセッサモデルは、各ハードウェアモデルにアク
セスして、これらをアクセスする処理をシミュレートす
るとともに、シミュレーションの対象となる装置の特性
に応じた段数だけその命令を保持するパイプライン機能
部を設け、その命令実行のための実行時間情報を取得
し、前記ＣＰＵモデルがハードウェアモデルをアクセスした
とき、前記ハードウェアモデルが通知するそのアクセス
に要する実行時間情報と、前記ＣＰＵモデルが取得した
実行時間情報とを累積して計数する計数部とを備えたこ
とを特徴とするシミュレータ。
【請求項２】請求項１において、ＣＰＵモデルは、パイプライン機能部がパイプラインを
１段シフトする毎にシミュレーション時間を更新するよ
うにして、実行時間情報を取得することを特徴とするシ
ミュレータ。