JPH1167699A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH1167699A
JPH1167699A JP9231794A JP23179497A JPH1167699A JP H1167699 A JPH1167699 A JP H1167699A JP 9231794 A JP9231794 A JP 9231794A JP 23179497 A JP23179497 A JP 23179497A JP H1167699 A JPH1167699 A JP H1167699A
Authority
JP
Japan
Prior art keywords
blocking plate
stress
semiconductor
dicing tape
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9231794A
Other languages
English (en)
Inventor
Norihito Umehara
則人 梅原
Masazumi Amami
正純 雨海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP9231794A priority Critical patent/JPH1167699A/ja
Publication of JPH1167699A publication Critical patent/JPH1167699A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7402—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7416—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/656—Fan-in layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/381—Auxiliary members
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

(57)【要約】 【課題】 熱応力による実装歩留りの低下を防止する目
的で半導体チップの下にストレス遮断板を備えた半導体
装置を少ない工数で製造する。 【解決手段】 本発明は、ストレス遮断板を備えた半導
体チップを製造するための好適な方法を提供する。本発
明の製造方法は、高弾性の材料からなるストレス遮断板
１２及び接着面１１を有するダイシングテープ５を用意
する工程、半導体ウェハ１とストレス遮断板１２とを接
着層１３を介して接着する工程、ストレス遮断板１２を
ダイシングテープの接着面１１上に接着する工程、半導
体ウェハ１をストレス遮断板１２と共に個々の半導体チ
ップの単位で切断する工程、及び切断された上記半導体
チップ１５及びストレス遮断板１２を上記ダイシングテ
ープから剥離する工程を備えている。ストレス遮断板１
２は、半導体ウェハと共に切り出されるので、サイズの
異なる半導体チップにあわせて後からストレス遮断板を
切り出して供給する必要がなくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＢＧＡタイプの等
の半導体装置の製造方法に関し、特に、熱応力による半
導体装置への影響を緩和するためにストレス遮断板を備
えた半導体チップを供給するための方法に関するもので
ある。
【０００２】
【従来の技術】ＢＧＡ(Ball Grid Array)は、パッケー
ジの一面側に、外部接続端子としての半田バンプと呼ば
れる複数の球状の半田を二次元的に配置してなる表面実
装型のパッケージ構造を有する半導体装置である。接続
端子を二次元的に配置できることから高密度実装に適し
たパッケージとして知られている。特に、近年注目を浴
びているＣＳＰ(Chip Size Package)、すなわちパッケ
ージサイズをチップサイズと同等あるいは僅かに大きい
程度に高密度化した半導体装置を実現する上で、ＢＧＡ
は極めて重要な位置付けを有している。
【０００３】ＣＳＰの中には、パッケージの基板として
ポリイミド樹脂等からなる可撓性絶縁基板を用い、この
一面側に半田バンプを二次元的に配置してＢＧＡを構成
するものがある。ＣＳＰ型の半導体装置において、半導
体チップは、非導電性エポキシ樹脂等のダイアタッチ材
と呼ばれる接着層を介して、可撓性絶縁基板上に固定さ
れ、必要な配線を施した後に樹脂封止される。このよう
なＢＧＡタイプの半導体装置は、マウンタにより外部基
板(プリント配線基板)上に搭載後、一括リフローにより
半田バンプを溶融して実装される。
【０００４】半導体装置の実装においては、実装信頼性
を高めることが極めて重要である。特に、ＢＧＡパッケ
ージは、従来のＱＦＰ(Quad Flat Package)に比べ、一
般にその実装信頼性が低いことが指摘されている。上記
ＣＳＰ型の半導体装置に対する温度サイクル試験におい
て、外部基板と半田バンプの接合部、特に最外周やチッ
プ周辺部の真下近傍に位置する半田バンプの接合部にク
ラックが発生し、オープン不良となることがある。主た
る原因は、半導体チップの線膨張係数と外部基板のそれ
との差からせん断応力が発生し、上記接合部に集中する
ためである。すなわち、半導体チップと外部基板との間
にあるダイアタッチ材及び可撓性絶縁基板の弾性率は、
半導体チップと外部基板のそれに比して極めて低く、そ
の結果、上記線膨張係数の差に起因するせん断応力は、
半田接合部に集中する。
【０００５】
【発明が解決しようとする課題】本出願人は、上記従来
の問題点を解決する方法を平成９年６月２５日出願の特
許出願(特願平９−１８４４３３号)において示した。こ
の出願の中で、半導体チップと可撓性絶縁基板との間
に、半導体装置が実装される外部基板の線膨張係数と略
等しい線膨張係数を有する中間部材（本明細書では以下
これを、ストレス遮断板という）を配置し、上記半導体
チップと外部基板との間の線膨張係数の差に起因する半
田接合部のクラックを防止する技術が開示されている。
【０００６】しかしながら、上記ストレス遮断板を設け
ることによって、明らかに半導体装置の製造工程数が増
加する。すなわち、次のような工程が必要になる。チッ
プサイズに合わせてストレス遮断板を切り出し、これを
ダイアタッチ材で可撓性絶縁基板に接着し、キュアを行
う。次いで、ストレス遮断板上にダイアタッチ材を供給
し半導体チップを実装した後、再度キュアを行う。
【０００７】本発明の目的は、上記ストレス遮断板を半
導体チップの供給と共に供給し、上記タイプの半導体装
置の製造工程をできるだけ少なくすることである。
【０００８】本発明の別の目的は、半導体チップの供給
の際にダイアタッチ材を共に供給し、半導体装置の製造
工程を少なくすることである。
【０００９】
【課題を解決するための手段】本発明は、ストレス遮断
板を備えた半導体チップを製造するための好適な方法を
提供する。本発明の製造方法は、高弾性の材料からなる
ストレス遮断板及び接着面を有するダイシングテープを
用意する工程、半導体ウェハと上記ストレス遮断板とを
接着層を介して接着する工程、上記ストレス遮断板を上
記ダイシングテープの接着面上に接着する工程、上記半
導体ウェハを上記ストレス遮断板と共に個々の半導体チ
ップの単位で切断する工程、及び切断された上記半導体
チップ及びストレス遮断板を上記ダイシングテープから
剥離する工程を備えている。上記工程を経て製造された
ストレス遮断板付きの半導体チップは、半導体装置の組
立工程に引き渡され、ダイアタッチ材を介して可撓性絶
縁基板上に実装される。
【００１０】ストレス遮断板は、半導体ウェハと共に切
り出されるので、サイズの異なる半導体チップにあわせ
て後からストレス遮断板を切り出して供給する必要がな
くなる。また、個別に半導体チップとストレス遮断板を
接着するという工程も不要となる。
【００１１】ここで、上記半導体ウェハとストレス遮断
板とを接着する手順として、ストレス遮断板上に接着層
を形成し、次いで、該接着層上に上記半導体ウェアを接
着する方法を取ることができる。
【００１２】また、ダイシングテープからの半導体チッ
プの剥離を容易にするために、上記ダイシングテープの
接着面を紫外線硬化性の粘着材とし、上記半導体チップ
を上記ダイシングテープから剥離する工程の前に、該接
着面に対し紫外線を照射する工程を含むことが好まし
い。
【００１３】また、本発明は、上記半導体チップと共
に、ダイアタッチ材としての接着層を共に供給する方法
を含んでいる。この方法は、耐熱性キャリアフィルムを
ストレス遮断板とダイシングテープとの間に介在させる
ことにより実現される。すなわち、高弾性の材料からな
るストレス遮断板、耐熱性キャリアフィルム及び接着面
を有するダイシングテープを用意する工程、半導体ウェ
ハと上記ストレス遮断板とを第一の接着層を介して接着
する工程、上記ストレス遮断板とキャリアフィルムとを
第二の接着層を介して接着する工程、上記耐熱性キャリ
アフィルムを上記ダイシングテープの接着面上に接着す
る工程、上記半導体ウェハを上記ストレス遮断板と共
に、個々の半導体チップの単位で切断する工程、及び上
記半導体チップを上記ストレス遮断板に付着した接着層
と共に、上記キャリアフィルムから剥離する工程を含ん
でいる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って説明する。図１はダイシング前の半導体ウェハが
ダイシングテープ上に置かれている状態を示す断面図で
ある。図において、ダイシングテープ５及びこの上の各
層は、実際の寸法比率とは異なっており、これらが誇張
して示されていることに留意すべきである。
【００１５】ダイシングテープ５は、図１に示されるよ
うに、基材フィルム１０と紫外線硬化性粘着材１１とか
らなる。基材フィルム１０は、膜厚10〜300μm程度の軟
質の樹脂フィルムからなり、ポリエチレンフィルム、ポ
リブチレンテレフタレートフィルム、ポリエチレンナフ
タレートフィルム、ポリプロピレンフィルム、ポリ塩化
ビニルフィルム、ポリブテンフィルム、ポリブタジエン
フィルム、ポリウレタンフィルム、ポリメチルペンテン
フィルム、エチレン−酢酸ビニル共重合体フィルム、エ
チレン−(メタ)アクリル酸共重合体フィルム、エチレン
−(メタ)アクリル酸エチル共重合体フィルム等及びこれ
らの積層体が用いられる。
【００１６】この基材フィルム１０の表面に形成されて
いる紫外線硬化性粘着材１１は、所定時間紫外線を照射
することにより硬化し、その粘着性を失うものである。
具体的には、ポリアクリル酸エステル共重合体とウレタ
ンアクリラートオリゴマー(UV硬化樹脂)の混合体を用い
ることができる。基材フィルム１０上に形成される粘着
材１１の膜厚は、10〜50μｍ程度である。
【００１７】上記ダイシングテープ５の紫外線硬化性粘
着材１１上には、ストレス遮断板１２が接着される。ス
トレス遮断板１２は、半導体装置が実装される外部基板
の線膨張係数と略等しい線膨張係数を有する高弾性の材
料からなる。具体的には、金、銅、銀、アルミニウム、
ニッケル、鉄等の金属及びそれらの合金やそれらの積層
体、あるいはＦＲ−４、ＦＲ−５、ポリイミド、ポリス
ルホン、フェノール、ポリエーテルスルホン、ポリフェ
ニレンスルフィド、ポリエチレンナフタレート等の有機
材料及びそれらの積層体を用いる。ストレス遮断板１２
の厚さは、５０〜１００μｍ程度である。
【００１８】半導体ウェハ１は、接着層１３を介して上
記ストレス遮断板１２に接着される。接着層１３とし
て、熱可塑性ポリイミド樹脂を用いる。熱可塑性ポリイ
ミド樹脂は、加熱することにより溶融し、接着剤として
の効果を発揮するものである。もっとも、図２に示すよ
うに、熱可塑性ポリイミドに代えて、半硬化物(いわゆ
るＢステージ)あるいは反応前のエポキシ系接着材１４
を用いることができる。この場合は、半硬化状態で半導
体ウェハ１を仮接着し、加熱硬化させることによって接
着する。
【００１９】図３に、本発明に係る半導体装置の製造方
法、すなわちウェハ状態で供給された半導体装置を個々
の半導体チップに切断してピックアップするまでの工程
を示す。最初の工程は、ストレス遮断板１２上に熱可塑
性ポリイミドの接着層１３を形成することである。すな
わち、コーター又はスクリーン印刷により熱可塑性ポリ
イミドワニスを、シート状で供給されたストレス遮断板
１２の表面に塗布する(工程(Ａ))。これを加熱し、ワニ
ス内の溶媒を除去することによって、接着層１３を得る
(工程(Ｂ))。
【００２０】次に、雰囲気温度を上げて接着層１３を加
熱してこれを溶融し、この上に半導体ウェハ１を乗せ
る。常温で接着層１３を冷却してストレス遮断板１２上
に半導体ウェハ１を接着する(工程(Ｃ))。その後、スト
レス遮断板１２を半導体ウェハ１と略同じ大きさに切り
取る。次に、基材テープ１０上に紫外線硬化性粘着材１
１を塗布したダイシングテープを用意し、上記半導体ウ
ェハ１を接着したストレス遮断板１２をこの粘着材１１
上に接着する(工程(Ｄ))。
【００２１】ダイシングブレード２０を用いて、ダイシ
ングテープ５上の半導体ウェハ及びストレス遮断板１２
を、個々の半導体チップ１５の単位にダイシングする
(工程(Ｅ))。その後、ダイシングテープ５に向けて紫外
線を照射し、粘着材１１を硬化させることによって、粘
着材１１とストレス遮断板１２との界面における剥離が
容易となるようにする(工程(Ｆ))。最後に、個々の半導
体チップ１５をコレット２１を用いてピックアップし、
半導体装置の基板上へ供給する(工程(Ｇ))。
【００２２】出願人は、上記工程(Ｅ)において、半導体
ウェハ１とストレス遮断板１２がダイシングブレード２
０を用いて一度に切断できるかどうかについて調査を行
った。ストレス遮断板１２が、有機材料である場合と金
属材料である場合の２つの場合を考慮した。
【００２３】最初に、有機材料からなるストレス遮断板
を用いて実験を行った。280μｍのシリコンウェハに、5
0μｍのＰＥＴ(ポリエチレンテレフタレート)又はＰＥ
Ｎ(ポリエチレンナフタレート)からなるストレス遮断板
を、15μｍの熱可塑性ポリイミドからなる接着層を介し
て接着したものを用意した。結果は、ＰＥＴ、ＰＥＮい
ずれにおいても、チッピングやバリ等は発生せず、良好
な状態で切断が可能であった。以下に、このときのダイ
シング条件を示す。
【００２４】
【表１】
【００２５】この結果より、ストレス遮断板を有機材料
とした場合には、半導体ウェハとストレス遮断板とを一
度に切断できることが確認された。
【００２６】次に、ストレス遮断板が銅やアルミニウム
等の金属材料である場合について検討した。ここで、ダ
イシングにおける切断のメカニズムを考慮すると、半導
体ウェハを構成するシリコン等の脆い材料を切断する場
合と、金属等の粘りのある材料を切断する場合とでは、
異なるメカニズムにより切断が行われることが分かって
いる。すなわち、シリコン等の脆い材料をダイシングす
る場合には、ダイシングブレードの砥粒が被切断体にぶ
つかることにより、微少なクラックを発生させながら切
り進むのに対し、金属等の粘りのある材料では、被切断
体を切削しながら切り進む。そのため、シリコンウェハ
を切断する場合と、金属板を切断する場合では、それぞ
れに最適のダイシングブレードの構成要素、すなわち砥
粒径、集中度(ダイシングブレードの体積に占める砥粒
の割合)、厚さ等が異なることが考察される。
【００２７】従って、上記半導体ウェハと金属材料によ
るストレス遮断板を切断するために、デュアルダイサー
を用いるのが好適である。デュアルダイサーは、２本の
スピンドルを備えており、各スピンドルに異種のブレー
ドを取り付け、これらのブレードで同時に加工を行うこ
とが可能である。図４は、デュアルダイサーを用いて半
導体ウェハ及びストレス遮断板を切断する工程を示して
いる。最初に、シリコン切断用の第一のブレード２２に
よって半導体ウェハ１を切断し(同図(Ａ))、これに連続
して金属切断用の第二のブレード２３によってストレス
遮断板１２を切断する(同図(Ｂ))。
【００２８】出願人は更に、図３の工程(Ｇ)において、
コレット２１により半導体チップ１５をピックアップす
る際に、ストレス遮断板１２とダイシングテープ５の粘
着材１１との界面で良好に剥離が行われるかどうかにつ
いても試験を行った。
【００２９】半導体チップ１５とダイシングテープ５と
の間には、考慮すべき３つの剥離界面がある。すなわ
ち、熱可塑性ポリイミド１３と半導体チップ１５との界
面、ストレス遮断板１２と熱可塑性ポリイミド１３との
界面、及び紫外線硬化性粘着材１１とストレス遮断板１
２との界面である。半導体チップのピックアップ時に剥
離する界面は、これら各界面の相対的な剥離強度によっ
て決まる。従って、各界面の剥離強度をそれぞれ、Ｆ
１、Ｆ２、Ｆ３とすれば、紫外線硬化性粘着材１１とス
トレス遮断板１２との界面が良好に剥離するためには、
Ｆ１＞Ｆ３、且つＦ２＞Ｆ３の条件を満たす必要があ
る。
【００３０】本実施形態において、上記条件が満たされ
ることを検証するため、JIS Z 0237(180°剥離試験)を
行った。図５はその試験装置を示している。被着体２４
上に熱可塑性ポリイミド及び紫外線硬化性粘着材からな
る接着剤２５を塗布し、その上にストレス遮断板からな
る25mm幅の試料２６を接着した。図中矢印方向に試料２
６を引っ張り、試料２６と接着剤２５との間の剥離強度
を測定した。試料２６として、ストレス遮断板として用
いられるＰＥＴ及び銅について測定した。また、シリコ
ンウェハと熱可塑性ポリイミドとの間の剥離強度Ｆ１の
測定については、シリコン基板上に熱可塑性ポリイミド
からなる接着面を有するテープを熱圧着した後、該テー
プを上記と同様の方法で剥離することによって行った。
以下に、これらの結果を示す。
【００３１】
【表２】
【００３２】ここで、紫外線硬化性粘着材は、所定時間
紫外線を照射した後に測定したものである。結果から明
らかなように、紫外線硬化性粘着材とストレス遮断板と
して用いられるＰＥＴ及び銅との間の剥離強度Ｆ３は、
何れの場合も他の界面の剥離強度Ｆ１及びＦ２に比して
極めて小さかった。よって図３の工程(Ｇ)において、良
好に半導体チップ１５のピックアップが行われるもので
ある。
【００３３】次に、本発明の他の実施形態について説明
する。図６及び図７は何れも半導体チップの供給と共
に、ダイアタッチ材としての接着層を供給可能とする実
施形態に関するものである。図６に示す例では、ダイシ
ングテープ５におけるテープ基材１０上に設ける接着層
として、上記紫外線硬化性粘着材に代えて、Ｂステージ
あるいは反応前のエポキシ系接着材１６を用いている。
本構成においても基本的に、半導体チップの製造工程は
図３に示したものと同じである。しかし、上記エポキシ
系接着材１６を用いることにより、ストレス遮断板１２
とエポキシ系接着材１６との界面における剥離強度より
も、テープ基材１０とエポキシ系接着材１６との界面に
おける剥離強度を小さくする。これによって、図３の工
程(Ｇ)において、半導体チップ１５をピックアップした
際にエポキシ系接着材１６は、ストレス遮断板１２側に
接着されたまま、これと共に引き上げられる。こうして
半導体チップ１５と共に引き上げられたエポキシ系接着
材１６は、半導体チップ１５を半導体装置の基板上に実
装するためのダイアタッチ材として機能させることがで
きる。半導体チップを基板上に仮接着し、上記半硬化の
エポキシ系接着材１６を加熱硬化させることによって、
半導体チップを基板上に固定することが可能となる。
【００３４】図７に示す例では、ストレス遮断板１２と
ダイシングテープ５におけるテープ基材１０上の粘着材
１１との間に、更に接着材としての熱可塑性ポリイミド
の層１７と、耐熱性キャリアフィルムの層１８が備えら
れている。耐熱性キャリアフィルム１８は、例えばポリ
エチレンナフタレート、ポリイミド、ポリエーテルイミ
ド、ポリアラミド、ポリエーテルケトン、ポリエーテル
・エーテルケトン、ポリフェニレンサルファイド、ポリ
(４−メチルペンテン−１)等の樹脂からなるフィルム材
であり、その表面をアルキッド樹脂やアミノアルキッド
樹脂等で易剥離処理することにより、熱可塑性ポリイミ
ド１７に対する剥離強度をコントロールすることができ
る。従って、半導体チップ１５のピックアップ時に、熱
可塑性ポリイミド１７と耐熱性キャリアフィルム１８と
の界面で、半導体チップが剥離される。ストレス遮断板
１２に付着して半導体チップ１５と共に供給される熱可
塑性ポリイミド１７は、ダイアタッチ材として、半導体
チップ１５の上記基板上への実装に寄与する。半導体チ
ップ１５を基板上へ搭載した後、雰囲気温度を上げて熱
可塑性ポリイミド１７を溶融し、一定時間加圧及び常温
冷却することによって、半導体チップを実装する。な
お、本実施形態において、半導体ウェハ１とストレス遮
断板１２との間の接着層としてＢステージあるいは反応
前のエポキシ系接着材を用いることもできる。
【００３５】図８〜図１０は、本発明に係る製造方法に
より与えられる半導体チップを用いた半導体装置の一例
を示すものである。半導体装置３０は、下面に多数の半
田バンプ３１を備えたＢＧＡ型のチップサイズパッケー
ジである。エポキシ系樹脂フィルムからなる可撓性絶縁
基板３２上に、ダイアタッチ材３３を介してストレス遮
断板１２を有する半導体チップ１５が実装されている様
子が示されている。半導体チップ１５は、ワイヤボンデ
ィングの後に、モールド樹脂３４により密封される。
【００３６】以上、本発明の実施形態について説明し
た。本発明の適用範囲が、上記実施形態において示した
事項に限定されないことは明らかである。本発明は、ス
トレス遮断板を備えた半導体チップを効率的に供給する
ための方法を提供するものであり、その工程において用
いられる各部材の材質によって、その適用範囲は限定さ
れない。
【００３７】
【発明の効果】以上の如く本発明によれば、半導体チッ
プのサイズに適したストレス遮断板を、該半導体チップ
の供給と共に供給することができる。その結果、熱応力
による実装歩留りの低下を防止する目的で半導体チップ
の下にストレス遮断板を備えた半導体装置を、少ない工
数で製造することができる。
【００３８】また本発明によって、半導体チップの供給
時に、ダイアタッチ材を共に供給することができ、半導
体装置の組み立てにおいて、ダイアタッチ材を供給する
工程を削減することができる。
【図面の簡単な説明】
【図１】本発明において、ダイシング前の半導体ウェハ
がダイシングテープ上に置かれている状態を示す断面図
である。
【図２】熱可塑性ポリイミドに代えて、エポキシ系接着
材を用いた図１の対応図である。
【図３】本発明に係る半導体装置の製造方法を示す工程
図である。
【図４】デュアルダイサーを用いて半導体ウェハ及びス
トレス遮断板を切断する工程を示す図である。
【図５】剥離強度を測定するための試験装置を示す図で
ある。
【図６】ダイシングテープ上に設ける接着層としてエポ
キシ系接着材を用いた本発明の他の実施形態を示す図で
ある。
【図７】ストレス遮断板とダイシングテープ上の粘着材
との間に、接着材としての熱可塑性ポリイミドと耐熱性
キャリアフィルムを備えた本発明の他の実施形態を示す
図である。
【図８】本発明に係る製造方法により与えられる半導体
チップを用いた半導体装置の一部を破断して示す斜視図
である。
【図９】図８の半導体装置の断面図である。
【図１０】図９の要部を拡大して示す図である。
【符号の説明】
１ 半導体ウェハ ５ ダイシングテープ １０ テープ基材 １１ 紫外線硬化性粘着材 １２ ストレス遮断板 １３ 接着層 １４ エポキシ系接着材 １５ 半導体チップ １６ エポキシ系接着材 １７ 熱可塑性ポリイミド １８ 耐熱性キャリアフィルム ２０ ダイシングブレード ２１ コレット ２２ 第一のブレード ２３ 第二のブレード ２４ 被着体 ２５ 接着剤 ２６ 試料 ３０ 半導体装置 ３１ 半田バンプ ３２ 可撓性絶縁基板 ３３ ダイアタッチ材 ３４ モールド樹脂

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 高弾性の材料からなるストレス遮断板及
    び接着面を有するダイシングテープを用意する工程と、 半導体ウェハと上記ストレス遮断板とを接着層を介して
    接着する工程と、 上記ストレス遮断板を上記ダイシングテープの接着面上
    に接着する工程と、 上記半導体ウェハを上記ストレス遮断板と共に個々の半
    導体チップの単位で切断する工程と、 切断された上記半導体チップ及びストレス遮断板を上記
    ダイシングテープから剥離する工程と、を備えた半導体
    装置の製造方法。
  2. 【請求項２】 上記半導体ウェハとストレス遮断板とを
    接着する工程は、上記ストレス遮断板上に接着層を形成
    する工程と、該接着層上に上記半導体ウェハを接着する
    工程を含む請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 上記ストレス遮断板が金属板である請求
    項１又は２記載の半導体装置の製造方法。
  4. 【請求項４】 上記ストレス遮断板が有機材料を主体と
    する板である請求項１又は２記載の半導体装置の製造方
    法。
  5. 【請求項５】 上記ダイシングテープの接着面を紫外線
    硬化性の粘着材とし、上記半導体チップを上記ダイシン
    グテープから剥離する工程の前に、該接着面に対し紫外
    線を照射する工程を含む請求項１、２、３又は４記載の
    半導体装置の製造方法。
  6. 【請求項６】 上記半導体ウェハの接着層が熱可塑性ポ
    リイミド樹脂からなる請求項１、２、３、４又は５記載
    の半導体装置の製造方法。
  7. 【請求項７】 上記半導体ウェハの接着層が半反応性の
    エポキシ系樹脂からなる請求項１、２、３、４又は５記
    載の半導体装置の製造方法。
  8. 【請求項８】 上記ダイシングテープの接着面を半反応
    性のエポキシ系樹脂からなる接着層とし、上記半導体チ
    ップと共に上記ダイシングテープから剥離するようにし
    た請求項１、２、３、４、５、６又は７記載の半導体装
    置の製造方法。
  9. 【請求項９】 高弾性の材料からなるストレス遮断板、
    耐熱性キャリアフィルム及び接着面を有するダイシング
    テープを用意する工程と、 半導体ウェハと上記ストレス遮断板とを第一の接着層を
    介して接着する工程と、 上記ストレス遮断板とキャリアフィルムとを第二の接着
    層を介して接着する工程と、 上記耐熱性キャリアフィルムを上記ダイシングテープの
    接着面上に接着する工程と、 上記半導体ウェハを上記ストレス遮断板と共に、個々の
    半導体チップの単位で切断する工程と、 上記半導体チップを上記ストレス遮断板に付着した接着
    層と共に、上記キャリアフィルムから剥離する工程と、
    を備えた半導体装置の製造方法。
  10. 【請求項１０】 上記キャリアフィルムが耐熱性樹脂か
    らなり、上記第一及び第二の接着層が熱可塑性ポリイミ
    ド樹脂からなる請求項９記載の半導体装置の製造方法。
JP9231794A 1997-08-13 1997-08-13 半導体装置の製造方法 Withdrawn JPH1167699A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9231794A JPH1167699A (ja) 1997-08-13 1997-08-13 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9231794A JPH1167699A (ja) 1997-08-13 1997-08-13 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH1167699A true JPH1167699A (ja) 1999-03-09

Family

ID=16929131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9231794A Withdrawn JPH1167699A (ja) 1997-08-13 1997-08-13 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH1167699A (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031716A (ko) * 2000-10-23 2002-05-03 마이클 디. 오브라이언 반도체 패키지의 싱귤레이션 방법
KR100384333B1 (ko) * 1999-06-07 2003-05-16 앰코 테크놀로지 코리아 주식회사 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법
WO2003063219A1 (en) * 2002-01-25 2003-07-31 Matsushita Electric Industrial Co., Ltd. Method for manufacturing electronic component
EP1310991A3 (en) * 2001-11-13 2004-04-21 Texas Instruments Incorporated Composite die mounting foil for chip-scale semiconductor packages
WO2005055299A1 (ja) * 2003-12-02 2005-06-16 Sekisui Chemical Co., Ltd. 半導体チップの製造方法
EP1544908A1 (en) * 2003-12-19 2005-06-22 Nitto Denko Corporation Process for mounting a semiconductor device
JP2005191531A (ja) * 2003-11-12 2005-07-14 Sekisui Chem Co Ltd 半導体チップの製造方法
JP2005191532A (ja) * 2003-11-12 2005-07-14 Sekisui Chem Co Ltd 半導体チップの製造方法
JP2006086509A (ja) * 2004-08-17 2006-03-30 Denso Corp 半導体基板の分断方法
WO2006043901A1 (en) * 2004-10-21 2006-04-27 Advanced Systems Automation Limited Singulating and de-tapping arrays of semiconductor packages
JP2007115770A (ja) * 2005-10-18 2007-05-10 Seiko Epson Corp 半導体装置の製造方法
EP1193744A4 (en) * 2000-04-26 2007-08-29 Lintec Corp REINFORCING MATERIAL FOR SILICON WIPES AND MANUFACTURING METHOD FOR IC CHIPS USING THE REINFORCEMENT MATERIAL
US7605057B2 (en) 2006-07-05 2009-10-20 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP2011018792A (ja) * 2009-07-09 2011-01-27 Disco Abrasive Syst Ltd ウエーハの加工方法
US9153556B2 (en) 2006-09-08 2015-10-06 Nitto Denko Corporation Adhesive sheet for manufacturing semiconductor device, manufacturing method of semiconductor device using the sheet, and semiconductor device obtained by the method
WO2017047183A1 (ja) * 2015-09-16 2017-03-23 古河電気工業株式会社 半導体裏面用フィルム
WO2017110202A1 (ja) * 2015-12-25 2017-06-29 古河電気工業株式会社 半導体加工用テープ
WO2017110203A1 (ja) * 2015-12-25 2017-06-29 古河電気工業株式会社 半導体加工用テープ

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384333B1 (ko) * 1999-06-07 2003-05-16 앰코 테크놀로지 코리아 주식회사 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법
EP1193744A4 (en) * 2000-04-26 2007-08-29 Lintec Corp REINFORCING MATERIAL FOR SILICON WIPES AND MANUFACTURING METHOD FOR IC CHIPS USING THE REINFORCEMENT MATERIAL
KR20020031716A (ko) * 2000-10-23 2002-05-03 마이클 디. 오브라이언 반도체 패키지의 싱귤레이션 방법
EP1310991A3 (en) * 2001-11-13 2004-04-21 Texas Instruments Incorporated Composite die mounting foil for chip-scale semiconductor packages
WO2003063219A1 (en) * 2002-01-25 2003-07-31 Matsushita Electric Industrial Co., Ltd. Method for manufacturing electronic component
US6984572B2 (en) 2002-01-25 2006-01-10 Matsushita Electric Industrial Co., Ltd. Method for manufacturing electronic component
JP2005191531A (ja) * 2003-11-12 2005-07-14 Sekisui Chem Co Ltd 半導体チップの製造方法
JP2005191532A (ja) * 2003-11-12 2005-07-14 Sekisui Chem Co Ltd 半導体チップの製造方法
WO2005055299A1 (ja) * 2003-12-02 2005-06-16 Sekisui Chemical Co., Ltd. 半導体チップの製造方法
EP1544908A1 (en) * 2003-12-19 2005-06-22 Nitto Denko Corporation Process for mounting a semiconductor device
US7232709B2 (en) 2003-12-19 2007-06-19 Nitto Denko Corporation Process for producing a semiconductor device
JP2006086509A (ja) * 2004-08-17 2006-03-30 Denso Corp 半導体基板の分断方法
WO2006043901A1 (en) * 2004-10-21 2006-04-27 Advanced Systems Automation Limited Singulating and de-tapping arrays of semiconductor packages
JP2007115770A (ja) * 2005-10-18 2007-05-10 Seiko Epson Corp 半導体装置の製造方法
US7605057B2 (en) 2006-07-05 2009-10-20 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US9153556B2 (en) 2006-09-08 2015-10-06 Nitto Denko Corporation Adhesive sheet for manufacturing semiconductor device, manufacturing method of semiconductor device using the sheet, and semiconductor device obtained by the method
JP2011018792A (ja) * 2009-07-09 2011-01-27 Disco Abrasive Syst Ltd ウエーハの加工方法
CN107078102A (zh) * 2015-09-16 2017-08-18 古河电气工业株式会社 半导体背面用薄膜
WO2017047183A1 (ja) * 2015-09-16 2017-03-23 古河電気工業株式会社 半導体裏面用フィルム
JP2017059648A (ja) * 2015-09-16 2017-03-23 古河電気工業株式会社 半導体裏面用フィルム
KR20170048251A (ko) * 2015-09-16 2017-05-08 후루카와 덴키 고교 가부시키가이샤 반도체 이면용 필름
TWI614326B (zh) * 2015-09-16 2018-02-11 古河電氣工業股份有限公司 半導體背面用薄膜
WO2017110203A1 (ja) * 2015-12-25 2017-06-29 古河電気工業株式会社 半導体加工用テープ
WO2017110202A1 (ja) * 2015-12-25 2017-06-29 古河電気工業株式会社 半導体加工用テープ
CN107960133A (zh) * 2015-12-25 2018-04-24 古河电气工业株式会社 半导体加工用带
KR20180098125A (ko) * 2015-12-25 2018-09-03 후루카와 덴키 고교 가부시키가이샤 반도체 가공용 테이프
JPWO2017110202A1 (ja) * 2015-12-25 2018-10-11 古河電気工業株式会社 半導体加工用テープ
JPWO2017110203A1 (ja) * 2015-12-25 2018-10-18 古河電気工業株式会社 半導体加工用テープ

Similar Documents

Publication Publication Date Title
JP4409014B2 (ja) 半導体装置の製造方法
JPH1167699A (ja) 半導体装置の製造方法
JP5032231B2 (ja) 半導体装置の製造方法
TWI401326B (zh) 切割背膠一體型黏著片
JP4261356B2 (ja) 半導体パッケージを製造する方法
JP4330821B2 (ja) 半導体装置の製造方法
KR20070093836A (ko) 반도체 장치의 제조 방법
JP2013179316A (ja) 接着フィルム付き半導体チップの製造方法及びこの製造方法に用いられる半導体用接着フィルム、並びに、半導体装置の製造方法
JP4666887B2 (ja) 接着シート及び接着剤つき半導体チップの製造方法
JPH09263734A (ja) ポリイミド接着シートおよびポリイミド用工程フィルム
JP4848153B2 (ja) 半導体装置の製造方法
KR101035297B1 (ko) 반도체 장치의 제조 방법
JPH11163006A (ja) ペレットボンディング方法
WO2012121307A1 (ja) ウエハのダイシング方法、実装方法、接着剤層付きチップの製造方法、実装体
JP2001015531A (ja) 半導体装置及びその製造方法
JP2005056968A (ja) 半導体装置の製造方法
JP2011054648A (ja) 半導体装置の製造方法
JP2005123609A (ja) ダイボンダー設備及びこれを用いた半導体チップ付着方法
JP2012174722A (ja) 半導体装置の製造方法
JP5023664B2 (ja) 半導体装置の製造方法
JP2004128339A (ja) 半導体装置の製造方法
JP2001156028A (ja) 半導体装置の製造方法
JPH11354556A (ja) 樹脂封止チップ体の製造方法
JP5270191B2 (ja) 半導体装置の製造方法
JP2006140303A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20041102