JPH1167841A - 出力半導体チップの実装方法及び半導体チップ用パッケージ - Google Patents

Abstract

(57)【要約】 【課題】 出力半導体チップを高い実装効率で実装する
方法を提供する。 【解決手段】 出力半導体チップは、第１及び第２の表
面と、第２の表面に設けられる少なくとも１つの出力接
点パッド141又は142と備えている。第１の表面はベース
170に接合されており、ベース170はリッド110に取り付
けられたフレーム150に取り付けられている。従って、
出力半導体チップはフレーム150によって包囲されてい
る。本実装方法は以下の工程を備えている。チップ140
の方を向いた第１の表面に少なくとも１つの導体パター
ン層を有している平坦な絶縁基板110をリッドとして準
備する工程。リッドの第１の表面に設けられる導体パタ
ーン層の少なくとも第１の導体に軟らかく延性を有する
少なくとも１つの金属突起131又は132を形成する工程。
チップの出力接点パッド141又は142に上記突起を金属結
合することにより、リッドの導体パターンをチップに接
続する工程。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セラミックチップ
キャリア、ハイブリッド回路、並びに、電子的な相互接
続を行うマルチチップモジュールに関する。

【０００２】

【従来の技術】提案されている一つの出力半導体チップ
用パッケージにおいては、チップは、金属ベースに接合
されており、また、該ベースにも、チップを包囲するフ
レームが接合されている。チップに接触するための銅球
を収容する穴が設けられているアルミナセラミックのリ
ッドが、チップの上のフレームに接合されている。上記
銅球は、チップの金の突起に半田付けされ、リッドを介
して、アルミナの外側面に接合された銅箔に接触してい
る。金属ベースは、フレームの底部に接合されており、
また、アルミナのリッドは、フレームの頂部に接合され
ているので、高さの寸法公差に関する問題が生ずる。そ
の理由は、フレームの高さは、パッケージの内部要素の
厚さの変動を補償しなければならないからである。この
問題を解消するために、アルミナのリッドをフレームよ
りも幾分小さくし、また、フレームとリッドとの間で自
由に立っている銅箔から成るリングが、パッケージの高
さの変動を吸収する幾分可撓性を有する媒体を形成する
ようにすることが提案されている。

【０００３】提案されている別のパッケージにおいて
は、銅箔をチップのワイヤボンディングされた金の突起
に接合すると共に、上記銅箔の一部をタブに形成してい
る。一つの変形例においては、上記タブの一側部がポリ
イミドで絶縁され、その後折り曲げられて、リッドの銅
球に接触するようになっている。別の変形例において
は、上記箔のタブは、パッケージのリッドを通って外方
に伸長し、パッケージは、上記箔のタブをリッドに接合
された銅箔のランドに半田付けすることによって、気密
に密封される。

【０００４】アルミナ及び銅箔の熱膨張率の不一致によ
り、基板に対する銅箔の接着性、及び、パッケージの気
密性に影響を与える損壊メカニズムが生ずる。銅箔を銅
球に接合すると、銅箔は、変形及び圧迫を受けて薄くな
る。銅箔は、熱的な不一致による別の応力を受け、損壊
すると共に応力腐食を受ける。

【０００５】論理半導体用パッケージにおいては、フリ
ップチップ又はＣ４（ＣontrolledＣollapse Ｃhip Ｃo
nnection）が、ワイヤボンディングを排除することによ
り、極めて低いインピーダンスを達成すると共に、１０
mm×１０mmのダイに関して最大９０％の極めて高い実装
効率を達成している。上述のＣ４プロセスと同様な実装
効率をもたらす小型のフレキシブル回路が設計されてい
る。このフレキシブル回路は、周辺接点を有する通常の
集積回路と共に使用することができる。そのようなフレ
キシブル回路の金の導体が、集積回路の接点にサーモソ
ニック・ボンディングによって接合される。フレキシブ
ル回路の導体は、集積回路の接点からチップの周囲の領
域まで扇形状に拡がるのではなく、第２のレベルの実装
に対する相互接続を行うためのチップの下の格子状の列
の金属突起で終端しているチップの下側で扇形状に拡が
っている。フレキシブル回路は、０.１５mm（６ミル）
の厚さのエラストマ接着剤によって、チップに接合され
ている。そのような有機エラストマ接着剤、及び、フレ
キシブル回路の材料は、製造時及び使用時の温度範囲を
制限し、良好な熱伝達を許容せず、パッケージを湿度に
対して敏感にし、気密に密封されたパッケージとして使
用できなくする。

【０００６】

【発明が解決しようとする課題及び課題を解決するため
の手段】本発明は、一実施例において、チップの第１の
表面がベースに接合されており、フレームが、リッド及
び上記ベースにに取り付けられていてチップを包囲する
ようになっている出力半導体チップを実装する方法を改
善する。上記チップは、上記リッドに取り付けられたそ
の第２の表面に少なくとも１つの出力接点パッドを有し
ている。本実装方法の改善点は、チップの方を向いてい
る第１の表面に少なくとも１つの導体パターン層を有し
ている平坦な絶縁基板をリッドとして準備する工程と、
上記リッドの第１の表面の導体パターン層の少なくとも
１つの導体に軟らかく延性を有する金属から成る少なく
とも１つの突起を形成する工程と、上記突起をチップの
接点パッドに冶金結合することによって、上記リッドの
導体パターンをチップに接続し、出力接点パッドに接合
される突起の数を、チップとリッドとの間の接触抵抗、
並びに、チップとリッドとの間で熱（Ｉ²Ｒ）として失
われる電力損失を最小限にするに十分なように選択する
工程とを含んでいる。

【０００７】本発明は、別の実施例において、少なくと
も１つの出力半導体を有する半導体チップ用のパッケー
ジを提供する。チップの第１の表面が、ベースに接合さ
れており、フレームが、リッドに取り付けられており、
上記ベースは、上記フレームに取り付けられていてチッ
プを包囲している。チップは、その第２の表面に少なく
とも１つの出力接点パッドを有している。この実施例
は、リッドが、少なくともチップの方を向いている第１
の表面に導体パターンを有している絶縁基板を備えてお
り、上記リッドの導体パターンは、チップの方を向いて
いるリッドの表面に設けられている導体パターン層から
突出する軟らかく延性を有する金属から成る突起を介し
て、チップに接続されているという特徴を備えている。

【０００８】本発明は、更に別の実施例において、複数
の出力半導体デバイス用実装モジュールを提供する。各
々の出力半導体チップは、少なくとも１つの出力半導体
を備えている。各々のチップの第１の表面は、ベースに
接合されており、各々のチップの第２の表面は、少なく
とも１つの出力接点パッドを有している。各チップを包
囲するフレームは総て、共通のリッドに接合されてお
り、各チップを支持するベースは、フレームに接合され
ている。上記共通のリッドは、剛性を有する平坦な絶縁
基板であり、上記リッドの面積は、総てのチップを受け
入れるに十分な大きさである。リッドの絶縁基板には、
導体パターンが設けられている。リッドの第１の表面の
少なくとも１つの導体パターン層が、軟らかく延性を有
する金属から成る複数の突起を有しており、上記リッド
の導体パターンは、上記突起によって、各チップの第２
の表面の接点パッドに冶金結合されている。

【０００９】更に別の実施例において、本発明は、内蔵
型の伝熱インターフェースを有すると共に高い実装効率
を有する出力半導体デバイス用のコンパクトで軽量のパ
ッケージを提供する。

【００１０】別の実施例において、本発明は、列状に配
列された複数の出力半導体デバイス用のコンパクトで軽
量のパッケージを提供する。列状に配列された複数の出
力半導体デバイスは、電気的に相互に接続されるか、あ
るいは、電気的に独立したものとすることができる。

【００１１】本発明は、出力ダイオードと、電界効果ト
ランジスタ（ＦＥＴ）及び金属酸化物電界効果出力トラ
ンジスタ（ＭＯＳＦＥＴ）と、双極性パワートランジス
タ及び一体型の双極性ゲートトランジスタ（ＩＧＢＴ）
と、シリコン制御整流器（ＳＣＲ）とを備えている出力
半導体のための第１のレベルの電子実装技術に関する。

【００１２】本発明によれば、出力ダイの裏側を金属ベ
ース又は金属タブに接合し、上記ダイの他側部を複数の
金属突起によって金属の導体パターンに接合することに
よって、出力半導体を実装することができる。上記一側
部の金属ベース、及び、他側部の突起の凹部は、電力ダ
イの熱をパッケージの両側から取り除くことを可能とす
る。

【００１３】ここで説明する出力半導体チップ用パッケ
ージは、ベースに接合されたチップ、リッドとしての絶
縁基板、並びに、ベース及びリッドに接合されていてチ
ップを包囲するフレームの３つの部品を備えている。上
記ベースは、チップから熱を伝達することのできる物質
であるのが好ましく、例えば、金属、熱伝導性のセラミ
ックベリリア又はアルミナ、あるいは、熱伝導性のガラ
スセラミックとすることができる。上記ベースの熱膨張
率は、チップの熱膨張率に近いのが好ましい。

【００１４】リッド用の適宜な基板は、平坦な絶縁材料
である。好ましい材料は、酸化アルミニウム、窒化アル
ミニウム、酸化ベリリウム、窒化ホウ素、コージェライ
ト、ムライト、炭化ケイ素、及び、窒化ケイ素を含むセ
ラミック基板である。特に好適な材料は、半導体デバイ
スの熱膨張特性に極めて近い熱膨張特性を有する基板で
あって、例えば、シリコン、サファイア、並びに、酸化
アルミニウム、窒化アルミニウム、酸化ベリリウム、窒
化ホウ素、コージェライト、ムライト、炭化ケイ素、窒
化ケイ素を含むガラス／セラミックとすることができ
る。

【００１５】上記リッドは、チップの接点パッドに冶金
結合された金属突起を含む導体パターンを備えている。
リッドは、チップの大きな接点パッドの各々に接触する
複数の突起を有することが多い。

【００１６】リッドの導体パターンは、スパッタリング
された金属、及び、ＭＣＭ−Ｄ（Ｍultichip Ｍodele−
Ｄeposited）技術の高分子誘電体の特性を用いて製造す
ることができるが、厚膜メタライゼーション又は薄膜メ
タライゼーション、及び、焼成された無機誘電体が好ま
しい。

【００１７】リッドの導体パターンは、厚膜技術によっ
て製造するのが便利である。厚膜導体パターン、あるい
は、厚膜金属ペーストから成るパターン化されていない
層をセラミック基板の表面に設けることができる。上記
ペースト層は、上記平坦な表面を完全に覆うことがで
き、あるいは、そのような表面の金属導体を必要とする
部分だけを覆うことができる。上記金属ペーストは、
銅、金、白金、パラジウム、銀、あるいは、これらの混
合物又は合金を含む厚膜導体ペーストから選択すること
ができる。銅及び金の導体ペーストが好ましい。一つの
好適な金ペーストは、８８％の金、３−４％のガラス、
並びに、エチルセルロース及びテルピネオールから成る
８−９％の有機結合剤を含んでいる。好適な銅ペースト
は、ＨeraeusＩnc.のＣermalloy Ｄiv.（Ｗest Ｃonsho
hocken, ＰＡ １９４２８）から商業的に入手可能なＣ
７２３０（登録商標）銅導体ペーストである。

【００１８】基板に設けられたペーストの乾燥及び焼成
を行って、該ペーストを金属層に転換させる。金ペース
トを空気中で焼成し、また、銅ペーストを窒素雰囲気中
で焼成する。これらの焼成は共に、８５０℃で行う。上
記金属層の焼成後の厚さは、８〜１２μｍであるのが好
ましい。

【００１９】別の実施例においては、上記金属層は、薄
膜技術によって設けることができる。適宜な薄膜メタラ
イゼーションは、チタン／タングステン又はクロムと１
〜５μm（４０〜２００マイクロインチ）の銅又は金か
ら成るボンディング層を有している。

【００２０】大部分の出力半導体パッケージに関して
は、極めて細い導体は全く必要とされない。パッケージ
が、極めて細い導体を必要とする機能を含む場合には、
厚膜又は薄膜のメタライゼーション層をホトレジストで
形成してエッチングすることができる。適宜なエッチン
グ液は、導体の縁部に深刻なアンダーカットを生じさせ
ることなく、導体の間の金属のトレースを総て除去しな
ければならない。金の層に対する適宜なエッチング液
は、ヨウ化カリウム水溶液中のヨウ素であり、例えば、
Ｍicro Ｐac Ｃo.（Ｇarland, ＴＸ）から入手可能なＣ
ＧＥ−１００（登録商標）とすることができる。適宜な
銅エッチング液は、過硫酸ナトリウム又は過硫酸アンモ
ニウム１２０〜２５０ｇ/ｌ、塩化銅（II）７５〜２０
０ｇ/ｌ、１.５〜３モル硫酸中の過酸化水素１〜１.５
ｍ/ｌ、ｐＨ８〜９の塩化アンモニウム銅０.５〜１.
５、及び、塩酸０.１〜１.２ｍ/ｌを含む３０〜４８ボ
ーメ度の塩化第二鉄を含む。銅エッチング液は、使用す
る銅ペースト及びエッチング溶液に応じて、１５〜５０
℃の温度で用いられる。

【００２１】半導体ダイの方を向いたリッドの表面の導
体パターン層は、無機の誘電層によって覆われるのが好
ましい。この誘電層は、導体パターンに対する開口を有
しており、これにより、ダイに接合されることになる軟
らかく延性を有する金属の突起の形成を許容する。上記
開口は、少なくとも１０μm（０.４ミル）であって且つ
チップの接点パッドの直径よりも小さい直径を有してお
り、この直径は、少なくとも２５μm（１ミル）であ
り、２５０μm（１０mm）未満であるのが好ましい。セ
ラミック誘電層は、適宜な開口を有する「グリーン（生
の）」セラミック、ホトイメージ可能（photoimageabl
e）なセラミック層、又は、スクリーン印刷された厚膜
誘電体から形成することができる。

【００２２】一つのプロセスにおいては、厚膜誘電体ペ
ーストが、金属の導体パターンの上にスクリーン印刷さ
れる。上記誘電体ペーストの印刷及び焼成を行って、約
８〜１２μmの厚さの誘電層を形成する。

【００２３】上記誘電体の開口は、ホトイメージング
（photoimaging）、スクリーン印刷技術、あるいは、レ
ーザアブレーション（laser ablation）によって、誘電
層を貫通して形成することができる。レーザアブレーシ
ョンを用いる場合には、その下の導体の損傷又は破壊を
阻止するために、レーザエネルギを調節する。誘電層の
組成及び厚さと共に変化する所要レーザエネルギ量は、
経験的に決定することができる。バイア・アートマスタ
（via artmaster）は、全く必要ではない。バイアのＸ
−Ｙ座標は、レーザコントローラに入力される。

【００２４】商業的に入手可能な多くの厚膜ペースト
が、上記誘電層を形成するのに適している。一つの好適
なスクリーン印刷可能な誘電体組成は、Ｈeraeus Inc.
（ＷestＣonshohocken, ＰＡ １９４２８）から入手可
能なＣＥＲＭＡＬＬＯＹ ＩＰ−９１１７（登録商標）
である。レーザアブレーションを用いて誘電層に開口を
形成する場合には、焼成された誘電層は、レーザアブレ
ーションの後に、あるいは、その後の層の焼成の後に、
リフローを生ずることなく、その形状を維持することが
できなければならない。上記誘電層は、レーザエネルギ
を吸収し、その下の導体への損傷又は浸透を最小限にし
て、上記層を貫通するきれいなバイアを形成する必要が
ある。レーザビームを効率的に吸収しない誘電体組成
は、高いレーザエネルギを必要とし、その下の導電層に
浸透したり、バイアの周囲の誘電層にクラック、焼き付
け又はブリスタ（ふくれ）を生じさせたり、バイアの周
囲に高い隆起部すなわちリッジを形成したりする。

【００２５】別の方法においては、導体パターン層は、
ポリイミド又はポリベンゾシクロブタンの如き誘電層を
形成するポリマーで被覆され、上記開口は、上記ポリマ
ーを架橋させる前に、該ポリマーにレーザアブレーショ
ン又はホトイメージングされる。他の方法においては、
導体パターン層は、誘電層としてのシリカで被覆され
る。上記開口にレーザアブレーションを施すか、あるい
は、上記シリカ誘電体をマスクで覆い、上記開口を化学
的に又はプラズマエッチングによって形成する。

【００２６】本発明の重要な特徴は、パッケージに金属
突起を形成し、これら突起を導電パターンに接合すると
共に、出力半導体の接点パッドに金属結合することがで
きるようにすることである。上記金属突起は、半導体デ
バイスの各パッドに同時に接合することができ、これ
は、順次行われる通常のボンディングプロセスよりも簡
単で迅速なプロセスである。上記金属突起によって簡単
なプロセスで「当接」される基板は、「フリップチッ
プ」技術で一般的に行われる当接されたチップよりも、
経済的に且つ容易に製造されまた使用することができ
る。

【００２７】上記金属突起は、電子パッケージの表面か
ら上方に十分な高さを有していて、半導体デバイスの接
点パッドと信頼性のある金属結合を形成しなければなら
ない。上記突起の高さは、５μmよりも大きくすべきで
あり、１０μmよりも大きいのが好ましく、更に、５０
μmよりも大きいのが好ましい。上記突起は、電子パッ
ケージ及びデバイスの両方のキャンバ、平滑度及び外形
寸法に起因する変動を補償するように十分に高くなけれ
ばならず、また、ボンディングプロセスにおいて潰れた
り短絡を生じる程には高くすべきではない。９６％のア
ルミナ基板に対しては、長さ及び幅が最大５mmの半導体
デバイスのボンディングを行うのに、最低で２５μmの
高さの突起が有効であり、また、最大１５０μmの突起
も有効である。より小さい突起は、研磨された９９％の
アルミナセラミックの如き滑らかな基板に対して有効で
ある。より小さい突起は、シリコンウエーハの如き更に
滑らかな基板に対して有効である。

【００２８】そのような半導体デバイスの接点パッド
は、一般に、アルミニウム又は金で金属化すなわちメタ
ライゼーションされる。上記金属突起は、熱圧着手段、
サーモソニック手段又は超音波手段により、あるいは、
半田付け技術により、上記パッドに冶金結合させること
ができる。

【００２９】上記金属突起の金属は、アルミニウム、
銅、金、インジウム、鉛、銀、錫、並びに、これら金属
の組み合わせ及び合金から成る群から選択される。

【００３０】アルミニウム又は金の突起は、半導体デバ
イスの入出力パッドのメタライゼーションがアルミニウ
ムである場合に好ましい。アルミニウムの突起は、シャ
ドウマスクを用いてアルミニウムを真空蒸着することに
より形成される。金の突起は、電着又は無電解メッキに
よって形成されるのが好ましい。上記突起は、導体パタ
ーンの上に設けられる一時的な及び／又は永続的なマス
クの開口を用いて、金属を上記導体パターンに設けるこ
とによって形成される。金の突起と上記パッドとの間の
冶金結合は、熱圧着、サーモソニック・ボンディング又
は超音波ボンディングによって形成することができる。
金の突起は、半導体の接点パッドのメタライゼーション
が金である場合にも適している。熱圧着、サーモソニッ
ク・ボンディング又は超音波ボンディングを行うために
は、上記金属突起は、軟らかく延性を有していることが
必要である。

【００３１】インジウムの金属突起は、接点パッド上の
金のメタライゼーションに対する金属結合を形成するた
めに適している。上記金属突起は、鉛／インジウム、あ
るいは、錫／インジウム合金とすることもできる。合金
の金属突起は、純粋なインジウムの層でオーバープレー
ト（オーバーメッキ）されるのが好ましい。インジウム
の突起、及び、インジウム被覆された突起は、インジウ
ムによる融着又は半田付けプロセスによって、半導体デ
バイスの入出力パッドに冶金結合することができる。

【００３２】チップをリッドに接合する前に、上記突起
の高さが変動することがある。また、ベース、チップ及
びリッドの平滑度及びキャンバが変動することがある。
チップをリッドの突起に冶金結合させるプロセスにおい
て、上記突起の軟らかく延性を有する金属が若干流れ
て、上述の変動を補償し、チップに対する均一なボンデ
ィングを生じさせる。上記突起をチップに金属結合させ
るプロセスの間に、上記チップが上記リッドに向かって
自由に移動して、上記変動を吸収するようにするのが重
要である。

【００３３】パッケージのフレームは、２５μm（５ミ
ル）の最小肉厚を有することができる。フレームは、回
路ダイの周囲にぴったりと嵌合し、これにより、全体的
な実装効率が高くなる。モジュールを気密に密封するた
めに、上記フレームは、セラミック又は金属から形成さ
れる。セラミックフレームの上面を金属化して、金属ベ
ースに半田付けできるようにするのが好ましい。気密な
密封が必要でない場合には、パッケージは、例えば、エ
ポキシ接着剤でベースに接着されたプラスチックフレー
ム又は囲壁によって密封することができる。

【００３４】上記突起をチップに接合するプロセスの間
に、上記フレームがチップを包囲している場合には、パ
ッケージの組み立ては容易である。チップは、パッケー
ジを組み立てる前に、ベースに接合される。組み立てプ
ロセスの一実施例においては、上記フレームは、上記リ
ッドに接合され、上記ベースは、上記フレームよりも若
干小さく、チップが取り付けられた上記ベースは、ボン
ディング（例えば、熱圧着ボンディング）の間に、リッ
ドの突起に対して自由に調節される。上記ベースの外形
寸法は、上記フレームの内側寸法よりも約２mm（５０ミ
ル）だけ小さくするのが好ましい。第２の実施例におい
ては、上記フレームは、上記ベースに接合され、また、
上記リッドは、上記フレームよりも若干小さくて、上記
突起をチップに接合する間の調節を可能にする。上記リ
ッドの外形寸法は、上記フレームの内側寸法よりも約２
mm（５０ミル）だけ小さくするのが好ましい。第３の実
施例においては、上記フレームは、上記リッド及びベー
スの両方よりも若干大きく、これにより、上記ベース及
びリッドは、上記フレームの中で自由に動くことができ
る。

【００３５】上記突起を上記ベースに接合した後に、上
記ベース、リッド及びフレームを冶金結合又は接着剤に
よって一緒に接合する間に、圧縮力を維持する。従っ
て、パッケージは、圧縮された状態で密封され、これに
より、上記リッドとチップとの間の結合が強化される。
これにより、接点に対する冶金結合を強化するためにフ
リップチップ及びＣ４パッケージで頻繁に使用される
「アンダーフィル」有機接着剤を必要とすることなく、
信頼性が大幅に向上した長寿命のパッケージが提供され
る。

【００３６】一実施例において、本発明は、高い実装効
率を有する、コンパクトなセラミックチップキャリア又
はＳＣＭ（シングルチップ・モジュール）を提供する。
上記ＳＣＭは、リッドとしてのセラミック基板に導体パ
ターンを有している。上記リッドは、第２のレベルのパ
ッケージングに相互接続するための接点と、出力半導体
デバイス又はチップの周囲の金属又はセラミックのフレ
ームとを有している。

【００３７】パッケージの使用条件が許容する場合に
は、プラスチックのフレーム又は囲壁を使用することが
できる。その後、上記ベース及びリッドは、例えば、エ
ポキシ接着剤によって、上記フレームに接合される。別
の方法においては、チップの周囲にプラスチックを成形
し、上記リッド及びベースの間にチップを密封すること
によって、上記フレームが形成される。「アンダーフィ
ル」有機接着剤を用いることができる。

【００３８】ＳＣＭ（シングルチップ・モジュール）
は、半導体の完全な機能の検査及び／又はバーンインを
行うための堅固なパッケージを提供する。既知の良好な
ダイ（ＫＧＤ）をもたらす上記検査及び／又はバーンイ
ンの後に、上記ＳＣＭは、ワイヤボンディングされたチ
ップの実装効率に近い又はこれを超える実装効率で、マ
ルチチップパッケージに取り付けることができる。

【００３９】ＳＣＭパッケージのリッドの長さ及び幅
は、ダイの長さ及び幅よりも少なくとも１.６mm（４０
ミル）だけ大きくすることができる。上記リッドは、ダ
イの長さ及び幅よりも少なくとも６mm（１５０ミル）だ
け大きいのが好ましく、また、ダイの長さ及び幅よりも
少なくとも２.７５mm（７０ミル）だけ大きいのがより
好ましい。

【００４０】

【発明の実施の形態】出力半導体デバイス（電力用半導
体デバイス）用パッケージの製造工程が、図１〜図８に
示されている。このパッケージは、Ｉnternational Ｒe
ctifier Ｃorp．から入手可能な電界効果パワートラン
ジスタ（ＦＥＴ）であるＩＲＦＣ−１５０（登録商標）
用に製造される。ＩＲＦＣ−１５０半導体ダイは、シリ
コンから成る方形の部片であって、一辺の長さが６.５
５mm（２５８ミル）であり、厚さが３.８mm（１５ミ
ル）である。ドレインは、上記ダイの裏側にあり、ソー
ス及びゲートは、頂面にある。

【００４１】図１は、単一のＩＲＦＣ−１５０半導体ダ
イ用パッケージのリッドとして使用されるセラミック基
板１１０を示している。このセラミック基板は、方形の
形状を有していて、各辺の長さは８.４mm（３３０ミ
ル）である。各群のバイアホール１０１、１０２、１０
３が、セラミック基板に穿孔されていて、リッドのダイ
側からパッケージの外側までの貫通接続部を形成するよ
うになっている。バイアホール１０１は、ゲート接続部
用であり、バイアホール１０２、１０３はそれぞれ、ソ
ース接続部及びドレイン接続部用である。各々のバイア
ホールの直径は、０.１５mm（６ミル）である。

【００４２】図２は、５０mm×５０mm（２インチ×２イ
ンチ）の方形の形状を有するセラミックシート１０５の
上に設けられた２５個の一群のセラミック基板を示して
いる。これら２５個のセラミック基板は、一つのユニッ
ト（単位）として処理される。上記セラミックシートに
は、線１０６に沿う切れ目が形成されていて、個々の基
板を処理の後に分離できるようになっている。

【００４３】セラミックシート１０５の２５個の総ての
基板のバイア１０１、１０２、１０３は、銀／パラジウ
ムの厚いフィルムペースト（ＤuＰont Ｎo.７９８８
（登録商標））で塞栓されており、その後焼成すること
により、基板に貫通接続部を形成する。上記ペーストの
焼成時における収縮率は低く、導電性の高い貫通接続部
を形成する。収縮率が低く導電率が高い任意の厚さのフ
ィルムペーストを使用することができる。

【００４４】貫通接続部１２１、１２２が、図３に示さ
れている。厚膜の第１の導体パターン１１３が、白金／
銀ペーストを用いて、セラミック基板１１０の一側部に
印刷されて焼成されている。導体１１３は、ドレイン貫
通接続部１２３を覆っていて該ドレイン貫通導体に接続
されている。導体１１３は、その後フレームをセラミッ
ク基板１１０にろう付けするための金属層を提供する。
セラミックシート１０５の２５個の総ての基板の上の導
体１１３は、同時に印刷されている。

【００４５】図４に示す厚膜の第２の導体パターンが、
金ペーストを用いて、上記第１の導体パターンと同じ側
部に印刷されて焼成されている。導体１１１は、ゲート
貫通導体１２１に接続されており、また、導体１１２
は、ソース貫通導体１２２に接続されている。セラミッ
クシート１０５の２５個の総ての基板は、同時に印刷さ
れている。図５に示す厚膜の誘電体１１８は、ゲート導
体及びソース導体１１１、１１２の上に付与されてい
る。上記誘電層は、１０〜１２μm（０.４〜０.５ミ
ル）の厚さを有している。この場合にも、セラミックシ
ート１０５（図２）の２５個の総ての基板は、同時に印
刷されている。

【００４６】図６に示す厚膜の第３の導体パターンが、
白金／銀ペーストを用いて、セラミック基板の反対側の
側部に印刷されている。この場合にも、セラミックシー
ト１０５（図２）の２５個の総ての基板は、同時に印刷
されている。導体１１４は、ゲート貫通導体に接続され
ており、また、導体１１５、１１６はそれぞれ、ソース
貫通導体１２２及びドレイン貫通導体１２３に接続され
ている。

【００４７】導体１１４、１１５、１１６、及び、リッ
ドとは反対側のセラミック基板１０５の縁部の周囲にあ
る導体１１３は、金メッキを行う前に、一時的なホトレ
ジストによってマスキングされている。セラミックシー
ト１０５の２５個の総ての基板は、同時にマスキングさ
れている。

【００４８】上記導体をマスキングした後に、誘電層１
１８を貫通するソース導体１１２用の１５個の開口、並
びに、ゲート導体１１１用の２つの開口が、レーザアブ
レーションによって形成される。軟らかく延性を有する
金が、上記開口の中に電気メッキされている。導体１１
１、１１２から上記開口を通って成長した金の電気メッ
キが、図７に示す突起１３１、１３２を形成している。
これらの突起の高さは、４５〜６０μmであって、誘電
層１１８の上方に３７〜４８μmだけ突出している。セ
ラミックシート１０５の２５個の総ての基板は、同時に
金メッキされている。

【００４９】金メッキ溶液は、ＬeaＲonal Ｉnc.（米国
ニューヨーク州Ｆreeport）から入手可能なＡurall（登
録商標）Ｇold Ｐrocessである。このＡurall（登録商
標）Ｇold Ｐrocessは、８〜１６ｇ/ｌの金を含みｐＨ
値が６〜８の電気メッキ溶液を用いており、ホスホン酸
塩のキレート剤を含んでいると考えられる。

【００５０】金堆積物の横方向の成長を阻止するため
に、メッキ条件を厳密に制御して、均一な金の突起を得
るようにする。ｐＨ値は、６.８〜７.２に維持し、電流
密度は、０.７２アンペア/ｄｍ²とし、溶液温度は、２
６〜４０℃（２９〜３１℃であるのが好ましい）とし、
溶液は強く攪拌する。このメッキ溶液においては、温度
が高すぎると、過剰の横方向の成長が生じ、また、温度
が低すぎると、金堆積物は、ノジュール状（塊状）にな
る。

【００５１】導体１１３、１１４、１１５、１１６から
マスクを剥離した後に、セラミックシート１０５を罫書
き線１０６（図２に示す）に沿って切断し、セラミック
シートを２５個のセラミック基板１１０に分離する。各
々の基板は、一辺の長さが８.４mm（３３０ミル）であ
る方形の形状である。鉄／ニッケル／コバルト合金（Ｋ
ovar（登録商標））から成る方形のフレームを準備す
る。このフレームは、８.２６mm（３２５ミル）の長さ
及び６.３mm（２５ミル）の高さを有しており、肉厚
は、０.７mm（２７.５ミル）である。Ｋovarのフレーム
は、導体１１３にろう付けされる。上記フレームは、こ
のフレームが取り付けられているセラミック基板と共
に、方形の空所を形成する。この方形の空所の辺の長さ
は６.８６mm（２７０ミル）であって、この長さは、Ｉ
ＲＦＣ−１５０ダイよりも３０５μm（１２ミル）だけ
大きい。

【００５２】ＩＲＦＣ−１５０ダイは、その裏側（すな
わち、ドレイン）を下にした状態で、金メッキされた方
形のモリブデンのベース又はタブの上に置かれ、水素炉
の中で上記モリブデンにろう付けされる。上記モリブデ
ンの厚さは、０.８mm（２０ミル）であり、その辺の長
さは、６.６５mm（２６２ミル）であって、この辺の長
さは、上記ダイよりも１００μm（４ミル）だけ長い。

【００５３】図８を参照すると、モリブデン・ベース１
７０に設けられたダイ１４０は、フレーム１５０及びセ
ラミック基板１１０によって形成された空所の中に入れ
られる。熱及び圧力が加えられる。上記金の突起は、こ
れら突起の間の高さの差を自己調節するに十分な軟らか
さ及び延性を有しており、ＩＲＦＣ−１５０ダイのソー
スパッド１４２及びゲートパッド１４１と金の突起１３
２、１３１との間に熱圧着結合部が形成される。このパ
ッケージの製造方法においては、モリブデン・タブがフ
レームの壁部の内側にあって、高さの自己調節を行うの
で、高さの問題は全く生じない。モリブデン・タブは、
熱及び圧力を維持した状態で、Ｋｏｖａｒのフレームに
半田付けされる。次に、上記圧縮圧力を維持しながら、
上記パッケージを冷却する。

【００５４】図８は、組み立てられたパッケージを断面
図で示している。ダイのゲート１４１は、金の突起１３
１に熱圧着されていると共に、上記突起を介して導体１
１１に接続されており、更に、貫通接続部１２１によっ
て、パッケージのゲートパッド１１４に接続されてい
る。ダイのソース接点１４２も同様に、突起１３２を介
して導体１１２に接続されていると共に、貫通接続部１
２２を介してパッケージのソースパッド１１５に接続さ
れている。ダイのドレインは、モリブデン・ベース１７
０に接続されており、該モリブデンを介してＫovarのフ
レーム１５０に接続されており、また、該Ｋovarのフレ
ームを介して導体１１３に接続されており、更に、貫通
接続部１２３（図３）によって、パッケージのドレイン
パッド１１６に接続されている。上記モリブデン・ベー
スは、ダイに対するドレイン接続部の役割を果たすこと
に加えて、パッケージから熱を取り除くための熱通路の
役割も果たす。

【００５５】完成された電力パッケージすなわちパワー
パッケージを検査した結果、完全に機能することが分か
った。このパッケージは、極めてコンパクトである。パ
ッケージの外形寸法は、その長さが８.４mm（３３０ミ
ル）であり、幅及び高さが１.１mmでしかない。モリブ
デン・ベースを含むパッケージの重量は、０.４５ｇで
ある。比較として、通常のパッケージ（その熱タブを含
む）であるＩＲＦＰ−１５０（登録商標）は、２１mm
（８２５ミル）の長さ、１４mm（５５０ミル）の幅、及
び、５mm（２０ミル）の高さを有しており、その重量
は、５.１５ｇである。

【００５６】上述の製造方法に加えて、セラミックパッ
ケージは、セラミック共焼成技術の如き別の方法によっ
て製造することができる。上記貫通接続部は、グリーン
セラミック（生のセラミック）にスルーホール１０１、
１０２、１０３（図１）を形成し、これらスルーホール
を焼成前に高融点金属ペーストで塞栓することによっ
て、製造することができる。同様に、図４に示すパッケ
ージのドレイン接点１１６、ソース接点１１５、及び、
ゲート接点１１４、並びに、図６の導体パターンも、焼
成前に、高融点金属ペーストを用いてグリーンセラミッ
クに印刷することができる。誘電層１１８（図５）でさ
えも、焼成前に、グリーンセラミックに付与することが
でき、あるいは、ゲート導体１１４及びソース導体１１
５用の開口を有する誘電層１１８を印刷可能なセラミッ
ク誘電体で形成することができる。また、セラミックベ
ースは、薄膜技術によって製造することもできる。ソー
ス接点及びゲート接点を有するセラミックベースも、共
焼成厚膜技術又は薄膜技術の組み合わせによって製造す
ることもできる。

【００５７】非常に高い電圧で動作する上述の出力半導
体すなわち電力半導体においては、チップの出力接点パ
ッドとベースを介してチップの裏側に接続された金属フ
レームとの間に短絡が生ずる可能性がある。金属フレー
ムではなくセラミックフレームが、チップの正接点と負
接点との間の絶縁性を高める。グリーンセラミックを用
いて共焼成されるリッド及びフレームの両方を一つのユ
ニットとして形成して、最小の体積で最大の絶縁性を得
るようにするのが特に効果的である。絶縁フレームを用
いる場合、あるいは、絶縁フレームを何等かの共焼成さ
れたセラミックとしてリッドに組み込む場合には、一方
の電気接続部をパッケージの一方の側部に形成し、他方
の電気接続部をパッケージの反対側の側部に形成するこ
とになる。

【００５８】出力半導体パッケージが高レベルのパッケ
ージに設けられる場合の電界効果パワートランジスタに
対する静電放電（ＥＳＤ）によるダメージを防止するた
めに、大きな抵抗値を有する外部抵抗をパッケージのソ
ース接点及びゲート接点の前後に接続する。本発明の別
の実施例においては、電界効果パワートランジスタチッ
プを担持するパッケージにＥＳＤ保護手段が容易に組み
込まれる。これは、図９を参照して説明することがで
き、図９においては、高い抵抗値を有する厚膜抵抗器１
１７が、ゲート導体１１１とソース導体１１２との間に
印刷されていて、ＥＳＤ保護手段を形成している状態が
示されている。

【００５９】複数の出力半導体デバイスを有しているパ
ワーモジュール・パッケージが、上述の手順によって容
易に製造される。パワーモジュール・パッケージは、独
立した出力半導体デバイスから成る列、相互に接続され
たデバイスから成る列、又は、独立したデバイス及び相
互に接続されたデバイスの組み合わせとすることができ
る。

【００６０】複数の出力半導体用のパッケージを製造す
るための一つの方法が、図１０〜図１６に示されてい
る。図１０は、ＳＣＲダイ２４０の平面図であって、こ
のＳＣＲダイは、６.８８mm×６.８８mm（０.２７０ミ
ル×０.２７０ミル）の寸法を有している。このダイ
は、ゲート接点パッド２４１と、アノード接点パッド２
４２とを有している。カソード接点は、ダイの反対側に
ある。ダイのカソード接点は、７mm×７mm（０.２７６
ミル×０.２７６ミル）の寸法を有する銅／タングステ
ン合金のベースにろう付けされる。

【００６１】図１１は、セラミック・リッド２１０の底
面図であり、このセラミック・リッドは、９.４mm×３
８mm（０.３７インチ×１.５インチ）の寸法を有してい
る。このリッドの底部には、塞栓されたバイア２２１、
２２２に接続された厚膜導体２１１、２１２と、これら
導体２１１、２１２を包囲する厚膜メタライゼーション
２１３とが設けられている。リッド２１０の頂部が図１
２に示されており、この頂部は、塞栓されたバイアによ
って底部の導体パターン層に接続された導体２１４、２
１５を有する導体パターン層を有している。

【００６２】メッキ・レジストが、上記リッドの導体パ
ターン層の上に印刷されている。この印刷されたレジス
トは、頂部の導体２１４、２１５を完全に覆って、導体
２１１、２１２の上にあるパターンの複数の開口を残し
ている。軟らかく延性を有する金が、上記開口の中に電
気メッキされている。図１３は、上記レジストを剥離し
た後のリッドを図１２の線１−１に沿って示す断面図で
ある。導体２１２が、金属充填されたバイア２２２によ
って、導体２１５に接続されている。上記軟らかく延性
を有する金堆積物は、導体パターン層の導体２１２の上
の突起２３２と、この断面図には示されていない導体２
１１の上の突起とを形成している。上記導体の表面にわ
たって設けられる上記開口の数、寸法、及び、分布は、
リッドをダイに接合した時のＳＣＲダイの接触抵抗を最
小限にすると共に、上記ＳＣＲダイの配電を最大限にす
るに十分なように選択される。印刷された開口及びメッ
キされた突起の寸法は、ダイの接点パッドに対して信頼
性のある冶金結合を形成するが、上記突起が大きすぎ
ず、従って、熱圧着、サーモソニック・ボンディング又
は超音波ボンディングによって信頼性のある冶金結合を
行うために必要なボンディング圧力がダイに損傷を与え
ないように選択される。

【００６３】上記突起が形成された後に、Ｋovarのフレ
ームを導体２１３にろう付けする。上記フレームの内側
寸法は、上記銅／タングステン・ベースよりも０.３mm
（１２ミル）だけ大きい。図１４に示すように、銅／タ
ングステン・ベース２７０に設けられているダイ２４０
は、フレーム２５０の中に滑り嵌めされると共に、リッ
ド２１０の上の金の突起に熱圧着される。次に、上記フ
レームを上記銅／タングステン・ベースにろう付けす
る。

【００６４】図１５は、共通の導体２８０に取り付けら
れた４個のＳＣＲダイを含むパッケージの平面図であ
る。導体２８０は、総てのカソードを一緒に接続し、ヒ
ートシンクに対する接続を行う熱通路の役割を果たす。
導体２１４に半田付けされている４本の銅合金導線２８
１が、パッケージのゲート接点の役割を果たし、また、
導線２１５に半田付けされている４本の銅合金導線２８
２が、アノード接点の役割を果たす。

【００６５】図１６は、図１５の線２−２に沿って取っ
た断面図である。ダイ２４０のカソードは、銅／タング
ステン・ベース２７０に接続されており、この銅／タン
グステン・ベースは、底部の導体２８０に熱及び電気を
搬送する。アノード接点２４２及びゲート接点（図示せ
ず）は、アノード接続部のための突起２３２、並びに、
ゲート接続部のための突起（図示せず）に金属結合され
ており、また、リッドを介して銅のタブ２８２、２８１
（図１５）に接続されている。フレーム２５０は、各々
のダイを包囲する導体２１３にろう付けされている。

【００６６】このコンパクトなユニットは、２０mm
（０.７８７インチ）の幅、及び、４０mm（１.５７５イ
ンチ）の長さしかもたないパッケージの中に４つのシリ
コン制御整流器（ＳＣＲ）を収容している。

【００６７】複数の出力半導体用の別のパッケージが、
図１７及び図１８に示されている。このパッケージは、
図１０〜図１６を参照して上に説明した技術と同様な技
術によって製造され、同様な部品又は部分には同様な参
照符号が付されている。このパッケージは、金属導線の
両側に設けられた２つの出力半導体を備えている。図１
７は、パッケージの平面図を示している。リッド３７０
は、ゲート導体３１４に接続された金属導線３８１と、
アノード導体３１５に接続された金属導線３８２とを有
している。カソードの金属導線３８０の端部は、リッド
の下側から突出している。

【００６８】図１８は、図１７の線２−２に沿って取っ
た断面図である。上方及び下方のチップ３４０のカソー
ドは、金属導線３８０の両側にある銅／タングステン・
ベース３７０に接続されている。半導体３４２のアノー
ドのメタライゼーション、及び、ゲートのメタライゼー
ション（図示せず）は、アノード接続部のための突起３
４２、並びに、ゲート接続部のための突起（図示せず）
に金属結合されており、また、２つのリッド３１０を介
して金属導線３８２、３８１（図１７）に接続されてい
る。フレーム３５０は、各々のダイを包囲する導体３１
３にろう付けされている。

【００６９】このパッケージは、複式出力半導体パッケ
ージを最小量のスペースで提供する。このパッケージに
おいては、熱伝導性のベースに設けられた２個の出力半
導体が、共通の導体の両側に設けられており、２つのリ
ッドがパッケージの外側に設けられている。２個の出力
半導体が共通のリッドの両側に設けられ、２つのベース
がパッケージの外側に設けられている、同様のパッケー
ジを製造することができる。

【００７０】図１９は、成型プラスチックから成るフレ
ームを用いたパッケージを示している。出力半導体４４
０が、金属ベース４７０に接続されている。ダイのソー
ス４４２及びゲート４４１のメタライゼーションは、リ
ッド４１０の導体４１２、４１１に設けられる軟らかく
延性を有する金属突起４３２、４３１に熱圧着されてい
る。リッドの貫通接続部４２２、４２１は、半導体のソ
ース及びゲートをパッケージのパッドのソース４４２、
及び、ゲート４４１に接続している。パッケージを包囲
して密封するために、プラスチック・フレーム４５０
が、ベースとリッドとの間に成形される。

【００７１】本明細書に開示したパッケージ、並びに、
パッケージング技術すなわち実装技術を、単一の出力半
導体を含むダイにだけではなく、２以上の出力半導体を
含むダイにも応用することができることは、当業者には
明らかであろう。そのようなパッケージ、並びに、パッ
ケージング技術は、２又はそれ以上の出力半導体及びパ
ワーデバイスを制御する素子を含むパッケージにも応用
することができる。

【図面の簡単な説明】

【図１】半導体ダイ用パッケージのリッドとして使用さ
れるセラミック基板を示す平面図である。

【図２】セラミックシートの上に設けられた一群のセラ
ミック基板を示す平面図である。

【図３】貫通接続部を示す平面図である。

【図４】第２の導体パターンを示す平面図である。

【図５】厚膜の誘電体を示す平面図である。

【図６】第３の導体パターンを示す平面図である。

【図７】金属突起を示す平面図である。

【図８】組み立てられたパッケージを示す断面図であ
る。

【図９】ＥＳＤ保護手段が形成された状態を示す平面図
である。

【図１０】ＳＣＲダイを示す平面図である。

【図１１】セラミック・リッドの底面図である。

【図１２】リッドの頂部を示す平面図である。

【図１３】図１２の線１−１に沿って取った断面図であ
る。

【図１４】銅／タングステン・ベースに設けられたダイ
を示す断面図である。

【図１５】共通の導体に取り付けられた４個のＳＣＲダ
イを含むパッケージの平面図である。

【図１６】図１５の線２−２に沿って取った断面図であ
る。

【図１７】パッケージの平面図である。

【図１８】図１７の線２−２に沿って取った断面図であ
る。

【図１９】成型プラスチックから成るフレームを用いた
場合のパッケージを示す断面図である。

【符号の説明】

１０１、１０２、１０３ バイアホール １０５ セラミックシート １１０ 絶縁基板（リッド） １１１ ゲート導体 １１２ ソース導体 １１３ 導体パターン １１８ 誘電層 １３１、１３２ 金属突起 １４０ ダイ（チップ） １４１ ゲートパッド １４２ ソースパッド １５０ フレーム １７０ ベース

───────────────────────────────────────────────────── フロントページの続き (71)出願人 594208352 37 Ｖａｌｅｎｔｉｎｅ Ｒｏａｄ，Ｓｈ ｏｒｅｈａｍ，Ｎｅｗ Ｙｏｒｋ 011786，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の表面と、該第２の表面に
   設けられている少なくとも１つの出力接点パッドとを備
   えており、前記第１の表面がベースに接合されており、
   該ベースは、リッドに取り付けられているフレームに取
   り付けられており、該フレームによって包囲されるよう
   になっている少なくとも１つの出力半導体チップを実装
   する実装方法であって、 前記チップの方を向いた第１の表面に少なくとも１つの
   導体パターン層を有している平坦な絶縁基板を前記リッ
   ドとして準備する工程と、 前記リッドの第１の表面に設けられる前記導体パターン
   層の少なくとも第１の導体に軟らかく延性を有する少な
   くとも１つの金属突起を形成する工程と、 前記チップの出力接点パッドに前記突起を金属結合する
   ことにより、前記リッドの導体パターンを前記チップに
   接続し、前記チップと前記リッドとの間の接触抵抗、並
   びに、前記チップと前記リッドとの間で熱（Ｉ²Ｒ）と
   して損失される電力を最小限にするに十分なように、出
   力接点パッドに接合される突起の数を選択する工程とを
   備えることを特徴とする実装方法。
2. 【請求項２】 請求項１に記載の実装方法において、 前記リッドの第１の表面の導体パターン層を、永続的な
   絶縁層によって少なくとも部分的に覆い、 前記絶縁層に開口を形成し、 前記導体パターン層の前記突起を、前記開口の中に形成
   して、前記絶縁層の上方に突出させることを特徴とする
   実装方法。
3. 【請求項３】 請求項１に記載の実装方法において、 前記リッドの前記比の表面の導体パターン層を、一時的
   な絶縁層によって少なくとも部分的に覆い、 前記絶縁層に開口を形成し、 前記導体パターン層の前記突起を前記開口の中に形成
   し、 前記一時的な絶縁層を取り除いて、前記突起を前記導体
   パターン層に残すことを特徴とする実装方法。
4. 【請求項４】 請求項１に記載の実装方法において、 前記突起を、熱圧着、サーモソニック・ボンディング又
   は超音波ボンディングによって、前記チップに冶金結合
   させ、前記出力接点パッドに対して信頼性のある冶金結
   合を形成するように前記突起を十分に大きするが、信頼
   性のある冶金結合を行うのに必要とされるボンディング
   圧力が前記チップに損傷を与える程度には前記突起を大
   きくしないようにすることを特徴とする実装方法。
5. 【請求項５】 請求項１に記載の実装方法において、 前記突起を軟らかく延性を有する金属から構成し、該金
   属を、アルミニウム、銅、金、インジウム、鉛、銀、並
   びに、これら金属の合金及び組み合わせから成る群から
   選択することを特徴とする実装方法。
6. 【請求項６】 請求項１に記載の実装方法において、前
   記チップの前記第１の表面を、導電性のベースに接合さ
   れた出力接点とし、前記フレームを、前記ベースに冶金
   結合された導電性金属とし、 前記リッドの第１の表面に、前記チップの第１の表面を
   包囲し且つ該第１の表面から絶縁された金属導体を有す
   る導体パターンを形成し、 前記フレームと前記半導体との間に、前記チップの第１
   の表面の出力接点を前記リッドの導体パターンに電気的
   に接続する導体結合部を形成することを特徴とする実装
   方法。
7. 【請求項７】 請求項６に記載の実装方法において、 前記リッドの導体パターンに、前記リッドの第１の表面
   の導体パターンから前記リッドを貫通する導体バイアを
   設け、これにより、前記リッドの第１の表面から前記リ
   ッドの第２の表面の導体パターン層までの電気接点を形
   成することを特徴とする実装方法。
8. 【請求項８】 請求項１に記載の実装方法において、 前記パッケージ、前記金属突起を有する前記リッド、又
   は、前記チップが取り付けられた前記ベースの少なくと
   も一側部を、前記フレームの内側よりも少なくとも２ｍ
   ｍだけ小さくし、前記パッケージの少なくとも一側部を
   前記フレームの内側に自由に滑り込ませることによっ
   て、前記チップを前記リッドの突起に冶金結合させ、こ
   れにより、ボンディングプロセスの間の高さの変化を補
   償すると共に、前記突起の高さ、並びに、前記リッド、
   チップ及びベースの厚さの寸法公差に起因する変動を補
   償し、従って、組立て作業を容易にすることを特徴とす
   る実装方法。
9. 【請求項９】 請求項８に記載の実装方法において、 前記ベース及びリッドを前記フレームに密封しながら、
   前記ベース及びチップを前記リッドに圧接する工程を更
   に備えることを特徴とする実装方法。
10. 【請求項１０】 請求項１に記載の実装方法において、 前記パッケージに、少なくとも１つの出力半導体を各々
    有する複数の出力半導体チップを設け、 各々のチップの第１の表面をベースに接合すると共に、
    各々のチップの第２の表面に少なくとも１つの出力接点
    パッドを設け、 各々のチップをフレームで包囲し、各々のチップの周囲
    のフレームを該チップを支持するベースに接合し、 前記フレームを共通のリッドに接合し、 該共通のリッドを剛性を有する平坦な絶縁基板とすると
    共に、該基板の面積を前記複数のチップを収容するに十
    分な面積とし、 前記絶縁基板の導体パターン、及び、前記基板の第１の
    表面の導体パターン層に、軟らかく延性を有する金属か
    ら成る複数の突起を設け、これら突起によって、前記導
    体パターン及び前記導体パターン層を前記複数のチップ
    の第２の表面の各々の接点パッドに金属結合させること
    を特徴とする実装方法。
11. 【請求項１１】 少なくとも１つの出力半導体を有して
    いる半導体チップ用のパッケージであって、前記チップ
    の第１の表面が、ベースに接合されており、該ベース
    は、フレームに取り付けられており、該フレームは、リ
    ッドに取り付けられていて前記チップを包囲しており、
    前記チップは、その第２の表面に設けられた少なくとも
    １つの出力接点パッドを有しており、 前記リッドは、少なくとも前記チップの方を向いた第１
    の表面に導体パターンを有する絶縁基板を備えており、
    前記リッドの導体パターンは、軟らかく延性を有する金
    属から成る複数の突起を介して前記チップに接続されて
    おり、前記複数の突起は、前記チップの方を向いた前記
    リッドの表面の導体パターン層から突出していることを
    特徴とする半導体チップ用パッケージ。