JPH1167928A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1167928A JPH1167928A JP9217601A JP21760197A JPH1167928A JP H1167928 A JPH1167928 A JP H1167928A JP 9217601 A JP9217601 A JP 9217601A JP 21760197 A JP21760197 A JP 21760197A JP H1167928 A JPH1167928 A JP H1167928A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 しきい値電圧の制御が容易なＣＭＯＳトラン
ジスタを形成する。 【解決手段】 ＭＯＳトランジスタのゲート電極および
チャネルにＰ型不純物領域とＮ型不純物領域を形成し、
各不純物領域の割合を変化させることによってイオン注
入工程を増やすことなく複数のしきい値電圧を有するＣ
ＭＯＳトランジスタを形成した。
ジスタを形成する。 【解決手段】 ＭＯＳトランジスタのゲート電極および
チャネルにＰ型不純物領域とＮ型不純物領域を形成し、
各不純物領域の割合を変化させることによってイオン注
入工程を増やすことなく複数のしきい値電圧を有するＣ
ＭＯＳトランジスタを形成した。
Description
【０００１】
【発明の属する技術分野】本発明は同一の半導体基板上
に複数のしきい値電圧をもつＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタを有することを必要とする半導
体集積回路装置に関するものである。
に複数のしきい値電圧をもつＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタを有することを必要とする半導
体集積回路装置に関するものである。
【０００２】
【従来の技術】図２に従来のＭＯＳＦＥＴの模式的断面
図を示す。半導体基板に形成されたソース１０２、ドレ
イン１０３およびソース１０２とドレイン１０３間のチ
ャネル１０４と、前記チャネル１０４上に形成されたゲ
ート酸化膜１０６およびゲート電極１０１からなるＭＯ
ＳＦＥＴであって、前記ＭＯＳＦＥＴのしきい値電圧を
決定するのはチャネル１０４に注入されるＰ型不純物も
しくはＮ型不純物の濃度が主である。
図を示す。半導体基板に形成されたソース１０２、ドレ
イン１０３およびソース１０２とドレイン１０３間のチ
ャネル１０４と、前記チャネル１０４上に形成されたゲ
ート酸化膜１０６およびゲート電極１０１からなるＭＯ
ＳＦＥＴであって、前記ＭＯＳＦＥＴのしきい値電圧を
決定するのはチャネル１０４に注入されるＰ型不純物も
しくはＮ型不純物の濃度が主である。
【０００３】
【発明が解決しようとする課題】前記従来のＭＯＳＦＥ
Ｔを使用した半導体集積回路装置では、1回のチャネル
１０４へのイオン注入工程では1種類のしきい値電圧の
ＭＯＳＦＥＴしか得られず、同一の基板上に複数のしき
い値電圧を有するＣＭＯＳトランジスタを形成する場合
はマスク数が増えるためにコスト高となっていた。
Ｔを使用した半導体集積回路装置では、1回のチャネル
１０４へのイオン注入工程では1種類のしきい値電圧の
ＭＯＳＦＥＴしか得られず、同一の基板上に複数のしき
い値電圧を有するＣＭＯＳトランジスタを形成する場合
はマスク数が増えるためにコスト高となっていた。
【０００４】また低しきい値電圧のＭＯＳトランジスタ
を形成すると高しきい値電圧のＭＯＳトランジスタと比
較してリーク電流が大きくなるという問題があった。本
発明は上述のような問題点を取り除くことを課題とす
る。
を形成すると高しきい値電圧のＭＯＳトランジスタと比
較してリーク電流が大きくなるという問題があった。本
発明は上述のような問題点を取り除くことを課題とす
る。
【０００５】
【課題を解決するための手段】本発明は、上述目的を達
成するために以下の手段をとった。第１の手段その１
は、同一ゲート上にＰ型不純物をイオン注入した領域と
Ｎ型不純物をイオン注入した領域を設ける、というもの
である。第１の手段その２は、前記ゲート上Ｐ型不純物
領域と前記ゲート上Ｎ型不純物領域をソース１０２およ
びドレイン１０３に平行に設ける、というものである。
成するために以下の手段をとった。第１の手段その１
は、同一ゲート上にＰ型不純物をイオン注入した領域と
Ｎ型不純物をイオン注入した領域を設ける、というもの
である。第１の手段その２は、前記ゲート上Ｐ型不純物
領域と前記ゲート上Ｎ型不純物領域をソース１０２およ
びドレイン１０３に平行に設ける、というものである。
【０００６】第１の手段その３は、前記ゲート上Ｐ型不
純物領域と前記ゲート上Ｎ型不純物領域をソース１０２
およびドレイン１０３と平行に交互に複数列設ける、と
いうものである。第２の手段その１は、前記第１の手段
その３をとったＭＯＳトランジスタにおいて、チャネル
１０４もＰ型不純物領域とＮ型不純物領域を設ける、と
いうものである。
純物領域と前記ゲート上Ｎ型不純物領域をソース１０２
およびドレイン１０３と平行に交互に複数列設ける、と
いうものである。第２の手段その１は、前記第１の手段
その３をとったＭＯＳトランジスタにおいて、チャネル
１０４もＰ型不純物領域とＮ型不純物領域を設ける、と
いうものである。
【０００７】第２の手段その２は、前記チャネルＰ型不
純物領域と前記チャネル不純物領域をソース１０２およ
びドレイン１０３と平行に複数列設ける、というもので
ある。第３の手段その１は、ゲート電極１０１上のコン
タクトホールは、前記ゲート上Ｐ型不純物領域と前記ゲ
ート上Ｎ型不純物領域それぞれに最低１つは設ける、と
いうものである。
純物領域と前記チャネル不純物領域をソース１０２およ
びドレイン１０３と平行に複数列設ける、というもので
ある。第３の手段その１は、ゲート電極１０１上のコン
タクトホールは、前記ゲート上Ｐ型不純物領域と前記ゲ
ート上Ｎ型不純物領域それぞれに最低１つは設ける、と
いうものである。
【０００８】第３の手段その２は、ゲート電極１０１上
のコンタクトホールは、前記ゲート上Ｐ型不純物領域と
前記ゲート上Ｎ型不純物領域両方を介するように設け
る、というものである。
のコンタクトホールは、前記ゲート上Ｐ型不純物領域と
前記ゲート上Ｎ型不純物領域両方を介するように設け
る、というものである。
【０００９】
【発明の実施の形態】以下に課題を解決するための手段
に記載した項目にそって発明の実施の形態を説明する。
第１の手段その１をとることで、同一の基板上に複数の
しきい値電圧のトランジスタを容易に得ることができ
る。
に記載した項目にそって発明の実施の形態を説明する。
第１の手段その１をとることで、同一の基板上に複数の
しきい値電圧のトランジスタを容易に得ることができ
る。
【００１０】第１の手段その２をとることで、MOSトラ
ンジスタのしきい値電圧の制御が可能である。第１の手
段その３をとることで、低しきい値電圧のトランジスタ
のリーク電流を小さくすることができる。第２の手段そ
の１およびその２をとることで、第１の手段その１から
その３いずれかのみをとった場合よりもさらに複数のし
きい値電圧のトランジスタが容易に得られるのみでな
く、サブスレッショルド電流を小さくすることもでき
る。第3の手段その１およびその２をとることで、ゲー
ト上に設けられたＰ型不純物領域およびＮ型不純物領域
の電圧障壁を考慮することなく所望のしきい値電圧のト
ランジスタを得られる。
ンジスタのしきい値電圧の制御が可能である。第１の手
段その３をとることで、低しきい値電圧のトランジスタ
のリーク電流を小さくすることができる。第２の手段そ
の１およびその２をとることで、第１の手段その１から
その３いずれかのみをとった場合よりもさらに複数のし
きい値電圧のトランジスタが容易に得られるのみでな
く、サブスレッショルド電流を小さくすることもでき
る。第3の手段その１およびその２をとることで、ゲー
ト上に設けられたＰ型不純物領域およびＮ型不純物領域
の電圧障壁を考慮することなく所望のしきい値電圧のト
ランジスタを得られる。
【００１１】
【実施例】以下に本発明の実施例を説明する。ここで示
す実施例は全てＮＭＯＳトランジスタに限って説明して
あるが、ＰＭＯＳトランジスタについても実施例に述べ
てあるイオン注入不純物の種類を逆にして考えれば、実
施例で述べたのと同じ効果が得られる。
す実施例は全てＮＭＯＳトランジスタに限って説明して
あるが、ＰＭＯＳトランジスタについても実施例に述べ
てあるイオン注入不純物の種類を逆にして考えれば、実
施例で述べたのと同じ効果が得られる。
【００１２】［実施例１］図１は本発明に係わる第１の
実施例のＭＯＳＦＥＴを示す模式的断面図である。チャ
ネル１０４にはＰ型不純物をイオン注入してあり、ゲー
ト電極にはソース１０２側にＮ型不純物領域１０８、ド
レイン１０３側にはＰ型不純物領域１０７を、この面順
にイオン注入により設けてある。Ｎ型不純物領域１０８
とＰ型不純物領域１０７のチャネル長方向の割合を変化
させることによってＭＯＳトランジスタのしきい値を変
化させることができる。ゲート電極全面にＮ型不純物を
イオン注入するとしきい値電圧が小さくなり、Ｐ型不純
物をイオン注入するとしきい値電圧が上昇することはす
でに知られているが、図１に示されるＭＯＳトランジス
タではＰ型不純物領域１０７の割合を増やせば、同サイ
ズのゲート電極全面にＮ型不純物をイオン注入した前記
従来のＭＯＳトランジスタよりもしきい値電圧が高くな
り、ゲート電極全面にP型不純物をイオン注入した前記
従来のＭＯＳトランジスタのしきい値電圧に近づいてい
る。
実施例のＭＯＳＦＥＴを示す模式的断面図である。チャ
ネル１０４にはＰ型不純物をイオン注入してあり、ゲー
ト電極にはソース１０２側にＮ型不純物領域１０８、ド
レイン１０３側にはＰ型不純物領域１０７を、この面順
にイオン注入により設けてある。Ｎ型不純物領域１０８
とＰ型不純物領域１０７のチャネル長方向の割合を変化
させることによってＭＯＳトランジスタのしきい値を変
化させることができる。ゲート電極全面にＮ型不純物を
イオン注入するとしきい値電圧が小さくなり、Ｐ型不純
物をイオン注入するとしきい値電圧が上昇することはす
でに知られているが、図１に示されるＭＯＳトランジス
タではＰ型不純物領域１０７の割合を増やせば、同サイ
ズのゲート電極全面にＮ型不純物をイオン注入した前記
従来のＭＯＳトランジスタよりもしきい値電圧が高くな
り、ゲート電極全面にP型不純物をイオン注入した前記
従来のＭＯＳトランジスタのしきい値電圧に近づいてい
る。
【００１３】［実施例２］図３は本発明に係わる第２の
実施例のＭＯＳＦＥＴを示す模式的断面図である。チャ
ネル１０４にはＰ型不純物を注入してあり、ゲート電極
はソース１０２側にＰ型不純物領域１０７、ドレイン１
０３側にはＮ型不純物領域１０８をイオン注入により設
けてある。 Ｐ型不純物領域１０７のチャネル長方向の
割合を増やせば、同サイズのゲート電極全面にＮ型不純
物をイオン注入した前記ＭＯＳトランジスタよりもしき
い値電圧が高くなり、ゲート電極全面にP型不純物をイ
オン注入した前記ＭＯＳトランジスタのしきい値電圧に
近づくことは実施例１で述べたが、図３の構造ではさら
にソース１０２側のゲート電極にはＰ型不純物がイオン
注入されているために、同サイズのゲート電極全面にＮ
型不純物をイオン注入した前記ＭＯＳトランジスタより
もリーク電流が抑えられる。
実施例のＭＯＳＦＥＴを示す模式的断面図である。チャ
ネル１０４にはＰ型不純物を注入してあり、ゲート電極
はソース１０２側にＰ型不純物領域１０７、ドレイン１
０３側にはＮ型不純物領域１０８をイオン注入により設
けてある。 Ｐ型不純物領域１０７のチャネル長方向の
割合を増やせば、同サイズのゲート電極全面にＮ型不純
物をイオン注入した前記ＭＯＳトランジスタよりもしき
い値電圧が高くなり、ゲート電極全面にP型不純物をイ
オン注入した前記ＭＯＳトランジスタのしきい値電圧に
近づくことは実施例１で述べたが、図３の構造ではさら
にソース１０２側のゲート電極にはＰ型不純物がイオン
注入されているために、同サイズのゲート電極全面にＮ
型不純物をイオン注入した前記ＭＯＳトランジスタより
もリーク電流が抑えられる。
【００１４】なお、Ｐ型不純物領域１０７とＮ型不純物
領域１０８がソース１０２及びドレイン１０３に平行に
かつ交互に複数列設けられているＭＯＳトランジスタで
は実施例１および実施例２と同様の効果が得られる。 ［実施例３］図４は本発明に係わる第３の実施例のＭＯ
ＳＦＥＴを示す模式的断面図である。ゲート電極はソー
ス１０２側に第１のＮ型不純物領域１０９、ドレイン１
０３側に第２のＮ型不純物領域１１０、チャネル長方向
の中央にはＰ型不純物領域１０７をイオン注入により設
けてある。さらにチャネルは第１のＮ型不純物領域１０
９の下にチャネルＰ型不純物領域１１１、Ｐ型不純物領
域１０７および第２のＮ型不純物領域１１０の下にチャ
ネルＮ型不純物領域１１２を設けてある。すなわち導電
型の異なるゲート電極を、面順に設ける。
領域１０８がソース１０２及びドレイン１０３に平行に
かつ交互に複数列設けられているＭＯＳトランジスタで
は実施例１および実施例２と同様の効果が得られる。 ［実施例３］図４は本発明に係わる第３の実施例のＭＯ
ＳＦＥＴを示す模式的断面図である。ゲート電極はソー
ス１０２側に第１のＮ型不純物領域１０９、ドレイン１
０３側に第２のＮ型不純物領域１１０、チャネル長方向
の中央にはＰ型不純物領域１０７をイオン注入により設
けてある。さらにチャネルは第１のＮ型不純物領域１０
９の下にチャネルＰ型不純物領域１１１、Ｐ型不純物領
域１０７および第２のＮ型不純物領域１１０の下にチャ
ネルＮ型不純物領域１１２を設けてある。すなわち導電
型の異なるゲート電極を、面順に設ける。
【００１５】ゲート電極にかかる電圧を増加させていく
とまず第２のＮ型不純物領域１１０がしきい値電圧に達
する。さらに電圧を増加させると次に第１のＮ型不純物
領域１０９がしきい値電圧に達する。よって最終的に図
４で示されるＭＯＳトランジスタのしきい値電圧に達し
た時には実効チャネル長１１３が短くなっており、した
がって同サイズ・同しきい値電圧を有する従来のＭＯＳ
トランジスタと比較してサブスレッショルド電流を減少
させることができる。
とまず第２のＮ型不純物領域１１０がしきい値電圧に達
する。さらに電圧を増加させると次に第１のＮ型不純物
領域１０９がしきい値電圧に達する。よって最終的に図
４で示されるＭＯＳトランジスタのしきい値電圧に達し
た時には実効チャネル長１１３が短くなっており、した
がって同サイズ・同しきい値電圧を有する従来のＭＯＳ
トランジスタと比較してサブスレッショルド電流を減少
させることができる。
【００１６】［実施例４］図５は本発明に係わる第４の
実施例のＭＯＳＦＥＴを示す模式的断面図である。ゲー
ト電極はソース１０２側に第１のＰ型不純物領域１１
４、ドレイン１０３側に第２のＰ型不純物領域１１６チ
ャネル長方向の中央にはＮ型不純物領域１１５をイオン
注入により設けてある。さらにチャネルはＮ型不純物領
域１１５および第２のＰ型不純物領域１１６の下にはＮ
型不純物領域１１２、第１のＰ型不純物領域１１４の下
にはＰ型不純物領域１１１を設けてある。すなわち導電
型の異なるゲート電極を、面順に設ける。
実施例のＭＯＳＦＥＴを示す模式的断面図である。ゲー
ト電極はソース１０２側に第１のＰ型不純物領域１１
４、ドレイン１０３側に第２のＰ型不純物領域１１６チ
ャネル長方向の中央にはＮ型不純物領域１１５をイオン
注入により設けてある。さらにチャネルはＮ型不純物領
域１１５および第２のＰ型不純物領域１１６の下にはＮ
型不純物領域１１２、第１のＰ型不純物領域１１４の下
にはＰ型不純物領域１１１を設けてある。すなわち導電
型の異なるゲート電極を、面順に設ける。
【００１７】ゲート電極にかかる電圧を増加させていく
と実施例３と同様に図５のＭＯＳトランジスタがしきい
値電圧に達した時には実行チャネル長１１７が短くなっ
ており、サブスレッショルド電流を減少させることがで
きる。さらにチャネルのＰ型不純物領域１１１によりチ
ャネル領域への電子の供給が抑えられているのでリーク
電流を減少させることもできる。
と実施例３と同様に図５のＭＯＳトランジスタがしきい
値電圧に達した時には実行チャネル長１１７が短くなっ
ており、サブスレッショルド電流を減少させることがで
きる。さらにチャネルのＰ型不純物領域１１１によりチ
ャネル領域への電子の供給が抑えられているのでリーク
電流を減少させることもできる。
【００１８】［実施例５］図６は本発明に係わる第５の
実施例のＭＯＳＦＥＴを示す模式的断面図である。第１
のＮ型不純物領域１０９のみにコンタクトホール１１８
を設けた場合、Ｐ型不純物領域１０７および第２のＮ型
不純物領域１１０へは電圧障壁が高いために第１のＮ型
不純物領域に与えた電圧変化が瞬時にＰ型不純物領域１
０７およびＮ型不純物領域１１０には伝達しない。そこ
でＰ型不純物領域１０７およびＮ型不純物領域１１０に
も最低１つずつコンタクトホール１１８を設けておき、
これらのコンタクトホール１１８が同電位となるように
金属配線を施せば各不純物領域間の電圧障壁は考慮する
必要がなくなる。
実施例のＭＯＳＦＥＴを示す模式的断面図である。第１
のＮ型不純物領域１０９のみにコンタクトホール１１８
を設けた場合、Ｐ型不純物領域１０７および第２のＮ型
不純物領域１１０へは電圧障壁が高いために第１のＮ型
不純物領域に与えた電圧変化が瞬時にＰ型不純物領域１
０７およびＮ型不純物領域１１０には伝達しない。そこ
でＰ型不純物領域１０７およびＮ型不純物領域１１０に
も最低１つずつコンタクトホール１１８を設けておき、
これらのコンタクトホール１１８が同電位となるように
金属配線を施せば各不純物領域間の電圧障壁は考慮する
必要がなくなる。
【００１９】［実施例６］図７は本発明に係わる第６の
実施例のＭＯＳＦＥＴを示す模式的断面図である。実施
例５のように各不純物領域間の電圧障壁を考慮しなけれ
ばならず、かつコンタクトホールを各不純物領域に最低
１つ空けられるだけのゲート電極の面積をとれない場
合、図７のようにコンタクトホール１１８が第１のＮ型
不純物領域１０９およびＰ型不純物領域１０７両方と電
気的接触が保てるように設ける。Ｐ型不純物領域１０７
および第２のＮ型不純物領域１１０間にも同様にコンタ
クトホール１１８を設ければ実施例５と同様に考えるこ
とができる。
実施例のＭＯＳＦＥＴを示す模式的断面図である。実施
例５のように各不純物領域間の電圧障壁を考慮しなけれ
ばならず、かつコンタクトホールを各不純物領域に最低
１つ空けられるだけのゲート電極の面積をとれない場
合、図７のようにコンタクトホール１１８が第１のＮ型
不純物領域１０９およびＰ型不純物領域１０７両方と電
気的接触が保てるように設ける。Ｐ型不純物領域１０７
および第２のＮ型不純物領域１１０間にも同様にコンタ
クトホール１１８を設ければ実施例５と同様に考えるこ
とができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば以
下のような発明の効果が得られる。 両極ゲートMOSトランジスタのゲートにP型不純物領域と
N型不純物領域を設けることにより、同一の基板上に複
数のしきい値電圧のトランジスタを容易に得ることがで
きる。
下のような発明の効果が得られる。 両極ゲートMOSトランジスタのゲートにP型不純物領域と
N型不純物領域を設けることにより、同一の基板上に複
数のしきい値電圧のトランジスタを容易に得ることがで
きる。
【００２１】さらにゲート上のP型不純物領域とN型不純
物領域をソースおよびドレインに平行に交互に設ければ
MOSトランジスタのしきい値電圧の制御が容易に行え
る。また両極ゲートMOSトランジスタのチャネルをP型不
純物領域とN型不純物領域を設けることによっても同一
の基板上に複数のしきい値電圧のトランジスタを容易に
得ることができ、サブスレッショルド電流を小さくする
ことができる。
物領域をソースおよびドレインに平行に交互に設ければ
MOSトランジスタのしきい値電圧の制御が容易に行え
る。また両極ゲートMOSトランジスタのチャネルをP型不
純物領域とN型不純物領域を設けることによっても同一
の基板上に複数のしきい値電圧のトランジスタを容易に
得ることができ、サブスレッショルド電流を小さくする
ことができる。
【００２２】そして両極ゲートMOSトランジスタのゲー
トおよびチャネルにP型不純物領域とN型不純物領域を設
けることによって、低しきい値電圧でのトランジスタの
リーク電流を小さくすることができる。 最後に同一ゲート上にＰ型不純物領域とN型不純物領域
を設けた両極ゲートMOSトランジスタにおいて、ゲート
のP型不純物領域およびN型不純物領域両方にコンタクト
ホールを設けるか、P型不純物領域およびN型不純物領域
両方にまたがるようにコンタクトホールを設ければ、ゲ
ート上に設けられたＰ型不純物領域およびＮ型不純物領
域間の電圧障壁を考慮することなく所望のしきい値電圧
のトランジスタを得られる。
トおよびチャネルにP型不純物領域とN型不純物領域を設
けることによって、低しきい値電圧でのトランジスタの
リーク電流を小さくすることができる。 最後に同一ゲート上にＰ型不純物領域とN型不純物領域
を設けた両極ゲートMOSトランジスタにおいて、ゲート
のP型不純物領域およびN型不純物領域両方にコンタクト
ホールを設けるか、P型不純物領域およびN型不純物領域
両方にまたがるようにコンタクトホールを設ければ、ゲ
ート上に設けられたＰ型不純物領域およびＮ型不純物領
域間の電圧障壁を考慮することなく所望のしきい値電圧
のトランジスタを得られる。
【００２３】
【００２４】
【図１】本発明に係わる実施例１の構造説明の平面図で
ある。
ある。
【００２５】
【図２】従来のＭＯＳトランジスタの構造図である。
【００２６】
【図３】本発明に係わる実施例２の構造説明の平面図で
ある。
ある。
【００２７】
【図４】本発明に係わる実施例３の構造説明の平面図で
ある。
ある。
【００２８】
【図５】本発明に係わる実施例４の構造説明の平面図で
ある。
ある。
【００２９】
【図６】本発明に係わる実施例５の構造説明の平面図で
ある。
ある。
【００３０】
【図７】本発明に係わる実施例６の構造説明の平面図で
ある。
ある。
【００３１】
１０１ ゲート電極 １０２ ソース １０３ ドレイン １０４ チャネル １０５ 基板もしくはウェル １０６ ゲート酸化膜 １０７ Ｐ型不純物領域 １０８ Ｎ型不純物領域 １０９ 第１のＮ型不純物領域 １１０ 第２のＮ型不純物領域 １１１ チャネルＰ型不純物領域 １１２ チャネルＮ型不純物領域 １１３ 実効チャネル長 １１４ 第１のＰ型不純物領域 １１５ Ｎ型不純物領域 １１６ 第２のＰ型不純物領域 １１７ 実効チャネル長 １１８ コンタクトホール
Claims (6)
- 【請求項１】 半導体基板とソース、ドレインおよびソ
ース-ドレイン間のチャネルと、前記チャネルの上に形
成されたゲート酸化膜およびゲートからなるＭＩＳＦＥ
ＴのゲートにP型不純物もしくはN型不純物を有する両極
ゲートＭＯＳトランジスタにおいて、前記ゲートがＰ型
不純物領域と前記Ｐ型不純物領域に接するＮ型不純物領
域からなる半導体装置。 - 【請求項２】 前記Ｐ型不純物領域と前記Ｎ型不純物領
域を、面順に前記ソースおよび前記ドレインに平行に有
する請求項１記載の半導体装置。 - 【請求項３】 前記チャネル領域にＮ型不純物領域とＰ
型不純物領域を有する請求項１記載の半導体装置。 - 【請求項４】 前記チャネル領域にＮ型不純物領域とＰ
型不純物領域が前記ソースおよび前記ドレインに平行に
交互配置した請求項１または３記載の半導体装置。 - 【請求項５】 ゲート電極をとるコンタクトホールが前
記Ｎ型不純物領域と前記Ｐ型不純物領域それぞれ1つも
しくは２つの領域を介して形成していることを特徴とす
る請求項１または３記載の半導体装置。 - 【請求項６】 前記Ｐ型不純物領域または前記Ｎ型不純
物領域をイオン注入により形成する請求項１または３記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217601A JPH1167928A (ja) | 1997-08-12 | 1997-08-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217601A JPH1167928A (ja) | 1997-08-12 | 1997-08-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167928A true JPH1167928A (ja) | 1999-03-09 |
Family
ID=16706856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9217601A Pending JPH1167928A (ja) | 1997-08-12 | 1997-08-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012191088A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
-
1997
- 1997-08-12 JP JP9217601A patent/JPH1167928A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012191088A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
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