JPH1168024A - 半導体集積回路パッケージおよびシステム - Google Patents

Abstract

(57)【要約】 【課題】 データを高速に転送することを可能とする半
導体集積回路パッケージを提供する。 【解決手段】 半導体集積回路パッケージ２３は、半導
体集積回路パッケージ２３に電気的に接続可能な部材２
１に設けられた第２結合部２４と結合するように形成さ
れた第１結合部２２を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
封止する半導体集積回路パッケージおよび複数の半導体
集積回路パッケージを備えたシステムに関する。

【０００２】

【従来の技術】近年、ＣＰＵの高速化に伴い、半導体集
積回路（ＬＳＩ）の間でデータを高速に転送することが
要求されている。従来は、半導体集積回路を互いに結合
するバスの本数を増加させることにより、この要求に応
えてきた。しかしながら、バスの本数を増加させると、
プリント基板上を占めるバスの面積が増加するという問
題が発生する。また、異なるバス間でのデータのスキュ
ーが問題となる。例えば、第１の半導体集積回路と第２
の半導体集積回路とが第１のバスおよび第２のバスを介
して結合されている場合において、第１のバスを介して
第１の半導体集積回路から第２の半導体集積回路に信号
を転送するのに時間Ｔ１を要し、第２のバスを介して第
１の半導体集積回路から第２の半導体集積回路に信号を
転送するのに時間Ｔ２を要するということが起こり得
る。特に、データを高速に転送することが要求される場
合には、この時間差（Ｔ１−Ｔ２）が大きな問題とな
る。

【０００３】この問題を解決するための１つのアプロー
チとして、ＲＡＭＢＵＳ ＤＲＡＭやＳｙｎｃｈＬｉｎ
ｋ ＤＲＡＭが提案されている。これらは、プリント基
板上に特殊なバスを形成し、そのバス上を高速にデータ
を転送することにより、バスの本数を削減したものであ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな構成においても、プリント基板上にバスを設ける必
要がある。このため、互いに隣接するチップ間でデータ
を転送する場合においても、データの転送は、チップの
リード、プリント基板上のバスおよび隣接するチップの
リードを介して行う必要がある。データ線路の長さを短
くすることには限界がある。このように、プリント基板
上にバスを必要とする既存の技術の延長線上では、デー
タの転送速度をさらに向上させることは困難な状況にあ
る。

【０００５】本発明の目的は、プリント基板上に設けら
れた外部バスを介することなく、データを高速に転送す
ることを可能とする半導体集積回路パッケージおよびシ
ステムを提供することにある。

【０００６】

【課題を解決するための手段】本発明の半導体集積回路
パッケージは、半導体集積回路を封止する半導体集積回
路パッケージであって、前記半導体集積回路パッケージ
に電気的に接続可能な第１部材に設けられた第２結合部
と結合するように形成された第１結合部を備えており、
これにより上記目的が達成される。

【０００７】前記第１部材は、前記半導体集積回路パッ
ケージとは異なる半導体集積回路パッケージであっても
よい。

【０００８】前記第１部材は、前記半導体集積回路パッ
ケージを他の半導体集積回路パッケージに結合するカプ
ラであってもよい。

【０００９】前記半導体集積回路パッケージは、前記半
導体集積回路パッケージに電気的に接続可能な第２部材
に設けられている第４結合部と結合するように形成され
た第３結合部をさらに備えていてもよい。

【００１０】前記半導体集積回路パッケージは、互いに
対向する第１面と第２面とを有しており、前記第１結合
部は前記第１面に設けられており、前記第３結合部は前
記第２面に設けられていてもよい。

【００１１】前記半導体集積回路パッケージは、前記第
１結合部と前記第３結合部とを電気的に接続する第１バ
イパス信号線をさらに備えていてもよい。

【００１２】前記第１バイパス信号線は、前記半導体集
積回路が形成される基板以外の基板上に形成されてもよ
い。

【００１３】前記半導体集積回路は信号を通信するため
の端子を有しており、前記第１バイパス信号線は前記端
子に接続されていてもよい。

【００１４】前記半導体集積回路パッケージは、前記半
導体集積回路パッケージに電気的に接続可能な第３部材
に設けられている第６結合部と結合するように形成され
た第５結合部と、前記半導体集積回路パッケージに電気
的に接続可能な第４部材に設けられている第８結合部と
結合するように形成された第７結合部とをさらに備えて
いてもよい。

【００１５】前記半導体集積回路パッケージは、互いに
対向する第１面および第２面と、互いに対向する第３面
および第４面とを有しており、前記第１結合部は前記第
１面に設けられており、前記第３結合部は前記第２面に
設けられており、前記第５結合部は前記第３面に設けら
れており、前記第７結合部は前記第４面に設けられてい
てもよい。

【００１６】前記半導体集積回路パッケージは、前記第
１結合部と前記第３結合部とを電気的に接続する第１バ
イパス信号線と、前記第５結合部と前記第７結合部とを
電気的に接続する第２バイパス信号線とをさらに備えて
いてもよい。

【００１７】前記第１バイパス信号線と前記第２バイパ
ス信号線とは、互いに立体交差するように前記半導体集
積回路が形成される基板以外の基板上に形成されてもよ
い。

【００１８】前記半導体集積回路は信号を通信するため
の第１端子と第２端子とを有しており、前記第１バイパ
ス信号線は前記第１端子に接続されており、前記第２バ
イパス信号線は前記第２端子に接続されていてもよい。

【００１９】前記半導体集積回路パッケージは、前記半
導体集積回路パッケージの外部に設けられた外部バスに
接続される第９結合部をさらに備えていてもよい。

【００２０】前記半導体集積回路パッケージは、前記第
１部材に設けられた複数の第２結合部と結合するように
形成された複数の第１結合部を備えており、前記複数の
第１結合部は、ある面に沿って複数段に配置されていて
もよい。

【００２１】前記複数段のうち特定の段に配置される第
１結合部の少なくとも一部と、前記複数段のうち前記特
定の段に隣接する段に配置される第１結合部の少なくと
も一部とが、前記面に垂直な方向から見ると重なってい
てもよい。

【００２２】本発明のシステムは、半導体集積回路を封
止する複数の半導体集積回路パッケージを備えたシステ
ムであって、前記複数の半導体集積回路パッケージのそ
れぞれは、第１結合部と第２結合部とを有しており、前
記第１結合部は、前記第２結合部に結合するように形成
されており、前記複数の半導体集積回路パッケージのう
ち少なくとも１つの前記第１結合部は、隣接する半導体
集積回路パッケージの前記第２結合部に結合されてい
る。これにより上記目的が達成される。

【００２３】前記システムは、前記第１結合部および前
記第２結合部のうち少なくとも１つを有する終端部材を
さらに備えていてもよい。

【００２４】前記複数の半導体集積回路パッケージのそ
れぞれに封止される前記半導体集積回路はメモリを含ん
でおり、前記システムは、前記メモリを制御するメモリ
コントローラをさらに備えていてもよい。

【００２５】前記複数の半導体集積回路パッケージのそ
れぞれは、１次元に配列されていてもよい。

【００２６】前記複数の半導体集積回路パッケージのそ
れぞれは、２次元に配列されていてもよい。

【００２７】前記複数の半導体集積回路パッケージのそ
れぞれは、３次元に配列されていてもよい。

【００２８】本発明の他のシステムは、半導体集積回路
を封止する複数の半導体集積回路パッケージと、前記複
数の半導体集積回路パッケージのうち少なくとも２つを
相互に結合するカプラとを備えたシステムであって、前
記複数の半導体集積回路パッケージのそれぞれは、第１
結合部を有しており、前記カプラは、第２結合部を有し
ており、前記第１結合部は、前記第２結合部のそれぞれ
に結合するように形成されており、前記複数の半導体集
積回路パッケージのうち少なくとも１つの前記第１結合
部は、前記カプラの前記第２結合部に結合されている。
これにより上記目的が達成される。

【００２９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００３０】（実施の形態１）図１（ａ）は、複数の半
導体集積回路パッケージを含むシステム１の上面図であ
る。システム１は、コントローラ２１と、半導体集積回
路パッケージ２３、２５、２６と、終端部材２７とを含
んでいる。

【００３１】コントローラ２１は、半導体集積回路パッ
ケージ２３、２５、２６を制御する。例えば、半導体集
積回路パッケージ２３、２５、２６がメモリパッケージ
である場合には、コントローラ２１は、メモリコントロ
ーラであり得る。この場合、コントローラ２１は、スト
ローブ信号やイネーブル信号などの制御信号やアドレス
を半導体集積回路パッケージ２３、２５、２６に供給す
ることにより、半導体集積回路パッケージ２３、２５、
２６に対するデータの読み出し／書き込みを制御する。
また、コントローラ２１は、半導体集積回路パッケージ
２３、２５、２６からアドレスに対応する位置に格納さ
れたデータを受け取る。

【００３２】半導体集積回路パッケージ２３、２５、２
６は、それぞれ、半導体集積回路を封止する。

【００３３】終端部材２７は、半導体集積回路パッケー
ジ２６からの信号が反射することを防止する機能を有し
ている。あるいは、終端部材２７は、コントローラ２１
から半導体集積回路パッケージ２３、２５、２６内の配
線を介して送信された信号を半導体集積回路パッケージ
２３、２５、２６内の別の配線を介してコントローラ２
１に戻す機能を有していてもよい。

【００３４】図１（ｂ）は、半導体集積回路パッケージ
２３の外観を示す。図１（ｂ）に示されるように、半導
体集積回路パッケージ２３は、複数の凸型ピン２２と複
数の凹型ピン２４とを有している。凸型ピン２２は、凹
型ピン２４に嵌合するように形成されている。半導体集
積回路パッケージ２３の形状は、典型的には、直方体で
ある。凸型ピン２２と凹型ピン２４とは、直方体の対向
する２面に設けられている。

【００３５】同様にして、半導体集積回路パッケージ２
５および２６のそれぞれは、複数の凸型ピン２２と複数
の凹型ピン２４を有している。

【００３６】コントローラ２１は、複数の凹型ピン２４
を有している。終端部材２７は、複数の凸型ピン２２を
有している。

【００３７】図１（ａ）を再び参照して、コントローラ
２１と半導体集積回路パッケージ２３、２５、２６と終
端部材２７とは、凸型ピン２２と凹型ピン２４によって
互いに接続されている。図１（ａ）において、破線は、
凸型ピン２２と凹型ピン２４とが嵌合している様子を示
す。より詳しく説明すると、半導体集積回路パッケージ
２３の凸型ピン２２がコントローラ２１の凹型ピン２４
に嵌合することによって、半導体集積回路パッケージ２
３とコントローラ２１とがプリント基板上の配線を介す
ることなく直接に接続されている。半導体集積回路パッ
ケージ２５の凸型ピン２２が半導体集積回路パッケージ
２３の凹型ピン２４に嵌合することによって、半導体集
積回路パッケージ２５と半導体集積回路パッケージ２３
とがプリント基板上の配線を介することなく直接に接続
されている。半導体集積回路パッケージ２６の凸型ピン
２２が半導体集積回路パッケージ２５の凹型ピン２４に
嵌合することによって、半導体集積回路パッケージ２６
と半導体集積回路パッケージ２５とがプリント基板上の
配線を介することなく直接に接続されている。終端部材
２７の凸型ピン２２が半導体集積回路パッケージ２６の
凹型ピン２４に嵌合することによって、終端部材２７と
半導体集積回路パッケージ２６とがプリント基板上の配
線を介することなく直接に接続されている。

【００３８】このように、半導体集積回路パッケージ間
をプリント基板上の配線を介することなく直接に接続す
ることにより、プリント基板上のレイアウトを考えるこ
となく、半導体集積回路パッケージを配置することが可
能となる。また、プリント基板上の配線を必要とする従
来の技術に比較して、半導体集積回路パッケージ間にお
いてデータが転送される距離を短くすることが可能とな
る。このことは、半導体集積回路パッケージ間でデータ
を高速に転送するのに適している。

【００３９】図２（ａ）〜（ｃ）は、凸型ピン２２およ
び凹型ピン２４の形状の例を示す。図２（ａ）は、互い
に嵌合する部分の形状が長方形である例を示す。図２
（ｂ）は、互いに嵌合する部分の形状が円形の端部と幅
の狭いネック部とを含む形状である例を示す。図２
（ｃ）は、互いに嵌合する部分の形状が複数の長方形で
ある例を示す。図２（ｂ）および（ｃ）に示される凸型
ピン２２および凹型ピン２４の形状は、図２（ａ）に示
される凸型ピン２２および凹型ピン２４の形状に比べ
て、半導体集積回路パッケージ間の結合の度合いが大き
くなるという利点を有している。

【００４０】なお、半導体集積回路パッケージを互いに
結合するために使用されるピンの形状は、凸型および凹
型に限定されない。プリント基板上の配線を介すること
なく半導体集積回路パッケージを互いに結合することが
できる限り、そのピンは任意の形状をとり得る。

【００４１】図３（ａ）は、半導体集積回路パッケージ
２３の構造を示す上面図である。図３（ａ）では、半導
体集積回路パッケージ２３の内部の構造がよくわかるよ
うに、パッケージングを行うためのモールド材３４が透
明であると仮定している。なお、半導体集積回路パッケ
ージ２５、２６の構造は、半導体集積回路パッケージ２
３の構造と同一である。

【００４２】図３（ｂ）は、図３（ａ）におけるＡ−
Ａ’断面に沿って半導体集積回路パッケージ２３を切断
した場合の半導体集積回路パッケージ２３の側面図であ
る。

【００４３】図３（ａ）および（ｂ）に示されるよう
に、半導体集積回路パッケージ２３は、基板３７と、基
板３７上に配置された複数の信号バイパス線３２と、複
数の信号バイパス線３２の上に配置されたダイ３３と、
ダイ３３の上に配置された半導体集積回路チップ３１と
をモールド材３４によって封止することによって得られ
る。

【００４４】凸型ピン２２は、信号バイパス線３２の一
方の端部に設けられる。凹型ピン２４は、信号バイパス
線３２の他方の端部に設けられる。凸型ピン２２と凹型
ピン２４とは、信号バイパス線３２によって電気的に接
続される。

【００４５】信号バイパス線３２は、半導体集積回路チ
ップ３１が形成される基板以外の基板３７上に形成され
る。このように信号バイパス線３２を半導体集積回路チ
ップ３１が形成される基板以外の基板３７上に形成する
ことにより、半導体集積回路チップ３１を経由すること
なく、他の半導体集積回路パッケージから受け取った信
号をさらに他の半導体集積回路パッケージに伝達するこ
とができる。そのような信号は、信号バイパス線３２に
沿って半導体集積回路パッケージ２３を単に通過するだ
けである。従って、半導体集積回路パッケージ２３によ
って信号が劣化することがない。

【００４６】例えば、図１（ａ）に示されるように、半
導体集積回路パッケージ２３、２５、２６が直列に接続
された場合において、コントローラ２１から半導体集積
回路パッケージ２６に信号を転送する場合を考える。こ
の場合、信号は、信号バイパス線３２を通って、半導体
集積回路パッケージ２３、２５を「バイパス」する。こ
れにより、半導体集積回路パッケージ２３、２５内で信
号が劣化することを防止することができる。

【００４７】集積回路チップ３１の上には、複数のパッ
ド３５が設けられている。複数のパッド３５のそれぞれ
は、複数の信号バイパス線３２のうち対応する１つにワ
イヤ３６を介して電気的に接続される。パッド３５は、
信号バイパス線３２からの信号を半導体集積回路チップ
３１に入力するための入力端子および／または半導体集
積回路チップ３１からの信号を信号バイパス線３２に出
力するための出力端子として機能する。

【００４８】なお、パッド３５のすべてが信号バイパス
線３２に接続されている必要はない。上述したように、
信号が半導体集積回路パッケージをバイパスする場合に
は、パッド３５と信号バイパス線３２とが接続されてい
る必要はないからである。

【００４９】図４（ａ）は、半導体集積回路パッケージ
２３の他の構造を示す上面図である。図４（ａ）に示さ
れる半導体集積回路パッケージ２３は、信号バイパス線
を２段重ねにすることにより、信号バイパス線の数を増
加させた構造を有している。この構造は、大量のデータ
を高速に転送することに適している。図４（ａ）では、
半導体集積回路パッケージ２３の内部の構造がよくわか
るように、パッケージングを行うためのモールド材５９
が透明であると仮定している。

【００５０】図４（ｂ）は、図４（ａ）におけるＡ−
Ａ’断面に沿って半導体集積回路パッケージ２３を切断
した場合の半導体集積回路パッケージ２３の側面図であ
る。

【００５１】図４（ａ）および（ｂ）に示されるよう
に、半導体集積回路パッケージ２３は、基板６１と、基
板６１上に配置された複数の信号バイパス線５２と、複
数の信号バイパス線５２の上に配置されたスペーサ６０
と、スペーサ６０の上に配置された複数の信号バイパス
線５３と、複数の信号バイパス線５３の上に配置された
ダイ５４と、ダイ５４の上に配置された半導体集積回路
チップ５１とをモールド材５９によって封止することに
よって得られる。スペーサ６０は、信号バイパス線５２
と信号バイパス線５３とを電気的に絶縁する。

【００５２】信号バイパス線５２は、半導体集積回路チ
ップ５１が形成される基板以外の基板６１上に形成され
る。信号バイパス線５３は、半導体集積回路チップ５１
が形成される基板以外の基板（スペーサ）６０上に形成
される。あるいは、信号バイパス線５２または信号バイ
パス線５３を半導体集積回路チップ５１内に形成するよ
うにしてもよい。

【００５３】図４（ａ）および（ｂ）に示される例で
は、信号バイパス線５２および５３は、半導体集積回路
チップ５１の下方に設けられている。しかし、信号バイ
パス線５２および５３は、半導体集積回路チップ５１の
上方に設けられていてもよい。

【００５４】信号バイパス線５２と信号バイパス線５３
とは、半導体集積回路パッケージ２３のＡ−Ａ’断面に
沿って２段（上段および下段）に配置されている。下段
に配置された信号バイパス線５２と上段に配置された信
号バイパス線５３とは、Ａ−Ａ’断面に垂直な方向から
見て重なり合わないように互い違いに配置されている。
このような配置により、半導体集積回路チップ５１上の
パッド５５からワイヤ５６を下段に配置された信号バイ
パス線５２にボンディングにより接続することができ
る。

【００５５】半導体集積回路チップ５１の上には、複数
のパッド５５が設けられている。複数のパッド５５のそ
れぞれは、複数の信号バイパス線５２のうち対応する１
つと複数の信号バイパス線５３のうち対応する１つとに
交互に接続される。例えば、半導体集積回路チップ５１
の最も左端に配置されるパッド５５が信号バイパス線５
３に接続される場合には、半導体集積回路チップ５１の
左端から２番目に配置されるパッド５５は信号バイパス
線５２に接続される。パッド５５と信号バイパス線５２
（または信号バイパス線５３）とは、ワイヤ５６を介し
て電気的に接続される。パッド５５は、信号バイパス線
５２（または信号バイパス線５３）からの信号を半導体
集積回路チップ５１に入力するための入力端子および／
または半導体集積回路チップ５１からの信号を信号バイ
パス線５２（または信号バイパス線５３）に出力するた
めの出力端子として機能する。

【００５６】なお、パッド５５のすべてが信号バイパス
線５２または信号バイパス線５３に電気的に接続されて
いる必要はない。例えば、パッド５５と信号バイパス線
５２とを電気的に接続せず、かつ、パッド５５と信号バ
イパス線５３とを電気的に接続するようにしてもよい。
これにより、信号バイパス線５２を半導体集積回路チッ
プ５１に電気的に接続されていない完全なバイパス線と
することができる。

【００５７】さらに、信号バイパス線は、２段重ねの構
造に限定されない。信号バイパス線を３段重ね以上の構
造にしてもよい。

【００５８】図５（ａ）は、半導体集積回路パッケージ
２３の他の構造を示す上面図である。

【００５９】図５（ｂ）は、図５（ａ）におけるＡ−
Ａ’断面に沿って半導体集積回路パッケージ２３を切断
した場合の半導体集積回路パッケージ２３の側面図であ
る。

【００６０】図５（ａ）および（ｂ）に示される半導体
集積回路パッケージ２３の構造は、下段に配置された信
号バイパス線５２の少なくとも一部と上段に配置された
信号バイパス線５３の少なくとも一部とが、Ａ−Ａ’断
面に垂直な方向から見て重なり合うように互い違いに配
置されている点と、複数のパッド５５と複数のパッド５
７とが半導体集積回路チップ５１の対向する辺に沿って
配置されている点とを除いて、図４（ａ）および（ｂ）
に示される半導体集積回路パッケージ２３の構造と同一
である。

【００６１】信号バイパス線５２と信号バイパス線５３
とが部分的に重なり合うように配置することにより、信
号バイパス線５２および信号バイパス線５３の幅を増大
させることができる。これにより、信号バイパス線５２
および信号バイパス線５３の電気的な特性を向上させる
ことができる。例えば、信号バイパス線５２および信号
バイパス線５３の抵抗を低下させたり、インダクタンス
成分を低下させたりすることが可能となる。

【００６２】複数のパッド５５のそれぞれは、複数の信
号バイパス線５２のうち対応する１つにワイヤ５６を介
して電気的に接続されている。複数のパッド５７のそれ
ぞれは、複数の信号バイパス線５３のうち対応する１つ
にワイヤ５８を介して電気的に接続されている。信号バ
イパス線５２と信号バイパス線５３とを部分的に重なり
合うように配置する場合には、複数のパッド５５と複数
のパッド５７とを分離して配置することが好ましい。こ
のような配置によって、パッド５５と信号バイパス線５
２と接続が容易になり、かつ、パッド５７と信号バイパ
ス線５３との接続が容易になる。

【００６３】（実施の形態２）本実施の形態では、２次
元的に接続可能な半導体集積回路パッケージの構造を説
明する。

【００６４】図６は、半導体集積回路パッケージ７０の
構造を示す上面図である。図６では、半導体集積回路パ
ッケージ７０の内部の構造がよくわかるように、パッケ
ージングを行うためのモールド材７８が透明であると仮
定している。

【００６５】半導体集積回路パッケージ７０は、Ｘ方向
に延びる複数の信号バイパス線７３と、Ｙ方向に延びる
複数のピン７４とを有している。Ｘ方向とＹ方向とは、
典型的には、互いに直交する。しかし、Ｘ方向とＹ方向
とは必ずしも直交する必要はない。Ｘ方向とＹ方向とは
互いに異なる方向であればよい。

【００６６】半導体集積回路パッケージ７０は、信号バ
イパス線７３の端部に設けられた凸型ピン２２および凹
型ピン２４を介して、隣接する半導体集積回路パッケー
ジに接続される。これにより、複数の半導体集積回路パ
ッケージがＸ方向に直列に接続される。また、半導体集
積回路パッケージ７０は、ピン７４に接続される外部バ
スを介して、隣接する半導体集積回路パッケージに接続
される。これにより、複数の半導体集積回路パッケージ
がＹ方向に直列に接続される。

【００６７】半導体集積回路パッケージ７０は、基板７
９（図６には示されていない）と、基板７９上に配置さ
れた複数の信号バイパス線７３と、複数の信号バイパス
線７３の上に配置されたダイ７２と、ダイ７２の上に配
置された半導体集積回路チップ７１とをモールド材７８
によって封止することによって得られる。

【００６８】半導体集積回路パッケージ７０の対向する
２面には、信号バイパス線７３に電気的に接続された凸
型ピン２２および凹型ピン２４が設けられる。半導体集
積回路パッケージ７０の他の対向する２面には、外部バ
スに接続するためのピン７４が設けられる。

【００６９】集積回路チップ７１の上には、複数のパッ
ド７７が設けられている。複数のパッド７７のそれぞれ
は、複数のピン７４のうち対応する１つにワイヤ７６を
介して電気的に接続される。パッド７７は、外部バスか
らの信号を半導体集積回路チップ７１に入力するための
入力端子および／または半導体集積回路チップ７１から
の信号を外部バスに出力するための出力端子として機能
する。

【００７０】図７は、凸型ピン２２および凹型ピン２４
を介して複数の半導体集積回路パッケージ７０をＸ方向
に接続し、かつ、ピン７４に接続される外部バス８１を
介して複数の半導体集積回路パッケージ７０をＹ方向に
接続した状態を示す。外部バス８１は、プリント基板上
に設けられた配線である。

【００７１】このように、複数の半導体集積回路パッケ
ージ７０を２次元的に接続することにより、半導体集積
回路パッケージ７０の内部に設けられた信号バイパス線
７３を介してＸ方向に信号をやりとりすることができ、
半導体集積回路パッケージ７０の外部に設けられた外部
バス８１を介してＹ方向に信号をやりとりすることがで
きる。

【００７２】図８は、半導体集積回路パッケージ９０の
構造を示す上面図である。図８では、半導体集積回路パ
ッケージ９０の内部の構造がよくわかるように、パッケ
ージングを行うためのモールド材９５が透明であると仮
定している。

【００７３】半導体集積回路パッケージ９０は、Ｘ方向
に延びる複数の信号バイパス線９３と、Ｙ方向に延びる
複数の信号バイパス線９４とを有している。Ｘ方向とＹ
方向とは、典型的には、互いに直交する。しかし、Ｘ方
向とＹ方向とは必ずしも直交する必要はない。Ｘ方向と
Ｙ方向とは互いに異なる方向であればよい。

【００７４】半導体集積回路パッケージ９０は、信号バ
イパス線９３の端部に設けられた凸型ピン２２および凹
型ピン２４を介して、隣接する半導体集積回路パッケー
ジに接続される。これにより、複数の半導体集積回路パ
ッケージがＸ方向に直列に接続される。また、半導体集
積回路パッケージ９０は、信号バイパス線９４の端部に
設けられた凸型ピン２２および凹型ピン２４を介して、
隣接する半導体集積回路パッケージに接続される。これ
により、複数の半導体集積回路パッケージがＹ方向に直
列に接続される。

【００７５】図８（ａ）および（ｂ）に示されるよう
に、半導体集積回路パッケージ９０は、基板９７と、基
板９７上に配置された複数の信号バイパス線９４と、複
数の信号バイパス線９４の上に配置されたスペーサ９６
と、スペーサ９６の上に配置された複数の信号バイパス
線９３と、複数の信号バイパス線９３の上に配置された
ダイ９２と、ダイ９２の上に配置された半導体集積回路
チップ９１とをモールド材９５によって封止することに
よって得られる。スペーサ９６は、信号バイパス線９３
と信号バイパス線９４とを電気的に絶縁する。

【００７６】信号バイパス線９３と信号バイパス線９４
とは、互いに立体交差するように半導体集積回路チップ
９１が形成される基板以外の基板（基板９７およびスペ
ーサ９６）上に形成される。

【００７７】半導体集積回路パッケージ９０の対向する
２面には、信号バイパス線９３に電気的に接続された凸
型ピン２２および凹型ピン２４が設けられる。半導体集
積回路パッケージ９０の他の対向する２面には、信号バ
イパス線９４に電気的に接続された凸型ピン２２および
凹型ピン２４が設けられる。

【００７８】集積回路チップ９１の上には、Ｘ方向に配
置された複数のパッド９８とＹ方向に設けられた複数の
パッド９１０とが設けられている。

【００７９】複数のパッド９８のそれぞれは、複数の信
号バイパス線９４のうち対応する１つにワイヤ９９を介
して電気的に接続される。パッド９８は、信号バイパス
線９４からの信号を半導体集積回路チップ９１に入力す
るための入力端子および／または半導体集積回路チップ
９１からの信号を信号バイパス線９４に出力するための
出力端子として機能する。

【００８０】複数のパッド９１０のそれぞれは、複数の
信号バイパス線９３のうち対応する１つにワイヤ９１１
を介して電気的に接続される。パッド９１０は、信号バ
イパス線９３からの信号を半導体集積回路チップ９１に
入力するための入力端子および／または半導体集積回路
チップ９１からの信号を信号バイパス線９３に出力する
ための出力端子として機能する。

【００８１】図９は、凸型ピン２２および凹型ピン２４
を介して複数の半導体集積回路パッケージ９０をＸ方向
およびＹ方向に接続した状態を示す。

【００８２】このように、複数の半導体集積回路パッケ
ージ９０を２次元的に接続することにより、外部バスを
用いることなく、半導体集積回路パッケージ９０の内部
に設けられた信号バイパス線９３および９４を介してＸ
方向およびＹ方向に信号をやりとりすることができる。

【００８３】（実施の形態３）本実施の形態では、３次
元的に接続可能な半導体集積回路パッケージの構造を説
明する。

【００８４】図１０（ａ）は、半導体集積回路パッケー
ジ１１０の上面図である。図１０（ｂ）は、半導体集積
回路パッケージ１１０の側面図である。図１０（ａ）お
よび（ｂ）に示されるように、半導体集積回路パッケー
ジ１１０の上面には、複数の凹型ピン２４が設けられて
おり、半導体集積回路パッケージ１１０の下面には、複
数の凸型ピン２２が設けられている。

【００８５】図１１は、凸型ピン２２および凹型ピン２
４を介して複数の半導体集積回路パッケージ１１０を接
続した状態を示す。このような接続により、複数の半導
体集積回路パッケージ１１０間で通信を行うために必要
とされる線路の長さを短くすることが可能になる。

【００８６】図１２（ａ）および（ｂ）は、半導体集積
回路パッケージ１３０の側面図である。図１２（ｃ）
は、半導体集積回路パッケージ１３０の斜視図である。
図１２（ａ）および（ｂ）に示されるように、半導体集
積回路パッケージ１１０の対向する側面には、複数の凸
型ピン２２と複数の凹型ピン２４とがそれぞれ設けられ
ている。また、半導体集積回路パッケージ１１０の下面
には、外部バスに接続するための複数のピン１３２が設
けられている。

【００８７】図１３は、凸型ピン２２および凹型ピン２
４を介して複数の半導体集積回路パッケージ１３０を接
続した状態を示す。ピン１３２は、外部バス１４１に接
続される。外部バス１４１は、プリント基板上に設けら
れた配線である。半導体集積回路パッケージ１３０は、
ピン１３２によって外部バス１４１に対して垂直方向に
支持される。このような接続により、外部バス１４１
と、凸型ピン２２および凹型ピン２４とを介して多数の
データを同時に転送することが可能となる。また、半導
体集積回路パッケージ１３０を縦置型とすることによ
り、複数の半導体集積回路パッケージ１３０間で通信を
行うために必要とされる線路の長さをさらに短くするこ
とが可能になる。

【００８８】図１４（ａ）は、複数の半導体集積回路パ
ッケージ１５２を制御するＬＳＩコントローラ１５０の
上面図である。

【００８９】ＬＳＩコントローラ１５０の上面には、複
数の凹型ピン２４が行列方向に配列されている。

【００９０】図１４（ｂ）は、半導体集積回路パッケー
ジ１５２とＬＳＩコントローラ１５０とを接続する様子
を示す。半導体集積回路パッケージ１５２は、複数の凸
型ピン２２を有している。半導体集積回路パッケージ１
５２の凸型ピン２２は、ＬＳＩコントローラ１５０の１
行（または１列）に配列された凹型ピン２４に嵌合す
る。これにより、外部バスを用いることなく、半導体集
積回路パッケージ１５２とＬＳＩコントローラ１５０と
を接続することが可能となる。このような接続により、
半導体集積回路パッケージ１５２とＬＳＩコントローラ
１５０との距離を小さくすることができる。その結果、
半導体集積回路パッケージ１５２とＬＳＩコントローラ
１５０との間で信号を転送するのに必要な時間を短縮す
ることができる。

【００９１】（実施の形態４）本実施の形態では、カプ
ラを用いて複数の半導体集積回路パッケージを接続する
形態を説明する。

【００９２】図１５は、カプラ１６２を用いて２つの半
導体集積回路パッケージ１６０を接続した状態を示す。

【００９３】半導体集積回路パッケージ１６０の対向す
る２面には、複数の凸型ピン２２が設けられている。半
導体集積回路パッケージ１６０は、図３（ａ）および
（ｂ）に示される半導体集積回路パッケージ２３におい
て信号バイパス線３２の一方の端部に設けられている凹
型ピン２４を凸型ピン２２に置換することによって得ら
れる。このように、半導体集積回路パッケージ１６０の
両側面から出されるピンの形状を同一にすることによ
り、リードフレームを用いたピンの製造工程を簡単にす
ることができる。

【００９４】カプラ１６２の対向する２面には、複数の
凹型ピン２４が設けられている。カプラ１６２の一面に
設けられた凹型ピン２４とカプラ１６２の他面に設けら
れた対応する凹型ピン２４とは、カプラ１６２内で電気
的に接続されている。これにより、カプラ１６２を介し
て複数の半導体集積回路パッケージ１６０が電気的に接
続される。

【００９５】図１６は、カプラ１７２とカプラ１７４と
を用いて、複数の半導体集積回路パッケージ１７０を接
続した状態を示す。

【００９６】半導体集積回路パッケージ１７０のすべて
の側面には、複数の凸型ピン２２が設けられている。半
導体集積回路パッケージ１７０は、図８（ａ）および
（ｂ）に示される半導体集積回路パッケージ９０におい
て信号バイパス線９３の一方の端部に設けられている凹
型ピン２４を凸型ピン２２に置換し、かつ、信号バイパ
ス線９４の一方の端部に設けられている凹型ピン２４を
凸型ピン２２に置換することによって得られる。このよ
うに、半導体集積回路パッケージ１７０の４側面から出
されるピンの形状を同一にすることにより、リードフレ
ームを用いたピンの製造工程を簡単にすることができ
る。

【００９７】カプラ１７２の対向する２面には、複数の
凹型ピン２４が設けられている。カプラ１７２の一面に
設けられた凹型ピン２４とカプラ１７２の他面に設けら
れた対応する凹型ピン２４とは、カプラ１６２内で電気
的に接続されている。これにより、カプラ１７２を介し
て複数の半導体集積回路パッケージ１７０が電気的に接
続される。

【００９８】カプラ１７４の構造は、一面に配置される
凹型ピン２４の数が異なっている点を除いて、カプラ１
７２の構造と同一である。

【００９９】なお、図１５および図１６では、半導体集
積回路パッケージに凸型ピンが設けられ、カプラに凹型
ピンが設けられた例を説明した。半導体集積回路パッケ
ージに凹型ピンが設けられ、カプラに凸型ピンが設けら
れてもよい。

【０１００】図１７は、複数の凸型ピン２２を有するカ
プラ１８２を介して、複数の凹型ピン２４を有する複数
の半導体集積回路パッケージ１８０を接続した状態を示
す。

【０１０１】なお、カプラを用いることなく、凸型ピン
２２を２側面に有している半導体集積回路パッケージ１
６０と凹型ピン２４を２側面に有している半導体集積回
路パッケージ１８０とを直接に接続することも可能であ
る。このような接続例を図１８に示す。

【０１０２】同様にして、カプラを用いることなく、凸
型ピン２２を４側面に有している半導体集積回路パッケ
ージ１７０と凹型ピン２４を４側面に有している半導体
集積回路パッケージ２００とを直接に接続することも可
能である。このような接続例を図１９に示す。

【０１０３】

【発明の効果】本発明によれば、プリント基板上に設け
られた外部バスを介することなく、複数の半導体集積回
路パッケージを接続することが可能になる。これによ
り、外部バスの配置に制約されることなく、複数の半導
体集積回路パッケージを含むシステムを自由に構築する
ことが可能となる。また、外部バスを不要とすることに
より、半導体集積回路パッケージ間で通信を行うために
必要とされる線路の長さを短くすることができる。その
結果、半導体集積回路パッケージ間でデータを高速に転
送することが可能になる。

【図面の簡単な説明】

【図１】（ａ）は複数の半導体集積回路パッケージを含
むシステム１の上面図、（ｂ）は半導体集積回路パッケ
ージ２３の外観を示す図である。

【図２】（ａ）〜（ｃ）は、凸型ピン２２および凹型ピ
ン２４の形状の例を示す図である。

【図３】（ａ）は半導体集積回路パッケージ２３の構造
を示す上面図、（ｂ）は（ａ）のＡ−Ａ’断面で切断し
た場合の半導体集積回路パッケージ２３の側面図であ
る。

【図４】（ａ）は半導体集積回路パッケージ２３の他の
構造を示す上面図、（ｂ）は（ａ）のＡ−Ａ’断面で切
断した場合の半導体集積回路パッケージ２３の側面図で
ある。

【図５】（ａ）は半導体集積回路パッケージ２３の他の
構造を示す上面図、（ｂ）は（ａ）のＡ−Ａ’断面で切
断した場合の半導体集積回路パッケージ２３の側面図で
ある。

【図６】半導体集積回路パッケージ７０の構造を示す上
面図である。

【図７】複数の半導体集積回路パッケージ７０を接続し
た状態を示す図である。

【図８】（ａ）は半導体集積回路パッケージ９０の構造
を示す上面図、（ｂ）は（ａ）のＡ−Ａ’断面で切断し
た場合の半導体集積回路パッケージ９０の側面図であ
る。

【図９】複数の半導体集積回路パッケージ９０を接続し
た状態を示す図である。

【図１０】（ａ）は半導体集積回路パッケージ１１０の
上面図、（ｂ）は半導体集積回路パッケージ１１０の側
面図である。

【図１１】複数の半導体集積回路パッケージ１１０を接
続した状態を示す図である。

【図１２】（ａ）および（ｂ）は半導体集積回路パッケ
ージ１３０の側面図、（ｃ）は半導体集積回路パッケー
ジ１３０の斜視図である。

【図１３】複数の半導体集積回路パッケージ１３０を接
続した状態を示す図である。

【図１４】（ａ）は複数の半導体集積回路パッケージ１
５２を制御するＬＳＩコントローラ１５０の上面図、
（ｂ）は半導体集積回路パッケージ１５２とＬＳＩコン
トローラ１５０とを接続する様子を示す図である。

【図１５】カプラ１６２を用いて複数の半導体集積回路
パッケージ１６０を接続した状態を示す図である。

【図１６】カプラ１７２とカプラ１７４とを用いて複数
の半導体集積回路パッケージ１７０を接続した状態を示
す図である。

【図１７】カプラ１８２を用いて複数の半導体集積回路
パッケージ１８０を接続した状態を示す図である。

【図１８】半導体集積回路パッケージ１６０と半導体集
積回路パッケージ１８０とを接続した状態を示す図であ
る。

【図１９】半導体集積回路パッケージ１７０と半導体集
積回路パッケージ２００とを接続した状態を示す図であ
る。

【符号の説明】

２１ コントローラ ２２ 凸型ピン ２４ 凹型ピン ２３、２５、２６ 半導体集積回路パッケージ ２７ 終端部材

Claims (23)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路を封止する半導体集積回
   路パッケージであって、 前記半導体集積回路パッケージに電気的に接続可能な第
   １部材に設けられた第２結合部と結合するように形成さ
   れた第１結合部を備えている、半導体集積回路パッケー
   ジ。
2. 【請求項２】 前記第１部材は、前記半導体集積回路パ
   ッケージとは異なる半導体集積回路パッケージである、
   請求項１に記載の半導体集積回路パッケージ。
3. 【請求項３】 前記第１部材は、前記半導体集積回路パ
   ッケージを他の半導体集積回路パッケージに結合するカ
   プラである、請求項１に記載の半導体集積回路パッケー
   ジ。
4. 【請求項４】 前記半導体集積回路パッケージは、前記
   半導体集積回路パッケージに電気的に接続可能な第２部
   材に設けられている第４結合部と結合するように形成さ
   れた第３結合部をさらに備えている、請求項１に記載の
   半導体集積回路パッケージ。
5. 【請求項５】 前記半導体集積回路パッケージは、互い
   に対向する第１面と第２面とを有しており、前記第１結
   合部は前記第１面に設けられており、前記第３結合部は
   前記第２面に設けられている、請求項４に記載の半導体
   集積回路パッケージ。
6. 【請求項６】 前記半導体集積回路パッケージは、前記
   第１結合部と前記第３結合部とを電気的に接続する第１
   バイパス信号線をさらに備えている、請求項４に記載の
   半導体集積回路パッケージ。
7. 【請求項７】 前記第１バイパス信号線は、前記半導体
   集積回路が形成される基板以外の基板上に形成される、
   請求項６に記載の半導体集積回路パッケージ。
8. 【請求項８】 前記半導体集積回路は信号を通信するた
   めの端子を有しており、前記第１バイパス信号線は前記
   端子に接続されている、請求項６に記載の半導体集積回
   路パッケージ。
9. 【請求項９】 前記半導体集積回路パッケージは、前記
   半導体集積回路パッケージに電気的に接続可能な第３部
   材に設けられている第６結合部と結合するように形成さ
   れた第５結合部と、前記半導体集積回路パッケージに電
   気的に接続可能な第４部材に設けられている第８結合部
   と結合するように形成された第７結合部とをさらに備え
   ている、請求項４に記載の半導体集積回路パッケージ。
10. 【請求項１０】 前記半導体集積回路パッケージは、互
    いに対向する第１面および第２面と、互いに対向する第
    ３面および第４面とを有しており、前記第１結合部は前
    記第１面に設けられており、前記第３結合部は前記第２
    面に設けられており、前記第５結合部は前記第３面に設
    けられており、前記第７結合部は前記第４面に設けられ
    ている、請求項９に記載の半導体集積回路パッケージ。
11. 【請求項１１】 前記半導体集積回路パッケージは、前
    記第１結合部と前記第３結合部とを電気的に接続する第
    １バイパス信号線と、前記第５結合部と前記第７結合部
    とを電気的に接続する第２バイパス信号線とをさらに備
    えている、請求項９に記載の半導体集積回路パッケー
    ジ。
12. 【請求項１２】 前記第１バイパス信号線と前記第２バ
    イパス信号線とは、互いに立体交差するように前記半導
    体集積回路が形成される基板以外の基板上に形成され
    る、請求項１１に記載の半導体集積回路パッケージ。
13. 【請求項１３】 前記半導体集積回路は信号を通信する
    ための第１端子と第２端子とを有しており、前記第１バ
    イパス信号線は前記第１端子に接続されており、前記第
    ２バイパス信号線は前記第２端子に接続されている、請
    求項１１に記載の半導体集積回路パッケージ。
14. 【請求項１４】 前記半導体集積回路パッケージは、前
    記半導体集積回路パッケージの外部に設けられた外部バ
    スに接続される第９結合部をさらに備えている、請求項
    １に記載の半導体集積回路パッケージ。
15. 【請求項１５】 前記半導体集積回路パッケージは、前
    記第１部材に設けられた複数の第２結合部と結合するよ
    うに形成された複数の第１結合部を備えており、 前記複数の第１結合部は、ある面に沿って複数段に配置
    されている、請求項１に記載の半導体集積回路パッケー
    ジ。
16. 【請求項１６】 前記複数段のうち特定の段に配置され
    る第１結合部の少なくとも一部と、前記複数段のうち前
    記特定の段に隣接する段に配置される第１結合部の少な
    くとも一部とが、前記面に垂直な方向から見ると重なっ
    ている、請求項１５に記載の半導体集積回路パッケー
    ジ。
17. 【請求項１７】 半導体集積回路を封止する複数の半導
    体集積回路パッケージを備えたシステムであって、 前記複数の半導体集積回路パッケージのそれぞれは、第
    １結合部と第２結合部とを有しており、 前記第１結合部は、前記第２結合部に結合するように形
    成されており、 前記複数の半導体集積回路パッケージのうち少なくとも
    １つの前記第１結合部は、隣接する半導体集積回路パッ
    ケージの前記第２結合部に結合されている、システム。
18. 【請求項１８】 前記システムは、 前記第１結合部および前記第２結合部のうち少なくとも
    １つを有する終端部材をさらに備えている、請求項１７
    に記載のシステム。
19. 【請求項１９】 前記複数の半導体集積回路パッケージ
    のそれぞれに封止される前記半導体集積回路はメモリを
    含んでおり、 前記システムは、前記メモリを制御するメモリコントロ
    ーラをさらに備えている、請求項１７に記載のシステ
    ム。
20. 【請求項２０】 前記複数の半導体集積回路パッケージ
    のそれぞれは、１次元に配列されている、請求項１７に
    記載のシステム。
21. 【請求項２１】 前記複数の半導体集積回路パッケージ
    のそれぞれは、２次元に配列されている、請求項１７に
    記載のシステム。
22. 【請求項２２】 前記複数の半導体集積回路パッケージ
    のそれぞれは、３次元に配列されている、請求項１７に
    記載のシステム。
23. 【請求項２３】 半導体集積回路を封止する複数の半導
    体集積回路パッケージと、前記複数の半導体集積回路パ
    ッケージのうち少なくとも２つを相互に結合するカプラ
    とを備えたシステムであって、 前記複数の半導体集積回路パッケージのそれぞれは、第
    １結合部を有しており、 前記カプラは、第２結合部を有しており、 前記第１結合部は、前記第２結合部のそれぞれに結合す
    るように形成されており、 前記複数の半導体集積回路パッケージのうち少なくとも
    １つの前記第１結合部は、前記カプラの前記第２結合部
    に結合されている、システム。