JPH113968A - 多層構造化ｌｓｉ - Google Patents
多層構造化ｌｓｉInfo
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- JPH113968A JPH113968A JP9152736A JP15273697A JPH113968A JP H113968 A JPH113968 A JP H113968A JP 9152736 A JP9152736 A JP 9152736A JP 15273697 A JP15273697 A JP 15273697A JP H113968 A JPH113968 A JP H113968A
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- JP
- Japan
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- chip
- chips
- lsi
- pads
- pad
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 より実装効率の良いＬＳＩを実現する。
【解決手段】 チップ６及び７をＬＳＩパッケージ１の
中に封入する際に、そのパッド同士が電気的に接続され
るように積層する。 【効果】 チップを複数段重ね合わせることによって、
物理的なチップ面積を増やし、搭載ゲート数を増やすこ
とができる。チップ間だけでやり取りする信号を極力減
らし、半導体の配線領域だけで済ませることによって、
外部に引き出す信号を最小限にとどめる。かかる構成を
採用して基板上のＬＳＩの点数を減らすことにより、配
線領域を減らすこともできる。
中に封入する際に、そのパッド同士が電気的に接続され
るように積層する。 【効果】 チップを複数段重ね合わせることによって、
物理的なチップ面積を増やし、搭載ゲート数を増やすこ
とができる。チップ間だけでやり取りする信号を極力減
らし、半導体の配線領域だけで済ませることによって、
外部に引き出す信号を最小限にとどめる。かかる構成を
採用して基板上のＬＳＩの点数を減らすことにより、配
線領域を減らすこともできる。
Description
【０００１】
【発明の属する技術分野】本発明は多層構造化ＬＳＩ
（Ｌａｒｇｅ Ｓｃａｌｅ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔ）に関し、特にＬＳＩチップのパッケージン
グに関する。
（Ｌａｒｇｅ Ｓｃａｌｅ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔ）に関し、特にＬＳＩチップのパッケージン
グに関する。
【０００２】
【従来の技術】従来のＬＳＩチップは、ＬＳＩパッケー
ジ内に２次元的に配置されている。すなわち、図３に示
されているように、従来のＬＳＩチップは、金属製のア
イランド５の上にＬＳＩチップ２０が搭載され、このチ
ップ２０に設けられている外部パッドと外部端子（リー
ド）２とが電気的に接続されている。図中の３は、その
外部パッドと外部端子２とを接続するボンディングワイ
ヤであり、４はボンディングワイヤ３と外部パッドとの
接続点である。そして、これらアイランド５，ＬＳＩチ
ップ２０，外部端子２，ボンディングワイヤ３がプラス
チックモールド１内に封入されている。
ジ内に２次元的に配置されている。すなわち、図３に示
されているように、従来のＬＳＩチップは、金属製のア
イランド５の上にＬＳＩチップ２０が搭載され、このチ
ップ２０に設けられている外部パッドと外部端子（リー
ド）２とが電気的に接続されている。図中の３は、その
外部パッドと外部端子２とを接続するボンディングワイ
ヤであり、４はボンディングワイヤ３と外部パッドとの
接続点である。そして、これらアイランド５，ＬＳＩチ
ップ２０，外部端子２，ボンディングワイヤ３がプラス
チックモールド１内に封入されている。
【０００３】ＬＳＩチップ２０は、図４に示されている
ように、チップ周辺部に設けられた外部パッド２１と、
チップ中心部に設けられた内部セル領域２３と、これら
外部パッド２１と内部セル領域２３との間に設けられた
Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル領域２２とを
含んで構成されている。このチップ２０が上述した図３
に示されているように搭載されることで、所定の機能を
実現することができるのである。
ように、チップ周辺部に設けられた外部パッド２１と、
チップ中心部に設けられた内部セル領域２３と、これら
外部パッド２１と内部セル領域２３との間に設けられた
Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル領域２２とを
含んで構成されている。このチップ２０が上述した図３
に示されているように搭載されることで、所定の機能を
実現することができるのである。
【０００４】ところで、ＬＳＩの中には、複数の半導体
チップが１つのＬＳＩパッケージに搭載されているもの
もある。しかし、その中身は複数のチップが基板上に搭
載され、各チップ間の信号は基板上の配線パターンによ
って伝達される。したがって、配線領域が大変場所をと
るので、実装効率の良いパッケージの使い方をしている
とはいえない。
チップが１つのＬＳＩパッケージに搭載されているもの
もある。しかし、その中身は複数のチップが基板上に搭
載され、各チップ間の信号は基板上の配線パターンによ
って伝達される。したがって、配線領域が大変場所をと
るので、実装効率の良いパッケージの使い方をしている
とはいえない。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のＬＳＩチップでは実装効率が悪い。したがって、この
従来の２次元的な配置では搭載できるゲート数に限界が
あった。このため、より実装効率の良いＬＳＩパッケー
ジの実現が望まれていた。
のＬＳＩチップでは実装効率が悪い。したがって、この
従来の２次元的な配置では搭載できるゲート数に限界が
あった。このため、より実装効率の良いＬＳＩパッケー
ジの実現が望まれていた。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はより実装効率
の良いＬＳＩを提供することである。
るためになされたものであり、その目的はより実装効率
の良いＬＳＩを提供することである。
【０００７】
【課題を解決するための手段】本発明による多層構造化
ＬＳＩは、互いの電極パッド同士が電気的に接続される
ように積層された第１及び第２の半導体チップが単一の
集積パッケージに封入されてなることを特徴とする。
ＬＳＩは、互いの電極パッド同士が電気的に接続される
ように積層された第１及び第２の半導体チップが単一の
集積パッケージに封入されてなることを特徴とする。
【０００８】要するに本ＬＳＩでは、チップを複数段重
ね合わせることによって、物理的なチップ面積を増や
し、搭載ゲート数又は換算ゲート数を増やすのである。
つまり、１つしか機能を有しないチップをＬＳＩパッケ
ージの中に封入する際に数段重ね合わせる。さらにチッ
プ間だけでやり取りする信号を極力減らし、半導体の配
線領域だけで済ませることによって、外部に引き出す信
号を最小限にとどめる。このような構成を採用して基板
上のＬＳＩの点数を減らすと、配線領域も減らすことが
できる。このように本発明は、３次元的な配置によっ
て、より多くのチップ面積をパッケージ内に収めようと
するものである。
ね合わせることによって、物理的なチップ面積を増や
し、搭載ゲート数又は換算ゲート数を増やすのである。
つまり、１つしか機能を有しないチップをＬＳＩパッケ
ージの中に封入する際に数段重ね合わせる。さらにチッ
プ間だけでやり取りする信号を極力減らし、半導体の配
線領域だけで済ませることによって、外部に引き出す信
号を最小限にとどめる。このような構成を採用して基板
上のＬＳＩの点数を減らすと、配線領域も減らすことが
できる。このように本発明は、３次元的な配置によっ
て、より多くのチップ面積をパッケージ内に収めようと
するものである。
【０００９】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１０】図１は本発明による多層構造化ＬＳＩの実
施の一形態を示す断面図である。同図において、図３と
同等部分は同一符号により示されており、その部分の詳
細な説明は省略する。本ＬＳＩは、アイランド５の上
に、ＬＳＩチップ６が搭載され、さらにこのチップ６に
対向するようにチップ７が搭載されている。また、チッ
プ７に設けられている外部パッドと外部端子２とが電気
的に接続されている。そして、図３の場合と同様に、こ
れらがプラスチックモールド１内に封入されている。す
なわち、互いの電極パッド同士が電気的に接続されるよ
うに積層されたチップ６及び７単一の集積パッケージに
封入されているのである。
施の一形態を示す断面図である。同図において、図３と
同等部分は同一符号により示されており、その部分の詳
細な説明は省略する。本ＬＳＩは、アイランド５の上
に、ＬＳＩチップ６が搭載され、さらにこのチップ６に
対向するようにチップ７が搭載されている。また、チッ
プ７に設けられている外部パッドと外部端子２とが電気
的に接続されている。そして、図３の場合と同様に、こ
れらがプラスチックモールド１内に封入されている。す
なわち、互いの電極パッド同士が電気的に接続されるよ
うに積層されたチップ６及び７単一の集積パッケージに
封入されているのである。
【００１１】このように本ＬＳＩでは、チップ６の上に
別のチップ７が搭載され、チップ６及びチップ７の内部
パッド同士を電気的に接続して２段構造にしている。そ
して本例では、従来のチップ２０（図３参照）とほぼ同
一な大きさのチップ６の上にひとまわり小さなチップ７
が搭載されている。
別のチップ７が搭載され、チップ６及びチップ７の内部
パッド同士を電気的に接続して２段構造にしている。そ
して本例では、従来のチップ２０（図３参照）とほぼ同
一な大きさのチップ６の上にひとまわり小さなチップ７
が搭載されている。
【００１２】チップ６は、図２に示されているように、
チップ周辺部に設けられた外部パッド１０と、チップ中
心部に設けられた内部セル領域１２及び１４と、外部パ
ッド１０と内部セル領域１２との間に設けられたＩ／Ｏ
セル領域１１とを含んで構成されている。さらに、内部
セル領域１２と内部セル領域１４との間には、内部パッ
ド１３が設けられている。
チップ周辺部に設けられた外部パッド１０と、チップ中
心部に設けられた内部セル領域１２及び１４と、外部パ
ッド１０と内部セル領域１２との間に設けられたＩ／Ｏ
セル領域１１とを含んで構成されている。さらに、内部
セル領域１２と内部セル領域１４との間には、内部パッ
ド１３が設けられている。
【００１３】一方チップ７には、チップ周辺部に設けら
れた内部パッド８と、チップ中心部に設けられた内部セ
ル領域９とを含んで構成されている。チップ７の内部パ
ッド８の設けられている位置は、チップ６の内部パッド
１３の設けられている位置に対応している。
れた内部パッド８と、チップ中心部に設けられた内部セ
ル領域９とを含んで構成されている。チップ７の内部パ
ッド８の設けられている位置は、チップ６の内部パッド
１３の設けられている位置に対応している。
【００１４】これらチップ６とチップ７との接続は以下
のように行われる。すなわち、同図中の矢印Ｙに示され
ているように、チップ７を裏返す。そして、チップ７の
内部パッド８の対応する部分とチップ６の内部パッド１
３の対応する部分とが重なるように、チップ６の上にチ
ップ７を被せる。このチップの積層状態で、両チップを
固定する。この後は、従来の製造工程と同様に、ボンデ
ィング工程やプラスチックモールド工程等を経ることに
よって、図１の様なＬＳＩができあがるのである。
のように行われる。すなわち、同図中の矢印Ｙに示され
ているように、チップ７を裏返す。そして、チップ７の
内部パッド８の対応する部分とチップ６の内部パッド１
３の対応する部分とが重なるように、チップ６の上にチ
ップ７を被せる。このチップの積層状態で、両チップを
固定する。この後は、従来の製造工程と同様に、ボンデ
ィング工程やプラスチックモールド工程等を経ることに
よって、図１の様なＬＳＩができあがるのである。
【００１５】このように、ＬＳＩチップを立体的に接続
することによって、同じ面積を占有するＬＳＩパッケー
ジよりも多くのゲートを確保することができるのであ
る。内部パッド８と内部パッド１３とは一対一に対応
し、対応するもの同士が接続される。したがって、パッ
ドの配列や形状、大きさ等は同一でなければならない。
その仕様を標準化しておけば、チップ本体の材質やプロ
セスは必ずしも同じでなくても構わない。したがって、
標準化することにより、製造メーカの異なる複数のチッ
プ同士を接続したり、もともと同じ外部インタフェース
を持つＬＳＩ同士をチップ上で複数接続することもでき
る。
することによって、同じ面積を占有するＬＳＩパッケー
ジよりも多くのゲートを確保することができるのであ
る。内部パッド８と内部パッド１３とは一対一に対応
し、対応するもの同士が接続される。したがって、パッ
ドの配列や形状、大きさ等は同一でなければならない。
その仕様を標準化しておけば、チップ本体の材質やプロ
セスは必ずしも同じでなくても構わない。したがって、
標準化することにより、製造メーカの異なる複数のチッ
プ同士を接続したり、もともと同じ外部インタフェース
を持つＬＳＩ同士をチップ上で複数接続することもでき
る。
【００１６】なお、内部パッド同士の電気的接続には、
既存の技術であるビーム・リード（ｂｅａｍ ｌｅａ
ｄ）方式を使用する。この接続方法は一方のチップのボ
ンディング・パッドを逆さまにしてＡｕ（金）を用いて
加熱して他方のチップのパッドと接続する方法である。
既存の技術であるビーム・リード（ｂｅａｍ ｌｅａ
ｄ）方式を使用する。この接続方法は一方のチップのボ
ンディング・パッドを逆さまにしてＡｕ（金）を用いて
加熱して他方のチップのパッドと接続する方法である。
【００１７】また、内部パッド同士の間隔を十分にと
り、導電性接着剤を用いて内部パッド同士を接続しても
良い。
り、導電性接着剤を用いて内部パッド同士を接続しても
良い。
【００１８】
【実施例】再び図２を参照して説明する。いま、チップ
６が汎用のコンピュータのコアロジックであると仮定す
る。汎用コンピュータの回路において、一般にコアロジ
ックは、マイクロプロセッサに対して、ローカルバスと
呼ばれる一連の信号群によって接続される。このローカ
ルバスは、コアロジックとマイクロプロセッサとの間だ
けで接続されている場合が多く、しかも信号遅延等が生
じるために基板上の配線に制約条件がつくためにかなり
のスペースが要求される。
６が汎用のコンピュータのコアロジックであると仮定す
る。汎用コンピュータの回路において、一般にコアロジ
ックは、マイクロプロセッサに対して、ローカルバスと
呼ばれる一連の信号群によって接続される。このローカ
ルバスは、コアロジックとマイクロプロセッサとの間だ
けで接続されている場合が多く、しかも信号遅延等が生
じるために基板上の配線に制約条件がつくためにかなり
のスペースが要求される。
【００１９】そこで、マイクロプロセッサをチップ７の
ような形で製造し、ローカルバスであった部分を内部パ
ッド８として標準化しておく。同様に、チップ６の内部
パッド１３もローカルバスの仕様で設計し、パッドの大
きさや位置を予め合わせておく。こうしておけば、図１
に示されているように、チップ６とチップ７とを重ね合
わせて直接接続できるようになる。
ような形で製造し、ローカルバスであった部分を内部パ
ッド８として標準化しておく。同様に、チップ６の内部
パッド１３もローカルバスの仕様で設計し、パッドの大
きさや位置を予め合わせておく。こうしておけば、図１
に示されているように、チップ６とチップ７とを重ね合
わせて直接接続できるようになる。
【００２０】他にも同様に、配線領域を大量に必要とす
るものにＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎ
ｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスやＩＳＡ（Ｉ
ｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ）バス等がある。特に拡張性を追及せずにこれ
らの汎用バスも外部に出す必要がなければ、コアロジッ
クの内部にＰＣＩバスやＩＳＡバス等の内部パッドを設
け必要に応じて画像用チップや汎用のＩ／Ｏチップを次
々に重ねて接続していけば、全てのＬＳＩチップが１つ
のパッケージの中に収まることになる。
るものにＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎ
ｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスやＩＳＡ（Ｉ
ｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ）バス等がある。特に拡張性を追及せずにこれ
らの汎用バスも外部に出す必要がなければ、コアロジッ
クの内部にＰＣＩバスやＩＳＡバス等の内部パッドを設
け必要に応じて画像用チップや汎用のＩ／Ｏチップを次
々に重ねて接続していけば、全てのＬＳＩチップが１つ
のパッケージの中に収まることになる。
【００２１】そのためには、チップに形成される内部パ
ッドは片面だけでなく、両面に形成する必要がある。よ
って、チップ及びパッケージの厚みを無視すれば、理論
的には、何段でもチップを重ね合わせることができるの
である。
ッドは片面だけでなく、両面に形成する必要がある。よ
って、チップ及びパッケージの厚みを無視すれば、理論
的には、何段でもチップを重ね合わせることができるの
である。
【００２２】なお本実施例では、チップ７には外部パッ
ドが形成されていない。両チップの大きさを同一にしチ
ップ７にも外部パッドを設ければ、両チップの外部パッ
ド同士が接続されることになる。つまり、チップの大小
にかかわらず、２つのチップの対応するパッド同士が電
気的に接続されるように両チップが積層されるのであ
る。
ドが形成されていない。両チップの大きさを同一にしチ
ップ７にも外部パッドを設ければ、両チップの外部パッ
ド同士が接続されることになる。つまり、チップの大小
にかかわらず、２つのチップの対応するパッド同士が電
気的に接続されるように両チップが積層されるのであ
る。
【００２３】以上のように、ＬＳＩを多層構造にするこ
とにより、複数のチップを同じＬＳＩパッケージ内に収
めることができ、小スぺースで高機能を実現できる他、
汎用インタフェースを内部パッドとして標準化しておく
ことにより、異なるメーカのさまざまな種類のチップに
ついて、その仕様を理解せずに、汎用品として取込むこ
とができるのである。このことにより、汎用品として存
在するチップは新たに開発する必要がなくなり、開発期
間の短縮が図れるのである。しかも、チップ個々の製造
プロセスは必ずしも同一である必要がなくなる。
とにより、複数のチップを同じＬＳＩパッケージ内に収
めることができ、小スぺースで高機能を実現できる他、
汎用インタフェースを内部パッドとして標準化しておく
ことにより、異なるメーカのさまざまな種類のチップに
ついて、その仕様を理解せずに、汎用品として取込むこ
とができるのである。このことにより、汎用品として存
在するチップは新たに開発する必要がなくなり、開発期
間の短縮が図れるのである。しかも、チップ個々の製造
プロセスは必ずしも同一である必要がなくなる。
【００２４】また、ＰＣＩバスやＩＳＡバスのような汎
用バスを内部で完結させるようにすれば、基板上にそれ
らの信号を引き出さずに済むので、基板上の配線数が減
少し、基板がコンパクトになる。さらに、汎用バスが内
部で完結しているということは、チップ間に配線容量等
の余計な負荷容量がかからないため、チップ間の負荷容
量は単純にロジックのみの負荷容量に極めて近くなるの
で信号波形が安定し、チップ間における波形の乱れから
起こる誤動作が激減する。同時に、チップ間の信号波形
を整形するために使用されていたダンピング抵抗等の波
形成形用の部品も実装する必要がなくなるのである。
用バスを内部で完結させるようにすれば、基板上にそれ
らの信号を引き出さずに済むので、基板上の配線数が減
少し、基板がコンパクトになる。さらに、汎用バスが内
部で完結しているということは、チップ間に配線容量等
の余計な負荷容量がかからないため、チップ間の負荷容
量は単純にロジックのみの負荷容量に極めて近くなるの
で信号波形が安定し、チップ間における波形の乱れから
起こる誤動作が激減する。同時に、チップ間の信号波形
を整形するために使用されていたダンピング抵抗等の波
形成形用の部品も実装する必要がなくなるのである。
【００２５】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２６】（１）前記第１の電極パッドと前記第２の
電極パッドとの電気的接続は、ビームリード方式によっ
て行われることを特徴とする請求項１〜４のいずれかに
記載の多層構造化ＬＳＩ。
電極パッドとの電気的接続は、ビームリード方式によっ
て行われることを特徴とする請求項１〜４のいずれかに
記載の多層構造化ＬＳＩ。
【００２７】（２）前記第１の電極パッドと前記第２の
電極パッドとの電気的接続は、導電性接着剤を用いて行
われることを特徴とする請求項１〜４のいずれかに記載
の多層構造化ＬＳＩ。
電極パッドとの電気的接続は、導電性接着剤を用いて行
われることを特徴とする請求項１〜４のいずれかに記載
の多層構造化ＬＳＩ。
【００２８】
【発明の効果】以上説明したように本発明は、両チップ
に設けられたパッド同士が電気的に接続されるようにチ
ップを積層することにより、ＬＳＩの実装効率を高める
ことができるという効果がある。
に設けられたパッド同士が電気的に接続されるようにチ
ップを積層することにより、ＬＳＩの実装効率を高める
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態による多層構造化ＬＳＩ
の構成を示す断面図である。
の構成を示す断面図である。
【図２】図１中の各ＬＳＩチップの構造を示す図であ
る。
る。
【図３】従来のＬＳＩの構成を示す断面図である。
【図４】図３中のＬＳＩチップの構造を示す図である。
１ プラスチックモールド ２ 外部端子 ３ ボンディングワイヤ ４ 接続点 ５ アイランド ６，７ ＬＳＩチップ ８，１３ 内部パッド １０ 外部パッド ９，１４ 内部セル領域 １３ Ｉ／Ｏセル領域
Claims (4)
- 【請求項１】 互いの電極パッド同士が電気的に接続さ
れるように積層された第１及び第２の半導体チップが単
一の集積パッケージに封入されてなることを特徴とする
多層構造化ＬＳＩ。 - 【請求項２】 前記第１の半導体チップの一主面の所定
位置に設けられた第１の電極パッドに対応する前記第２
の半導体チップの一主面の位置に第２の電極パッドが設
けられ、前記第１及び第２の半導体チップの一主面同士
が対向するように積層されることによって前記第１の電
極パッドと前記第２の電極パッドとが電気的に接続され
ることを特徴とする請求項１記載の多層構造化ＬＳＩ。 - 【請求項３】 前記第１の半導体チップの一主面と前記
第２の半導体チップの一主面とはその大きさが互いに異
なることを特徴とする請求項２記載の多層構造化ＬＳ
Ｉ。 - 【請求項４】 外部信号を前記第１及び第２の半導体チ
ップに対して入出力せしめるための外部端子を更に含む
ことを特徴とする請求項１〜３のいずれかに記載の多層
構造化ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152736A JPH113968A (ja) | 1997-06-11 | 1997-06-11 | 多層構造化ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152736A JPH113968A (ja) | 1997-06-11 | 1997-06-11 | 多層構造化ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113968A true JPH113968A (ja) | 1999-01-06 |
Family
ID=15547044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152736A Pending JPH113968A (ja) | 1997-06-11 | 1997-06-11 | 多層構造化ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126226B2 (en) | 1999-02-03 | 2006-10-24 | Rohm Co., Ltd. | Semiconductor device and semiconductor chip for use therein |
-
1997
- 1997-06-11 JP JP9152736A patent/JPH113968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126226B2 (en) | 1999-02-03 | 2006-10-24 | Rohm Co., Ltd. | Semiconductor device and semiconductor chip for use therein |
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