JPH1168064A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭのメモリセルにおいて、ビット線お
よびストレージノードをソースドレイン領域に接続する
コンタクトホールを、リソグラフィにおけるアライメン
トを容易にして信頼性良く形成する。 【解決手段】 層間絶縁膜１９、２３下層にポリシリコ
ン膜１８を形成し、ビット線２２あるいはストレージノ
ード２６のためのコンタクトホール２０、２４の形成に
おいて、ポリシリコン膜１８をストッパーとして層間絶
縁膜１９、２３を開口した後ポリシリコン膜１８を除去
し、コンタクトホール２０、２４内壁にサイドウォール
酸化膜２１、２５を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、電極層と半導体基板を接続するためのコンタ
クト構造に関するものである。

【０００２】

【従来の技術】図２７は従来のＤＲＡＭのメモリセルの
構造を示す断面図である。図において、１はシリコン単
結晶等から成る半導体基板（以下、基板１と称す）、２
は素子間を分離するフィールド絶縁膜、４は基板１上に
ゲート酸化膜３を介して形成され、ワード線となるゲー
ト電極、ここでゲート酸化膜３は薄膜であり、便宜上図
示を省略する。また、５はゲート電極４表面に形成され
た絶縁膜としての酸化膜、６はゲート電極４の両側に形
成された不純物拡散層としてのソースドレイン領域、７
はゲート電極４側面に形成されたサイドウォール絶縁膜
としてのサイドウォール酸化膜である。また８は層間絶
縁膜、９は層間絶縁膜に設けられたビット線コンタクト
ホール、１０はビット線コンタクトホール９を介してソ
ースドレイン領域６の一方に接続形成されたビット線、
１１は第２の層間絶縁膜、１２は第２の層間絶縁膜１１
および層間絶縁膜８に設けられたストレージノードコン
タクトホール、１３はストレージノードコンタクトホー
ル１２を介してソースドレイン領域６の他方に接続形成
されたキャパシタの下部電極となるストレージノード、
１４はキャパシタの誘電膜、１５はキャパシタの上部電
極である。

【０００３】上記の様に構成される従来のＤＲＡＭメモ
リセルの製造方法を、図２８に基づいて以下に説明す
る。まず、基板１にフィールド絶縁膜２を形成した後、
ゲート酸化膜３を介してゲート電極４となるポリシリコ
ン膜を形成し、その上に酸化膜５を形成した後パターニ
ングする。その後、ゲート電極４側面にサドウォール酸
化膜７を形成し、イオン注入法によりソースドレイン領
域６を形成する（図２８（ａ））。次に、全面に層間絶
縁膜８を形成した後、選択的にエッチングしてビット線
コンタクトホール９を開口し（図２８（ｂ））、このビ
ット線コンタクトホール９を介してソースドレイン領域
６の一方と接続するビット線１０を形成する（図２８
（ｃ））。

【０００４】次に、全面に第２の層間絶縁膜１１を形成
した後（図２８（ｄ））、第２の層間絶縁膜１１および
その下層の層間絶縁膜８を選択的にエッチングしてスト
レージノードコンタクトホール１２を開口し（図２８
（ｅ））、このストレージノードコンタクトホール１２
を介してソースドレイン領域６の他方と接続するストレ
ージノード１３を形成する。この後、誘電膜１４および
その上に上部電極１５を形成して、ストレージノード１
３、誘電膜１４および上部電極１５から成るキャパシタ
を形成し（図２７参照）、所定の処理を施してＤＲＡＭ
メモリセルを完成する。

【０００５】上記の様な従来の半導体装置では、コンタ
クトホール９、１２を、各配線がショートしない様に、
小さな開口径でゲート電極４間に精度良く形成する必要
がある。近年の様に微細化、高集積化が進み、さらに微
細化が要求される様になると、現在のリソグラフィ技術
では、上記の様な微細なコンタクトホールを精度良く微
細な領域に形成することは困難であった。

【０００６】上記の様な問題点を改善するための既存の
方法として、セルフアラインによるＤＲＡＭメモリセル
の製造方法を、図２９に基づいて以下に説明する。ま
ず、図２８（ａ）と同様に、基板１にフィールド絶縁膜
２を形成し、ゲート酸化膜３（図示せず）、ゲート電極
４、ゲート電極４表面に酸化膜５、側面にサイドウォー
ル酸化膜７、およびソースドレイン領域６を形成する。
この後、全面に窒化膜１６を形成し、その上の全面に酸
化膜から成る層間絶縁膜８を形成する（図２９
（ａ））。次に、層間絶縁膜８を選択的にエッチングし
てビット線コンタクトホール９ａを開口して窒化膜１６
を一部露出させ（図２９（ｂ））、続いて露出した窒化
膜１６をエッチング除去する（図２９（ｃ））。

【０００７】次に、ビット線コンタクトホール９ａを介
してソースドレイン領域６の一方と接続するビット線１
０ａを形成する。この後、全面に第２の層間絶縁膜１１
を形成し、第２の層間絶縁膜１１および下層の層間絶縁
膜８を選択的にエッチングしてストレージノードコンタ
クトホール１２ａを開口して窒化膜１６を一部露出させ
（図２９（ｄ））、続いて露出した窒化膜１６をエッチ
ング除去する（図２９（ｅ））。次に、ストレージノー
ドコンタクトホール１２ａを介してソースドレイン領域
６の残りの一方と接続するストレージノード１３を形成
し、誘電膜１４および上部電極１５を形成し（図２７参
照）、所定の処理を施してＤＲＡＭメモリセルを完成す
る。

【０００８】この方法では、コンタクトホール９ａ、１
２ａの形成において、窒化膜１６をストッパーとして層
間絶縁膜９、１１をエッチングし、その後コンタクトホ
ール９ａ、１２ａ底部の窒化膜１６のみを除去するた
め、表面および側面に酸化膜５、７が形成されたゲート
電極４とショートすることが防止されるので、開口径も
大きくでき、リソグラフィにおけるアライメントのマー
ジンも確保できる。しかしながら、窒化膜１６は酸化膜
とエッチングの選択比が小さいため、酸化膜から成る層
間絶縁膜９、１１のエッチングの際、図３０に示す様
に、エッチングが窒化膜１６で完全に止まらず、窒化膜
１６やさらに下層のゲート電極４を覆う酸化膜５、７を
エッチングしてしまうことがあり、ゲート電極４とビッ
ト線１０やストレージノード１３との絶縁性の劣化やシ
ョートを招くことがあった。

【０００９】次に、層間絶縁膜９、１１のエッチングの
際、エッチングの選択比の大きなポリシリコン膜を用い
る製造方法の例を、図３１に基づいて以下に説明する。
まず、図２８（ａ）と同様に、基板１にフィールド絶縁
膜２を形成し、ゲート酸化膜３（図示せず）、ゲート電
極４、ゲート電極４表面に酸化膜５、側面にサイドウォ
ール酸化膜７、およびソースドレイン領域６を形成す
る。この後、全面にポリシリコン膜を形成してパターニ
ングし、ソースドレイン領域６表面を覆ってゲート電極
４上に延在するポリシリコン膜から成るパッド１７を形
成する。その後、全面に層間絶縁膜８を形成する（図３
１（ａ））。

【００１０】次に、層間絶縁膜８を選択的にエッチング
してビット線コンタクトホール９ｂを開口してパッド１
７を一部露出させる（図３１（ｂ））。次に、ビット線
コンタクトホール９ｂを埋め込む様にビット線１０ｂ
を、パッド１７を介してソースドレイン領域６の一方に
接続形成する。この後、全面に第２の層間絶縁膜１１を
形成し、第２の層間絶縁膜１１および下層の層間絶縁膜
８を選択的にエッチングし、ストレージノードコンタク
トホール１２ｂを開口してパッド１７を一部露出させる
（図３１（ｃ））。次に、ストレージノードコンタクト
ホール１２ｂを埋め込む様にストレージノード１３を、
パッド１７を介してソースドレイン領域６の残りの一方
に接続形成し、誘電膜１４および上部電極１５を形成し
（図２７参照）、所定の処理を施してＤＲＡＭメモリセ
ルを完成する。

【００１１】この方法では、パッド１７に用いるポリシ
リコン膜が、酸化膜から成る層間絶縁膜９、１１とエッ
チングの選択比が大きいため、窒化膜１６を用いた場合
の様なオーバーエッチングの問題はなく、しかもコンタ
クトホール９ｂ、１２ｂはパッド１７上に形成すれば良
いので、開口径も大きくでき、リソグラフィにおけるア
ライメントのマージンも確保できる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
様なパッド１７を用いた半導体装置の製造方法では、ま
ずパッド１７を各コンタクト部に微細なパターンで高精
度に形成する必要があり、このパッド１７の微細加工が
困難なものであった。また、ストレージノードコンタク
ト１２ｂ形成時には、パッド１７上に形成すれば良いだ
けではなく、前工程で形成されているビット線１０ｂと
ショートしない様にマージンを確保する必要があり、リ
ソグラフィにおけるアライメントの自由度が低減するも
のであった。

【００１３】この発明は、上記の様な問題点を解消する
ためになされたもので、各配線層が互いに良好に絶縁さ
れ、かつリソグラフィにおけるアライメントのマージン
が十分に確保できて容易に形成できるコンタクトホール
を有する半導体装置の構造、および製造方法を提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、半導体基板上に、表面に絶
縁膜を有し側面にサイドウォール絶縁膜を有するゲート
電極と、このゲート電極両側に不純物拡散層とを形成す
る第１の工程と、導電膜を形成した後この導電膜上に層
間絶縁膜を形成する第２の工程と、上記層間絶縁膜およ
び上記導電膜を順次エッチングして上記不純物拡散層表
面を露出するコンタクトホールを形成する第３の工程
と、上記コンタクトホール内壁に上記導電膜表面を絶縁
するサイドウォール絶縁膜を形成した後、上記コンタク
トホールを介して上記不純物拡散層と接続する電極層を
形成する第４の工程と、を有するものである。

【００１５】この発明の請求項２に係る半導体装置の製
造方法は、半導体基板上に、ゲート電極と、このゲート
電極両側に不純物拡散層と、上記ゲート電極および上記
不純物拡散層の表面を覆う絶縁膜を形成する第１の工程
と、導電膜を形成した後この導電膜上に層間絶縁膜を形
成する第２の工程と、上記層間絶縁膜および上記導電膜
を順次エッチングしてコンタクトホールとなる開口を形
成して上記絶縁膜を露出する第３の工程と、上記コンタ
クトホール内壁に上記導電膜表面を絶縁するサイドウォ
ール絶縁膜を形成するとともに上記絶縁膜をエッチング
して上記不純物拡散層表面を露出させた後、上記コンタ
クトホールを介して上記不純物拡散層と接続する電極層
を形成する第４の工程と、を有するものである。

【００１６】この発明の請求項３に係る半導体装置の製
造方法は、請求項１または２において、第２の工程で形
成する導電膜を、半導体基板上の全面に形成するもので
ある。

【００１７】この発明の請求項４に係る半導体装置の製
造方法は、ＭＯＳキャパシタとＭＯＳトランジスタとか
ら成る半導体記憶装置の製造方法において、半導体基板
上に、表面に絶縁膜を有し側面にサイドウォール絶縁膜
を有するワード線となるゲート電極と、このゲート電極
両側に不純物拡散層とを形成する第１の工程と、導電膜
を形成した後この導電膜上に層間絶縁膜を形成する第２
の工程と、上記層間絶縁膜および上記導電膜を順次エッ
チングして上記不純物拡散層表面を露出するコンタクト
ホールを形成する第３の工程と、上記コンタクトホール
内壁に上記導電膜表面を絶縁するサイドウォール絶縁膜
を形成した後、上記コンタクトホールを介して上記不純
物拡散層と接続するビット線あるいはストレージノード
を形成する第４の工程と、を有するものである。

【００１８】この発明の請求項５に係る半導体装置の製
造方法は、ＭＯＳキャパシタとＭＯＳトランジスタとか
ら成る半導体記憶装置の製造方法において、半導体基板
上に、ワード線となるゲート電極と、このゲート電極両
側に不純物拡散層と、上記ゲート電極および上記不純物
拡散層の表面を覆う絶縁膜を形成する第１の工程と、導
電膜を形成した後この導電膜上に層間絶縁膜を形成する
第２の工程と、上記層間絶縁膜および上記導電膜を順次
エッチングしてコンタクトホールとなる開口を形成して
上記絶縁膜を露出する第３の工程と、上記コンタクトホ
ール内壁に上記導電膜表面を絶縁するサイドウォール絶
縁膜を形成するとともに上記絶縁膜をエッチングして上
記不純物拡散層表面を露出させた後、上記コンタクトホ
ールを介して上記不純物拡散層と接続するビット線ある
いはストレージノードを形成する第４の工程と、を有す
るものである。

【００１９】この発明の請求項６に係る半導体装置の製
造方法は、請求項５において、半導体記憶装置がＭＯＳ
キャパシタとＭＯＳトランジスタとで構成されるメモリ
セル領域と周辺回路領域とを有し、第１の工程で形成さ
れる絶縁膜が、半導体基板上の全面に形成された後、上
記周辺回路領域においてのみゲート電極側面のサイドウ
ォール絶縁膜に加工されるものである。

【００２０】この発明の請求項７に係る半導体装置の製
造方法は、請求項４〜６のいずれかにおいて、第２の工
程で形成する導電膜を、ＭＯＳキャパシタとＭＯＳトラ
ンジスタとで構成されるメモリセル領域上の全面に形成
するものである。

【００２１】この発明の請求項８に係る半導体装置の製
造方法は、請求項７において、第１〜第４の工程を施し
てビット線コンタクトホールを形成して不純物拡散層と
接続するビット線を形成し、その後、第２の層間絶縁膜
を形成し、この第２の層間絶縁膜を含む層間絶縁膜およ
び導電膜に対して第３の工程を施してストレージノード
コンタクトホールを形成した後、このストレージノード
コンタクトホールに対して第４の工程を施して、その内
壁にサイドウォール絶縁膜を形成した後ストレージノー
ドを形成するものである。

【００２２】この発明の請求項９に係る半導体装置の製
造方法は、請求項８において、ビット線を形成後、スト
レージノードコンタクトホールを形成する際、上記ビッ
ト線の端部が露出するように第２の層間絶縁膜および層
間絶縁膜をエッチングし、続いて上記ビット線の露出部
および導電膜をエッチングするものである。

【００２３】この発明の請求項１０に係る半導体装置の
製造方法は、請求項４〜６のいずれかにおいて、第１お
よび第２の工程を施した後、ビット線コンタクトホール
を形成して不純物拡散層と接続するビット線を形成し、
その後、第２の層間絶縁膜を形成した後、第３の工程を
施して、上記ビット線の端部が露出するように第２の層
間絶縁膜を含む層間絶縁膜をエッチングし、続いて上記
ビット線の露出部および導電膜をエッチングしてストレ
ージノードコンタクトホールを形成した後、第４の工程
を施して、上記ストレージノードコンタクトホール内壁
にサイドウォール絶縁膜を形成した後ストレージノード
を形成するものである。

【００２４】この発明の請求項１１に係る半導体装置
は、ゲート電極とこのゲート電極両側に不純物拡散層と
が形成されて素子構成された半導体基板上に、導電膜
と、この導電膜上の層間絶縁膜と、コンタクトホール
と、このコンタクトホールを介して上記不純物拡散層に
接続する電極層とを有し、上記コンタクトホールが、上
記導電膜および上記層間絶縁膜に開口部を一致させて設
けられ、かつその内壁に上記導電膜表面を絶縁するサイ
ドウォール絶縁膜が形成されたものである。

【００２５】この発明の請求項１２に係る半導体装置
は、請求項１１において、電極層が、ＭＯＳキャパシタ
とＭＯＳトランジスタとから成る半導体記憶装置のビッ
ト線あるいはストレージノードである。

【００２６】

【発明の実施の形態】

実施の形態１．次に、この発明の実施の形態１を図につ
いて説明する。図１は、この発明の実施の形態１による
ＤＲＡＭのメモリセルの構造を示す断面図である。図に
おいて、１はシリコン単結晶等から成る半導体基板（以
下、基板１と称す）、２は素子間を分離するフィールド
絶縁膜、４は基板１上にゲート酸化膜３を介して形成さ
れ、ワード線となるゲート電極、ここでゲート酸化膜３
は薄膜であり、便宜上図示を省略する。また、５はゲー
ト電極４表面に形成された絶縁膜としての酸化膜、６は
ゲート電極４両側に形成された不純物拡散層としてのソ
ースドレイン領域、７はゲート電極４側面に形成された
サイドウォール絶縁膜としてのサイドウォール酸化膜で
ある。

【００２７】また、１８は導電膜としてのポリシリコン
膜、１９はポリシリコン膜１８上に形成された層間絶縁
膜、２０は層間絶縁膜１９およびポリシリコン膜１８
に、開口部を一致させて設けられたビット線コンタクト
ホール、２１はビット線コンタクトホール２０の内壁に
形成されたサイドウォール絶縁膜としてのサイドウォー
ル酸化膜、２２はビット線コンタクトホール２０を介し
てソースドレイン領域６の一方に接続されたビット線で
ある。また、２３は、ビット線２２を覆って層間絶縁膜
１９上に形成された第２の層間絶縁膜、２４は、第２の
層間絶縁膜、層間絶縁膜１９、およびポリシリコン膜１
８に、開口部を一致させて設けられたストレージノード
コンタクトホール、２５はストレージノードコンタクト
ホール２４の内壁に形成されたサイドウォール絶縁膜と
してのサイドウォール酸化膜、２６はストレージノード
コンタクトホールを介してソースドレイン領域６の残り
の一方に接続されたキャパシタの下部電極となるストレ
ージノード、２７はキャパシタの誘電膜、２８はキャパ
シタの上部電極である。

【００２８】図に示す様に、層間絶縁膜１９の下層には
ポリシリコン膜１８が形成され、層間絶縁膜１９とポリ
シリコン膜１８とに、その開口部を一致させてビット線
コンタクトホール２０が形成され、このビット線コンタ
クトホール２０内には、その内壁にポリシリコン膜１８
表面を絶縁するサイドウォール酸化膜２１が形成され
て、ソースドレイン領域６と接続するビット線２２が埋
め込まれる。ストレージノードコンタクトホール２４に
ついても同様に、第２の層間絶縁膜２３を含む層間絶縁
膜１９、２３とその下層のポリシリコン膜１８とに、そ
の開口部を一致させてストレージノードコンタクトホー
ル２４が形成され、このストレージノードコンタクトホ
ール２４内には、その内壁にポリシリコン膜１８表面を
絶縁するサイドウォール酸化膜２５が形成されて、ソー
スドレイン領域６と接続するストレージノード２６が埋
め込まれる。

【００２９】次に、製造方法を図２〜図７に基づいて以
下に説明する。なお、一般にＤＲＡＭはトランジスタと
キャパシタとから成るメモリセル部と周辺回路部とを内
蔵するが、ここでは周辺回路部の図示は省略する。ま
ず、基板１にフィールド絶縁膜２を形成した後、ゲート
酸化膜３を介してゲート電極４となるポリシリコン膜を
形成し、その上に酸化膜５を形成した後、ゲート電極４
間寸法が０．４５μｍ〜０．５μｍ程度となる様にパタ
ーニングする。その後、ゲート電極４側面にサイドウォ
ール酸化膜７を形成し、イオン注入法によりソースドレ
イン領域６を形成する（図２）。次に、メモリセル部に
おける全面にポリシリコン膜１８を、約０．０５μｍ〜
０．１μｍの膜厚に形成し、その上の全面に層間絶縁膜
１９を形成する（図３）。

【００３０】次に、層間絶縁膜１９を選択的にエッチン
グ除去して開口し、続いて露出したポリシリコン膜１８
をエッチング除去してビット線コンタクトホール２０を
開口する。このとき、層間絶縁膜１９のエッチングの
際、エッチングの選択比の大きいポリシリコン膜１８が
ストッパーとなり、その後露出したポリシリコン膜１８
のみをエッチング除去するため、オーバーエッチによる
ゲート電極４とのショートや絶縁不良等の問題を生じる
ことなくビット線コンタクトホール２０を形成できる。
またビット線コンタクトホール２０の基板１上での開口
径は０．２６μｍ〜０．３５μｍ程度となる（図４）。
次に全面に酸化膜を堆積後、異方性エッチングによりビ
ット線コンタクトホール２０内壁にサイドウォール酸化
膜２１を約０．０５μｍ〜０．１μｍの幅に形成する
（図５）。

【００３１】次に、ビット線２２をビット線コンタクト
ホール２０に埋め込んで、約０．０７μｍ〜０．１５μ
ｍの膜厚に形成してソースドレイン領域６と接続させた
後、全面に第２の層間絶縁膜２３を形成する（図６）。
次に、第２の層間絶縁膜２３および層間絶縁膜１９を選
択的にエッチング除去して開口し、続いて露出したポリ
シリコン膜１８をエッチング除去してストレージノード
コンタクトホール２４を基板１上での開口径０．２６μ
ｍ〜０．３５μｍで開口する。次に全面に酸化膜を堆積
後、異方性エッチングによりストレージノードコンタク
トホール２４内壁にサイドウォール酸化膜２５を約０．
０５μｍ〜０．１μｍの幅に形成する。このストレージ
ノードコンタクトホール２４形成の場合も、ビット線コ
ンタクトホール２０の場合と同様に、オーバーエッチに
よるゲート電極４とのショートや絶縁不良等の問題が回
避できる（図７）。

【００３２】次に、ストレージノード２６をストレージ
ノードコンタクトホール２４に埋め込んで、ソースドレ
イン領域６に接続形成し、その後、誘電膜２６および上
部電極２８を形成し（図１参照）、所定の処理を施して
半導体装置を完成する。

【００３３】この実施の形態では、コンタクトホール２
０、２４形成時に、ポリシリコン膜１８をエッチングの
ストッパーとして用いているため、層間絶縁膜１９、２
３の開口部を微細なゲート電極４間内に形成する必要は
なく、このためコンタクトホール２０、２４の開口径を
大きくすることができ、リソグラフィにおけるアライメ
ントのマージンも約０．１５μｍと十分に確保でき、し
かもオーバーエッチによる問題も防止できる。また、ポ
リシリコン膜１８は、メモリセル部全面に容易に形成で
き、後工程で全面にイオン注入工程がある場合、メモリ
セル部のほぼ全面にポリシリコン膜１８が残存している
ため、トランジスタやフィールド絶縁膜２等への影響を
低減する効果もある。また、導電膜であるポリシリコン
膜１８を、コンタクトホール２０、２４形成時のエッチ
ングストッパーに用いているが、コンタクトホール２
０、２４内壁にサイドウォール酸化膜２１、２５を形成
してポリシリコン膜１８表面を絶縁する。このため、ゲ
ート電極４、ビット線２２およびストレージノード２６
の各配線層が互いに良好に絶縁されて、かつリソグラフ
ィにおけるアライメントのマージンが十分に確保できる
コンタクトホール２０、２４を、信頼性良く容易に形成
できる。

【００３４】なお、導電膜としてポリシリコン膜１８を
用いたが、これに限るものではなく、酸化膜とのエッチ
ングの選択比が十分ある膜であれば良い。また導電膜以
外でも、例えば従来例で用いている窒化膜を用いた場
合、エッチングの選択比が十分でないためコンタクトホ
ール２０、２４形成時に多少オーバーエッチングされる
が、サイドウォール酸化膜２１、２５を形成することに
より、絶縁不良やショート等の問題が改善できる。

【００３５】実施の形態２．次に、この発明の実施の形
態２について説明する。図８は、この発明の実施の形態
２によるＤＲＡＭのメモリセルの構造を示す断面図であ
る。また図９はメモリセルの一般的な構造を示す平面図
であり、上記実施の形態１で用いた図１〜図７はＡ〜Ａ
線による断面図であり、この実施の形態２では、Ｂ〜Ｂ
線による断面図を用いて説明する。なお、この実施の形
態では、ストレージノード２６、誘電膜２７および上部
電極２８の図示および説明を省略する。図８および図９
において、１、２、４、６、１８〜２０および２２〜２
４は上記実施の形態１と同じもの、２９はストレージノ
ードコンタクトホール、３０はストレージノードコンタ
クトホール２９内壁に形成されたサイドウォール絶縁膜
としてのサイドウォール酸化膜である。

【００３６】次に、製造方法を図１０に基づいて以下に
説明する。上記実施の形態１と同様に、図２〜図６で示
した工程を施して、ビット線２２を形成後第２の層間絶
縁膜２３までを形成する。ここで図６と図１０（ａ）は
同じ工程を示す断面図である。この時、ビット線２２は
寸法ａ（０．２６μｍ〜０．３５μｍ）の間隔で形成す
るものとする（図１０（ａ））。次に、第２の層間絶縁
膜２３および層間絶縁膜１９を、下層のポリシリコン膜
１８をエッチングのストッパーとして選択的にエッチン
グ除去して開口し、ストレージノードコンタクトホール
２９を形成する。このとき、ビット線２２が露出する様
に開口する（図１０（ｂ））。次に、ビット線２２の露
出部とストレージノードコンタクトホール２９底部のポ
リシリコン膜１８を除去し（図１０（ｃ））、その後上
記実施の形態１と同様にストレージノードコンタクトホ
ール２９内壁にサイドウォール酸化膜３０を形成する。
これにより層間絶縁膜１９、２３とその下層のポリシリ
コン膜１８とに、層間絶縁膜１９とポリシリコン膜１８
との開口部を一致させてストレージノードコンタクトホ
ール２９が形成され、このストレージノードコンタクト
ホール２９内には、その内壁にポリシリコン膜１８表面
およびビット線２２表面を絶縁するサイドウォール酸化
膜３０が形成された構造となる（図８参照）。

【００３７】従来例、あるいは上記実施の形態１におい
ても、通常、ストレージノードコンタクトホール２４を
形成する際、ビット線２２とショートしない様に、リソ
グラフィにおけるビット線２２とのアライメントのマー
ジンが必要となるが、この実施の形態では、ストレージ
ノードコンタクトホール２９形成の際、ビット線２２を
露出させてエッチングするため、ビット線２２とのアラ
イメントのマージンが必要ない。このため上記実施の形
態１と同様の効果を有するとともに、さらにストレージ
ノードコンタクトホール２９形成時のリソグラフィにお
けるアライメントが容易になる。またビット線２２の露
出部とストレージノードコンタクトホール２９底部のポ
リシリコン膜１８は、同時に除去できるため、プロセス
も簡便である。このエッチング時に異方性エッチングを
用いる場合は、ポリシリコン膜１８は、その膜厚をビッ
ト線２２の膜厚と同程度以上にして形成しておく。

【００３８】また、この場合ビット線２２をエッチング
してストレージノードコンタクトホール２９を形成する
ため、予めビット線２２幅を大きくすることが可能とな
り、ビット線コンタクトホール２０径を大きくしても、
ビット線２２が確実にビット線コンタクトホール２０内
を埋め込むことができ、プロセスの信頼性が向上する。
さらにまた、ビット線２２を意識的に露出する場合に限
らず、上記実施の形態１の製造方法で製造する途中、ス
トレージノードコンタクトホール２４（２９）開口時の
リソグラフィにおけるアライメントのずれによりビット
線２２が露出した場合にも、適用できる。また、図に示
す様に、ビット線２２の間隔ａで、ストレージノードコ
ンタクトホール２９の基板１上の開口径を決定できる。

【００３９】実施の形態３．次に、この発明の実施の形
態３について説明する。図１１は、この発明の実施の形
態３によるＤＲＡＭのメモリセルの構造を示す断面図で
あり、図９の平面図におけるＡ〜Ａ線における断面構造
を示すものである。図において、１、２、４〜６および
１９〜２５は上記実施の形態１と同じもの、３１はゲー
ト電極４を覆ってソースドレイン領域６表面上に延在す
る様に形成された絶縁膜としての酸化膜、３２は酸化膜
３１上に形成された導電膜としてのポリシリコン膜であ
る。

【００４０】次に、製造方法を図１２〜図１９に基づい
て以下に説明する。上記実施の形態１と同様に、基板１
上にフィールド絶縁膜２を形成した後、ゲート酸化膜３
（図示せず）を介してゲート電極４となるポリシリコン
膜を形成し、その上に酸化膜５を形成した後、パターニ
ングする。この後全面に酸化膜３１を形成後、ＤＲＡＭ
の周辺回路部（図示せず）において、異方性エッチング
により酸化膜３１をゲート電極４側面のサイドウォール
酸化膜に加工し、メモリセル部においては、酸化膜３１
を形成時の状態で残存させ、ソースドレイン領域６を形
成する（図１２）。次に、メモリセル部における全面に
ポリシリコン膜３２を約０．０５μｍ〜０．１μｍの膜
厚に形成し、その上の全面に層間絶縁膜１９を形成する
（図１３）。

【００４１】次に、層間絶縁膜１９を下層のポリシリコ
ン膜３２をエッチングのストッパーとして選択的にエッ
チング除去してビット線コンタクトホール２０を開口し
（図１４）、露出したポリシリコン膜３２を異方性エッ
チングにより除去し、ビット線コンタクトホール２０底
部に酸化膜３１を露出させる（図１５）。次に全面に酸
化膜を堆積後、異方性エッチングによりビット線コンタ
クトホール２０内壁にサイドウォール酸化膜２１を約
０．０５μｍ〜０．１μｍの幅に形成し、同時にビット
線コンタクトホール２０底部の酸化膜３１も除去する
（図１６）。次に、上記実施の形態１と同様に、ビット
線２２を形成した後、第２の層間絶縁膜２３を形成し
（図１７）、その後上記ビット線コンタクトホール２４
の形成と同様に、層間絶縁膜１９、２３、ポリシリコン
膜３２を選択的に順次エッチングしてストレージノード
コンタクトホール２９を形成し（図１８、図１９）、サ
イドウォール酸化膜３０の形成およびストレージノード
コンタクトホール２９底部の酸化膜３１を除去する。こ
れにより、層間絶縁膜１９（２３）とその下層のポリシ
リコン膜１８とに、開口部を一致させてコンタクトホー
ル２０、２４が形成され、このコンタクトホール２０、
２４内壁にポリシリコン膜１８表面を絶縁するサイドウ
ォール酸化膜２１、２５が形成された構造となる（図１
１参照）。

【００４２】この実施の形態では、上記実施の形態１と
同様の効果を有するとともに、メモリセル部においてゲ
ート電極４側面のサイドウォール酸化膜７を形成しない
ため、基板１へのエッチングダメージが低減できる。ま
た、基板１表面の酸化膜３１は、コンタクトホール２
０、２４内壁にサイドウォール酸化膜２１、２５を形成
するための異方性エッチングにより同時に除去できるた
めプロセスも簡便である。

【００４３】実施の形態４．次に、この発明の実施の形
態４について説明する。図２０は、この発明の実施の形
態４によるＤＲＡＭのメモリセルの構造を示す断面図で
あり、図９の平面図におけるＡ〜Ａ線による断面構造を
示すものである。図において、１、２、４〜６、１９、
２２、２３および２６〜３１は上記実施の形態１〜３と
同じもの、３３は酸化膜３１上に形成された導電膜とし
てのポリシリコン膜、３４はビット線コンタクトホー
ル、３５はビット線コンタクトホール３４内壁に形成さ
れたサイドウォール酸化膜である。

【００４４】次に、製造方法を図２１〜図２６に基づい
て以下に説明する。図２１、図２２、図２３（ａ）、図
２４（ａ）、図２５（ａ）および図２６（ａ）は図９の
平面図におけるＡ〜Ａ線による断面構造を示し、図２３
（ｂ）、図２４（ｂ）、図２５（ｂ）および図２６
（ｂ）はＢ〜Ｂ線による断面構造を示す。まず、上記実
施の形態３と同様に、基板１上にフィールド絶縁膜２、
ゲート電極４、酸化膜５、ソースドレイン領域６および
酸化膜３１を形成した後、全面にポリシリコン膜３３を
形成し、後工程でストレージノード２６を接続させるソ
ースドレイン領域６上を覆ってゲート電極４上に延在す
る様にパターニングする（図２１）。

【００４５】次に、層間絶縁膜１９および酸化膜３１を
選択的にエッチングしてビット線コンタクトホール３４
を開口し、ビット線コンタクトホール３４内壁にサイド
ウォール酸化膜３５を形成後、ビット線２２をビット線
コンタクトホール３４を介してソースドレイン領域６の
一方に接続形成する（図２２）。次に、全面に層間絶縁
膜２３を形成する。ここで、前工程で形成されたビット
線２２は寸法ｂの間隔で配設されたものとする（図２
３）。次に、上記実施の形態２と同様に、ビット線２２
を露出する様に、層間絶縁膜１９、２３を開口して、基
板１上の開口径ｂとなるストレージノードコンタクトホ
ール２９を形成した後（図２４）、ビット線２２の露出
部とストレージノードコンタクトホール２９底部のポリ
シリコン膜３３を異方性エッチングにより除去して、ス
トレージノードコンタクトホール２９底部に酸化膜３１
を露出させる（図２５）。

【００４６】次に、上記実施の形態３と同様に、ストレ
ージノードコンタクトホール２９内壁にサイドウォール
酸化膜２１を形成し、同時にストレージノードコンタク
トホール２９底部の酸化膜３１を除去する（図２６）。

【００４７】なお、この実施の形態ではビット線コンタ
クトホール３４内壁にサイドウォール酸化膜３５を形成
したが、このサイドウォール酸化膜３５は無くても良
く、従来例で示した方法と同様にビット線コンタクトホ
ール３４を形成しても良い。

【００４８】この実施の形態では、ストレージノードコ
ンタクトホール２９の形成において上記実施の形態２お
よび３を適用したもので、基板１へのエッチングダメー
ジが低減でき、しかも簡便なプロセスで、ビット線２０
およびゲート電極４とストレージノード２６とが良好に
絶縁され、リソグラフィにおけるアライメントのマージ
ンが十分に確保でき、特にビット線２２とのアライメン
トのマージンを考慮する必要なく容易にアライメントで
き、信頼性が向上する。また、ポリシリコン膜３３をパ
ターニングしてストレージノード２６を接続させるソー
スドレイン領域６上を覆ってゲート電極４上に延在する
様に形成するため、ストレージノードコンタクトホール
２９のみにこの発明を適用することができ、またポリシ
リコン膜３３の加工は特に微細なものではなく容易に形
成できる。ポリシリコン膜３３をメモリセル部の全面に
形成して、ビット線コンタクトホール３４にもこの発明
（この場合上記実施の形態２および３を併用したもの）
を適用できるのは明らかである。

【００４９】なお、上記実施の形態３および４におい
て、酸化膜３１は周辺回路部においてゲート電極４側面
のサイドウォール酸化膜７に加工する膜を利用したが、
それに限るものではなく、別に形成した膜であっても良
い。

【００５０】また、上記実施の形態１〜４はＤＲＡＭの
メモリセル部におけるビット線コンタクトホール２０と
ストレージノードコンタクトホール２４、２９とについ
て述べたが、その他の電極層を基板１の不純物拡散層に
接続するためのコンタクトホールに適用することもで
き、同様の効果を有する。

【００５１】

【発明の効果】以上の様にこの発明によると、層間絶縁
膜下層に導電膜を形成し、層間絶縁膜およびその下の導
電膜を順次エッチングしてコンタクトホールを形成した
後、コンタクトホール内壁にサイドウォール絶縁膜を形
成するため、コンタクトホール内に形成する電極層と他
の配線層との絶縁性が良好で、リソグラフィにおけるア
ライメントのマージンが十分に確保できて、コンタクト
ホールが容易に信頼性良く形成できる高集積化に適した
半導体装置の製造方法が提供できる。

【００５２】またこの発明によると、絶縁膜を形成し、
その上に導電膜および層間絶縁膜を形成した後、層間絶
縁膜およびその下の導電膜を順次エッチングしてコンタ
クトホールを形成し、その後コンタクトホール内壁にサ
イドウォール絶縁膜を形成するとともにコンタクトホー
ル底部の上記絶縁膜を除去するため、コンタクトホール
内に形成する電極層と他の配線層との絶縁性が良好で、
リソグラフィにおけるアライメントのマージンが十分に
確保できて、コンタクトホールが容易に信頼性良く形成
でき、しかも半導体基板へのダメージが低減できる高集
積化に適した半導体装置の製造方法が提供できる。

【００５３】またこの発明によると、層間絶縁膜下層の
導電膜を半導体基板上の全面に形成するため、導電膜の
形成が容易であり、上述した効果が容易で確実に得られ
る。

【００５４】またこの発明によると、半導体記憶装置の
製造において、層間絶縁膜下層に導電膜を形成し、層間
絶縁膜およびその下の導電膜を順次エッチングしてビッ
ト線あるいはストレージノードを接続するためのコンタ
クトホールを形成した後、コンタクトホール内壁にサイ
ドウォール絶縁膜を形成するため、コンタクトホール内
に形成するビット線あるいはストレージノードとゲート
電極等他の配線層との絶縁性が良好で、リソグラフィに
おけるアライメントのマージンが十分に確保できて、コ
ンタクトホールが容易に信頼性良く形成できる高集積化
に適した半導体装置の製造方法が提供できる。

【００５５】またこの発明によると、半導体記憶装置の
製造において、絶縁膜を形成し、その上に導電膜および
層間絶縁膜を形成した後、層間絶縁膜およびその下の導
電膜を順次エッチングしてビット線あるいはストレージ
ノードを接続するためのコンタクトホールを形成し、そ
の後コンタクトホール内壁にサイドウォール絶縁膜を形
成するとともにコンタクトホール底部の上記絶縁膜を除
去するため、コンタクトホール内に形成するビット線あ
るいはストレージノードとゲート電極等他の配線層との
絶縁性が良好で、リソグラフィにおけるアライメントの
マージンが十分に確保できて、コンタクトホールが容易
に信頼性良く形成でき、しかも半導体基板へのダメージ
を低減できる高集積化に適した半導体装置の製造方法が
提供できる。

【００５６】またこの発明によると、導電膜下層に形成
する絶縁膜が、周辺回路領域においてゲート電極側面の
サイドウォール絶縁膜に加工されるものであるため、上
述した効果が容易に得られる。

【００５７】またこの発明によると、層間絶縁膜下層の
導電膜を半導体基板上の全面に形成するため、導電膜の
形成が容易であり、上述した効果が容易に確実に得られ
る。

【００５８】またこの発明によると、導電膜を全面に形
成して、ビット線コンタクトホールおよびストレージノ
ードコンタクトホールの形成を行うため、ビット線、ス
トレージノードおよびゲート電極が互いに良好に絶縁で
き、リソグラフィにおけるアライメントが容易で信頼性
良くビット線コンタクトホールおよびストレージノード
コンタクトホールを形成できる高集積化に適した半導体
装置の製造方法が提供できる。

【００５９】またこの発明によると、導電膜を全面に形
成してビット線コンタクトホール、ビット線を形成後、
ストレージノードコンタクトホール形成時にビット線が
露出する様に層間絶縁膜をエッチングし、その後ビット
線の露出部および層間絶縁膜下層の導電膜をエッチング
するため、ストレージノードコンタクトホール形成の際
のリソグラフィにおけるアライメントがさらに容易にな
り、さらに信頼性の高い半導体装置が製造できる。

【００６０】またこの発明によると、ビット線コンタク
トホール、ビット線を形成後、ストレージノードコンタ
クトホール形成時にビット線が露出する様に層間絶縁膜
をエッチングし、その後ビット線の露出部および層間絶
縁膜下層の導電膜をエッチングするため、ストレージノ
ードコンタクトホール形成の際のリソグラフィにおける
アライメントがさらに容易になり、さらに信頼性の高い
半導体装置が製造できる。

【００６１】またこの発明によると、層間絶縁膜下層に
導電膜を形成して、この導電膜と層間絶縁膜とに開口部
を一致させてコンタクトホールを形成し、このコンタク
トホール内壁にサイドウォール絶縁膜を形成したため、
コンタクトホール内の電極層と他の配線層との絶縁性が
良好で、コンタクトホールが容易に信頼性良く形成でき
る高集積化に適した半導体装置が得られる。

【００６２】またこの発明によると、コンタクトホール
が半導体記憶装置におけるビット線あるいはストレージ
ノードのためのものとしたため、ビット線あるいはスト
レージノードとゲート電極等他の配線層との絶縁性が良
好で、ビット線コンタクトホールあるいはストレージノ
ードコンタクトホールが容易に信頼性良く形成できる高
集積化に適した半導体装置が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの構造を示す断面図である。

【図２】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの製造方法における一工程を示す断面図であ
る。

【図３】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの製造方法における一工程を示す断面図であ
る。

【図４】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの製造方法における一工程を示す断面図であ
る。

【図５】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの製造方法における一工程を示す断面図であ
る。

【図６】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの製造方法における一工程を示す断面図であ
る。

【図７】 この発明の実施の形態１によるＤＲＡＭのメ
モリセルの製造方法における一工程を示す断面図であ
る。

【図８】 この発明の実施の形態２によるＤＲＡＭのメ
モリセルの構造を示す断面図である。

【図９】 ＤＲＡＭのメモリセルの構造を示す平面図で
ある。

【図１０】 この発明の実施の形態２による半導体装置
の製造方法を示す断面図である。

【図１１】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの構造を示す断面図である。

【図１２】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１３】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１４】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１５】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１６】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１７】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１８】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図１９】 この発明の実施の形態３によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２０】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの構造を示す断面図である。

【図２１】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２２】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２３】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２４】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２５】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２６】 この発明の実施の形態４によるＤＲＡＭの
メモリセルの製造方法における一工程を示す断面図であ
る。

【図２７】 従来のＤＲＡＭのメモリセルの構造を示す
断面図である。

【図２８】 従来のＤＲＡＭのメモリセルの製造方法を
示す断面図である。

【図２９】 従来の別例による半導体装置の製造方法を
示す断面図である。

【図３０】 従来の問題点を説明する断面図である。

【図３１】 従来の別例による半導体装置の製造方法を
示す断面図である。

【符号の説明】

１ 半導体基板、４ ゲート電極、５ 絶縁膜としての
酸化膜、６ 不純物拡散層としてのソースドレイン領
域、７ サイドウォール絶縁膜としてのサイドウォール
酸化膜、１８ 導電膜としてのポリシリコン膜、１９
層間絶縁膜、２０ ビット線コンタクトホール、２１
サイドウォール絶縁膜としてのサイドウォール酸化膜、
２２ ビット線、２３ 第２の層間絶縁膜、２４ スト
レージノードコンタクトホール、２５ サイドウォール
絶縁膜としてのサイドウォール酸化膜、２６ ストレー
ジノード、２９ ストレージノードコンタクトホール、
３０ サイドウォール絶縁膜としてのサイドウォール酸
化膜、３１ 絶縁膜としての酸化膜、３２，３３ 導電
膜としてのポリシリコン膜、３４ ビット線コンタクト
ホール。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、表面に絶縁膜を有し側
   面にサイドウォール絶縁膜を有するゲート電極と、この
   ゲート電極両側に不純物拡散層とを形成する第１の工程
   と、導電膜を形成した後この導電膜上に層間絶縁膜を形
   成する第２の工程と、上記層間絶縁膜および上記導電膜
   を順次エッチングして上記不純物拡散層表面を露出する
   コンタクトホールを形成する第３の工程と、上記コンタ
   クトホール内壁に上記導電膜表面を絶縁するサイドウォ
   ール絶縁膜を形成した後、上記コンタクトホールを介し
   て上記不純物拡散層と接続する電極層を形成する第４の
   工程と、を有することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 半導体基板上に、ゲート電極と、このゲ
   ート電極両側に不純物拡散層と、上記ゲート電極および
   上記不純物拡散層の表面を覆う絶縁膜を形成する第１の
   工程と、導電膜を形成した後この導電膜上に層間絶縁膜
   を形成する第２の工程と、上記層間絶縁膜および上記導
   電膜を順次エッチングしてコンタクトホールとなる開口
   を形成して上記絶縁膜を露出する第３の工程と、上記コ
   ンタクトホール内壁に上記導電膜表面を絶縁するサイド
   ウォール絶縁膜を形成するとともに上記絶縁膜をエッチ
   ングして上記不純物拡散層表面を露出させた後、上記コ
   ンタクトホールを介して上記不純物拡散層と接続する電
   極層を形成する第４の工程と、を有することを特徴とす
   る半導体装置の製造方法。
3. 【請求項３】 第２の工程で形成する導電膜を、半導体
   基板上の全面に形成することを特徴とする請求項１また
   は２記載の半導体装置の製造方法。
4. 【請求項４】 ＭＯＳキャパシタとＭＯＳトランジスタ
   とから成る半導体記憶装置の製造方法において、半導体
   基板上に、表面に絶縁膜を有し側面にサイドウォール絶
   縁膜を有するワード線となるゲート電極と、このゲート
   電極両側に不純物拡散層とを形成する第１の工程と、導
   電膜を形成した後この導電膜上に層間絶縁膜を形成する
   第２の工程と、上記層間絶縁膜および上記導電膜を順次
   エッチングして上記不純物拡散層表面を露出するコンタ
   クトホールを形成する第３の工程と、上記コンタクトホ
   ール内壁に上記導電膜表面を絶縁するサイドウォール絶
   縁膜を形成した後、上記コンタクトホールを介して上記
   不純物拡散層と接続するビット線あるいはストレージノ
   ードを形成する第４の工程と、を有することを特徴とす
   る半導体装置の製造方法。
5. 【請求項５】 ＭＯＳキャパシタとＭＯＳトランジスタ
   とから成る半導体記憶装置の製造方法において、半導体
   基板上に、ワード線となるゲート電極と、このゲート電
   極両側に不純物拡散層と、上記ゲート電極および上記不
   純物拡散層の表面を覆う絶縁膜を形成する第１の工程
   と、導電膜を形成した後この導電膜上に層間絶縁膜を形
   成する第２の工程と、上記層間絶縁膜および上記導電膜
   を順次エッチングしてコンタクトホールとなる開口を形
   成して上記絶縁膜を露出する第３の工程と、上記コンタ
   クトホール内壁に上記導電膜表面を絶縁するサイドウォ
   ール絶縁膜を形成するとともに上記絶縁膜をエッチング
   して上記不純物拡散層表面を露出させた後、上記コンタ
   クトホールを介して上記不純物拡散層と接続するビット
   線あるいはストレージノードを形成する第４の工程と、
   を有することを特徴とする半導体装置の製造方法。
6. 【請求項６】 半導体記憶装置がＭＯＳキャパシタとＭ
   ＯＳトランジスタとで構成されるメモリセル領域と周辺
   回路領域とを有し、第１の工程で形成される絶縁膜が、
   半導体基板上の全面に形成された後、上記周辺回路領域
   においてのみゲート電極側面のサイドウォール絶縁膜に
   加工されるものであることを特徴とする請求項５記載の
   半導体装置の製造方法。
7. 【請求項７】 第２の工程で形成する導電膜を、ＭＯＳ
   キャパシタとＭＯＳトランジスタとで構成されるメモリ
   セル領域上の全面に形成することを特徴とする請求項４
   〜６のいずれかに記載の半導体装置の製造方法。
8. 【請求項８】 第１〜第４の工程を施してビット線コン
   タクトホールを形成して不純物拡散層と接続するビット
   線を形成し、その後、第２の層間絶縁膜を形成し、この
   第２の層間絶縁膜を含む層間絶縁膜および導電膜に対し
   て第３の工程を施してストレージノードコンタクトホー
   ルを形成した後、このストレージノードコンタクトホー
   ルに対して第４の工程を施して、その内壁にサイドウォ
   ール絶縁膜を形成した後ストレージノードを形成するこ
   とを特徴とする請求項７記載の半導体装置の製造方法。
9. 【請求項９】 ビット線を形成後、ストレージノードコ
   ンタクトホールを形成する際、上記ビット線の端部が露
   出するように第２の層間絶縁膜および層間絶縁膜をエッ
   チングし、続いて上記ビット線の露出部および導電膜を
   エッチングすることを特徴とする請求項８記載の半導体
   装置の製造方法。
10. 【請求項１０】 第１および第２の工程を施した後、ビ
    ット線コンタクトホールを形成して不純物拡散層と接続
    するビット線を形成し、その後、第２の層間絶縁膜を形
    成した後、第３の工程を施して、上記ビット線の端部が
    露出するように第２の層間絶縁膜を含む層間絶縁膜をエ
    ッチングし、続いて上記ビット線の露出部および導電膜
    をエッチングしてストレージノードコンタクトホールを
    形成した後、第４の工程を施して、上記ストレージノー
    ドコンタクトホール内壁にサイドウォール絶縁膜を形成
    した後ストレージノードを形成することを特徴とする請
    求項４〜６のいずれかに記載の半導体装置の製造方法。
11. 【請求項１１】 ゲート電極とこのゲート電極両側に不
    純物拡散層とが形成されて素子構成された半導体基板上
    に、導電膜と、この導電膜上の層間絶縁膜と、コンタク
    トホールと、このコンタクトホールを介して上記不純物
    拡散層に接続する電極層とを有し、上記コンタクトホー
    ルが、上記導電膜および上記層間絶縁膜に開口部を一致
    させて設けられ、かつその内壁に上記導電膜表面を絶縁
    するサイドウォール絶縁膜が形成されたものであること
    を特徴とする半導体装置。
12. 【請求項１２】 電極層が、ＭＯＳキャパシタとＭＯＳ
    トランジスタとから成る半導体記憶装置のビット線ある
    いはストレージノードであることを特徴とする請求項１
    １記載の半導体装置。