JPH1168070A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
- Publication number
- JPH1168070A JPH1168070A JP9229517A JP22951797A JPH1168070A JP H1168070 A JPH1168070 A JP H1168070A JP 9229517 A JP9229517 A JP 9229517A JP 22951797 A JP22951797 A JP 22951797A JP H1168070 A JPH1168070 A JP H1168070A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- gate electrode
- film
- oxide film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリと高耐圧トランジスタの製
造プロセスを兼用する。 【解決手段】 一導電型の半導体基板の表面に素子分離
用の第１ＬＯＣＯＳ酸化膜５を形成する第１工程と、前
記半導体基板の表面に第１導電膜を堆積し、不揮発性メ
モリセルのフローティングゲート電極１１として形成す
ると共に当該フローティングゲート電極の表面に第２Ｌ
ＯＣＯＳ酸化膜１０を形成する第２工程と、前記半導体
基板の表面に第１絶縁膜を堆積し、前記不揮発性メモリ
セルの前記フローティングゲート電極とコントロールゲ
ート電極との間の絶縁膜を形成すると共に前記第１ＬＯ
ＣＯＳ酸化膜により素子分離された領域に形成される高
耐圧ＭＯＳトランジスタのゲート電極下のゲート絶縁膜
を形成する第３工程とを含む。
造プロセスを兼用する。 【解決手段】 一導電型の半導体基板の表面に素子分離
用の第１ＬＯＣＯＳ酸化膜５を形成する第１工程と、前
記半導体基板の表面に第１導電膜を堆積し、不揮発性メ
モリセルのフローティングゲート電極１１として形成す
ると共に当該フローティングゲート電極の表面に第２Ｌ
ＯＣＯＳ酸化膜１０を形成する第２工程と、前記半導体
基板の表面に第１絶縁膜を堆積し、前記不揮発性メモリ
セルの前記フローティングゲート電極とコントロールゲ
ート電極との間の絶縁膜を形成すると共に前記第１ＬＯ
ＣＯＳ酸化膜により素子分離された領域に形成される高
耐圧ＭＯＳトランジスタのゲート電極下のゲート絶縁膜
を形成する第３工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セル（スプリットゲート型又はスタックゲート型のＭＯ
Ｓトランジスタ）と高耐圧ＭＯＳトランジスタとを同一
半導体基板上に形成するのに好適な半導体集積回路の製
造方法に関する。
セル（スプリットゲート型又はスタックゲート型のＭＯ
Ｓトランジスタ）と高耐圧ＭＯＳトランジスタとを同一
半導体基板上に形成するのに好適な半導体集積回路の製
造方法に関する。
【０００２】
【従来の技術】最近、フラッシュメモリの需要が高まっ
ている。これは、フラッシュメモリが、マスクＲＯＭ、
ＥＰＲＯＭ、及び一部のＥＥＰＲＯＭには無い優れた特
性、即ち、データを繰り返し書き込み読み出しできると
共に、書き込み済データを一括して又はページ単位で電
気的に消去できるという優れた特性を有することに起因
する。例えば、１チップマイクロコンピュータのプログ
ラムメモリとしてフラッシュメモリを内蔵すれば、プロ
グラム変更に迅速に対応でき、プログラム開発期間を大
幅に短縮できる利点が得られる。
ている。これは、フラッシュメモリが、マスクＲＯＭ、
ＥＰＲＯＭ、及び一部のＥＥＰＲＯＭには無い優れた特
性、即ち、データを繰り返し書き込み読み出しできると
共に、書き込み済データを一括して又はページ単位で電
気的に消去できるという優れた特性を有することに起因
する。例えば、１チップマイクロコンピュータのプログ
ラムメモリとしてフラッシュメモリを内蔵すれば、プロ
グラム変更に迅速に対応でき、プログラム開発期間を大
幅に短縮できる利点が得られる。
【０００３】
【発明が解決しようとする課題】ところで、液晶駆動回
路（例えば駆動波形の振幅が比較的高いＳＴＮ方式）を
内蔵し、且つ、プログラムメモリとしてフラッシュメモ
リ（例えばスプリットゲート型）を内蔵する１チップマ
イクロコンピュータが知られている。このマイコン（１
チップマイクロコンピュータ）は１つのチップでマイコ
ン部とフラッシュメモリ部と液晶駆動回路部とを含む。
このマイコンを製造する場合、前記液晶駆動トランジス
タは高耐圧プロセスとする必要がある。そのため、１つ
の半導体装置を製造する工程の中に高耐圧プロセスを取
り込まなければならず、製造工程数が増加する問題があ
った。
路（例えば駆動波形の振幅が比較的高いＳＴＮ方式）を
内蔵し、且つ、プログラムメモリとしてフラッシュメモ
リ（例えばスプリットゲート型）を内蔵する１チップマ
イクロコンピュータが知られている。このマイコン（１
チップマイクロコンピュータ）は１つのチップでマイコ
ン部とフラッシュメモリ部と液晶駆動回路部とを含む。
このマイコンを製造する場合、前記液晶駆動トランジス
タは高耐圧プロセスとする必要がある。そのため、１つ
の半導体装置を製造する工程の中に高耐圧プロセスを取
り込まなければならず、製造工程数が増加する問題があ
った。
【０００４】そこで、本発明は、フラッシュメモリセル
及び高耐圧トランジスタを同一半導体基板上に形成する
際、製造工程を削減できる半導体集積回路の製造方法を
提供することを目的とする。
及び高耐圧トランジスタを同一半導体基板上に形成する
際、製造工程を削減できる半導体集積回路の製造方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、不揮発性メモリと高
耐圧ＭＯＳトランジスタとを同一の半導体基板上に作成
するようにした半導体集積回路の製造方法であって、一
導電型の半導体基板の表面に素子分離用の第１ＬＯＣＯ
Ｓ酸化膜を形成する第１工程と、前記半導体基板の表面
に第１導電膜を堆積し、不揮発性メモリセルのフローテ
ィングゲート電極として形成すると共に当該フローティ
ングゲート電極の表面に第２ＬＯＣＯＳ酸化膜を形成す
る第２工程と、前記半導体基板の表面に第１絶縁膜を堆
積し、前記不揮発性メモリセルの前記フローティングゲ
ート電極とコントロールゲート電極との間の絶縁膜を形
成すると共に前記第１ＬＯＣＯＳ酸化膜により素子分離
された領域に形成される高耐圧ＭＯＳトランジスタのゲ
ート電極下のゲート絶縁膜を形成する第３工程とを含
み、前記第１絶縁膜を前記不揮発性メモリセルの絶縁膜
と前記高耐圧ＭＯＳトランジスタのゲート絶縁膜とに兼
用したことを特徴とする。
解決する為に成されたものであり、不揮発性メモリと高
耐圧ＭＯＳトランジスタとを同一の半導体基板上に作成
するようにした半導体集積回路の製造方法であって、一
導電型の半導体基板の表面に素子分離用の第１ＬＯＣＯ
Ｓ酸化膜を形成する第１工程と、前記半導体基板の表面
に第１導電膜を堆積し、不揮発性メモリセルのフローテ
ィングゲート電極として形成すると共に当該フローティ
ングゲート電極の表面に第２ＬＯＣＯＳ酸化膜を形成す
る第２工程と、前記半導体基板の表面に第１絶縁膜を堆
積し、前記不揮発性メモリセルの前記フローティングゲ
ート電極とコントロールゲート電極との間の絶縁膜を形
成すると共に前記第１ＬＯＣＯＳ酸化膜により素子分離
された領域に形成される高耐圧ＭＯＳトランジスタのゲ
ート電極下のゲート絶縁膜を形成する第３工程とを含
み、前記第１絶縁膜を前記不揮発性メモリセルの絶縁膜
と前記高耐圧ＭＯＳトランジスタのゲート絶縁膜とに兼
用したことを特徴とする。
【０００６】
【発明の実施の形態】本発明の半導体集積回路の製造方
法、具体的には、フラッシュメモリセル（スプリットゲ
ート型）及び高耐圧トランジスタを同一半導体基板上に
形成する方法について、図１〜図１５の断面図を用いて
具体的に説明する。尚、図１〜図１５は製造過程を示し
たものである。
法、具体的には、フラッシュメモリセル（スプリットゲ
ート型）及び高耐圧トランジスタを同一半導体基板上に
形成する方法について、図１〜図１５の断面図を用いて
具体的に説明する。尚、図１〜図１５は製造過程を示し
たものである。
【０００７】先ず、Ｐ型半導体基板（１）の表面に熱処
理を加えてシリコン酸化膜（２）を形成し、シリコン酸
化膜（２）の表面にシリコン窒化膜（３）を堆積し、シ
リコン窒化膜（３）の表面にフォトレジスト膜（４）を
塗布する。フォトレジスト膜（４）の表面にフォトマス
ク（図示せず）を介して紫外線を露光し、フォトレジス
ト膜（４）を現像して紫外線を露光した部分のみ除去す
る。更に、フォトレジスト膜（４）の除去部分に現れた
シリコン窒化膜（３）をエッチング除去する。図１はこ
の状態を示す。
理を加えてシリコン酸化膜（２）を形成し、シリコン酸
化膜（２）の表面にシリコン窒化膜（３）を堆積し、シ
リコン窒化膜（３）の表面にフォトレジスト膜（４）を
塗布する。フォトレジスト膜（４）の表面にフォトマス
ク（図示せず）を介して紫外線を露光し、フォトレジス
ト膜（４）を現像して紫外線を露光した部分のみ除去す
る。更に、フォトレジスト膜（４）の除去部分に現れた
シリコン窒化膜（３）をエッチング除去する。図１はこ
の状態を示す。
【０００８】フラッシュ（不揮発性）メモリと高耐圧Ｍ
ＯＳトランジスタと通常トランジスタが形成される領域
を図１に示す。次に、フォトレジスト膜（４）を例えば
酸素プラズマ中の灰化によって除去する。その後、熱処
理を加えて選択酸化し、素子分離用のＬＯＣＯＳ酸化膜
（５）を形成する。図２はこの状態を示す。
ＯＳトランジスタと通常トランジスタが形成される領域
を図１に示す。次に、フォトレジスト膜（４）を例えば
酸素プラズマ中の灰化によって除去する。その後、熱処
理を加えて選択酸化し、素子分離用のＬＯＣＯＳ酸化膜
（５）を形成する。図２はこの状態を示す。
【０００９】次に、ＬＯＣＯＳ酸化膜（５）を形成した
後不要となったシリコン窒化膜（３）をエッチング除去
し、シリコン窒化膜（３）を除去する工程で汚れたシリ
コン酸化膜（２）もエッチング除去する。この時、シリ
コン酸化膜（２）の膜厚は１００Å程度、ＬＯＣＯＳ酸
化膜（５）の膜厚は７０００〜８０００Å程度と膜厚差
が十分かけ離れている為、シリコン酸化膜（２）のエッ
チング除去に伴いＬＯＣＯＳ酸化膜（５）を１００Å程
度除去したとしても、ＬＯＣＯＳ酸化膜（５）の素子分
離機能に何ら支障はない。その後、Ｐ型半導体基板
（１）の表面に熱処理を加えてきれいなシリコン酸化膜
（６）を新たに形成する。図３はこの状態を示す。
後不要となったシリコン窒化膜（３）をエッチング除去
し、シリコン窒化膜（３）を除去する工程で汚れたシリ
コン酸化膜（２）もエッチング除去する。この時、シリ
コン酸化膜（２）の膜厚は１００Å程度、ＬＯＣＯＳ酸
化膜（５）の膜厚は７０００〜８０００Å程度と膜厚差
が十分かけ離れている為、シリコン酸化膜（２）のエッ
チング除去に伴いＬＯＣＯＳ酸化膜（５）を１００Å程
度除去したとしても、ＬＯＣＯＳ酸化膜（５）の素子分
離機能に何ら支障はない。その後、Ｐ型半導体基板
（１）の表面に熱処理を加えてきれいなシリコン酸化膜
（６）を新たに形成する。図３はこの状態を示す。
【００１０】次に、ＬＯＣＯＳ酸化膜（５）及びシリコ
ン酸化膜（６）の表面にポリシリコン（７）を堆積し、
ポリシリコン（７）の表面にシリコン窒化膜（８）を堆
積し、シリコン窒化膜（８）の表面にフォトレジスト膜
（９）を塗布する。フォトレジスト膜（９）を図１と同
様の処理で部分除去し、更にフォトレジスト膜（９）の
除去部分に現れたシリコン窒化膜（８）をエッチング除
去する。図４はこの状態を示す。
ン酸化膜（６）の表面にポリシリコン（７）を堆積し、
ポリシリコン（７）の表面にシリコン窒化膜（８）を堆
積し、シリコン窒化膜（８）の表面にフォトレジスト膜
（９）を塗布する。フォトレジスト膜（９）を図１と同
様の処理で部分除去し、更にフォトレジスト膜（９）の
除去部分に現れたシリコン窒化膜（８）をエッチング除
去する。図４はこの状態を示す。
【００１１】次に、フォトレジスト膜（９）を酸素プラ
ズマ中での灰化によって除去し、熱処理を加えて選択酸
化してＬＯＣＯＳ酸化膜（１０）を形成する。このＬＯ
ＣＯＳ酸化膜（１０）はフラッシュメモリのコントロー
ルゲート及びフローティングゲートの間の絶縁膜とな
る。その後、シリコン窒化膜（８）をエッチング除去す
る。図５はこの状態を示す。
ズマ中での灰化によって除去し、熱処理を加えて選択酸
化してＬＯＣＯＳ酸化膜（１０）を形成する。このＬＯ
ＣＯＳ酸化膜（１０）はフラッシュメモリのコントロー
ルゲート及びフローティングゲートの間の絶縁膜とな
る。その後、シリコン窒化膜（８）をエッチング除去す
る。図５はこの状態を示す。
【００１２】次に、ＬＯＣＯＳ酸化膜（１０）をマスク
にしてポリシリコン（７）をエッチング除去し、ポリシ
リコン（７）を除去する工程で汚れたシリコン酸化膜
（６）の一部もエッチング除去する。この時、ＬＯＣＯ
Ｓ酸化膜（１０）の下部に前記フラッシュメモリのフロ
ーティングゲート（１１）が形成される。その後、Ｐ型
半導体基板（１）の表面全体にＣＶＤ法による比較的高
温（７００〜８００℃）のシリコン酸化膜（１２）を２
００Å程度堆積する。シリコン酸化膜（１２）は、シリ
コン酸化膜（６）の残存分と、前記ＣＶＤ法の前に行わ
れる熱酸化膜と、前記ＣＶＤ法後に行われる熱酸化膜と
を含む。つまり、ＣＶＤ法による膜を熱酸化膜でサンド
イッチ状に挟み込む構造となっている。尚、前述のＣＶ
Ｄ法の前に行われる熱酸化膜は省略し、その分ＣＶＤ法
による膜を厚くしてもよい。
にしてポリシリコン（７）をエッチング除去し、ポリシ
リコン（７）を除去する工程で汚れたシリコン酸化膜
（６）の一部もエッチング除去する。この時、ＬＯＣＯ
Ｓ酸化膜（１０）の下部に前記フラッシュメモリのフロ
ーティングゲート（１１）が形成される。その後、Ｐ型
半導体基板（１）の表面全体にＣＶＤ法による比較的高
温（７００〜８００℃）のシリコン酸化膜（１２）を２
００Å程度堆積する。シリコン酸化膜（１２）は、シリ
コン酸化膜（６）の残存分と、前記ＣＶＤ法の前に行わ
れる熱酸化膜と、前記ＣＶＤ法後に行われる熱酸化膜と
を含む。つまり、ＣＶＤ法による膜を熱酸化膜でサンド
イッチ状に挟み込む構造となっている。尚、前述のＣＶ
Ｄ法の前に行われる熱酸化膜は省略し、その分ＣＶＤ法
による膜を厚くしてもよい。
【００１３】このシリコン酸化膜（１２）は、ＬＯＣＯ
Ｓ酸化膜（１０）では絶縁しきれないフラッシュメモリ
のコントロールゲート及びフローティングゲート（１
１）側面の絶縁膜となる。図６はこの状態を示す。この
工程により結果的にシリコン酸化膜（１２）を不揮発性
メモリセルの絶縁膜と高耐圧ＭＯＳトランジスタのゲー
ト絶縁膜とに兼用できることとなる。この兼用される膜
厚は３７０Å程度となる。
Ｓ酸化膜（１０）では絶縁しきれないフラッシュメモリ
のコントロールゲート及びフローティングゲート（１
１）側面の絶縁膜となる。図６はこの状態を示す。この
工程により結果的にシリコン酸化膜（１２）を不揮発性
メモリセルの絶縁膜と高耐圧ＭＯＳトランジスタのゲー
ト絶縁膜とに兼用できることとなる。この兼用される膜
厚は３７０Å程度となる。
【００１４】通常の５Ｖ程度の耐圧のＭＯＳトランジス
タではゲート絶縁膜が、高耐圧ＭＯＳトランジスタのゲ
ート絶縁膜に比べて薄くなる。そこで、薄いゲート絶縁
膜について次に説明する。シリコン酸化膜（１２）の表
面にフォトレジスト膜（１３）を塗布し、フォトレジス
ト膜（１３）を図１と同様の処理で通常の耐圧トランジ
スタの形成領域のみ部分除去する。その後、フォトレジ
スト膜（１３）の除去部分に現れたＣＶＤ法によるシリ
コン酸化膜（１２）をエッチング除去する。図７はこの
状態を示す。
タではゲート絶縁膜が、高耐圧ＭＯＳトランジスタのゲ
ート絶縁膜に比べて薄くなる。そこで、薄いゲート絶縁
膜について次に説明する。シリコン酸化膜（１２）の表
面にフォトレジスト膜（１３）を塗布し、フォトレジス
ト膜（１３）を図１と同様の処理で通常の耐圧トランジ
スタの形成領域のみ部分除去する。その後、フォトレジ
スト膜（１３）の除去部分に現れたＣＶＤ法によるシリ
コン酸化膜（１２）をエッチング除去する。図７はこの
状態を示す。
【００１５】次に、フォトレジスト膜（１３）を酸素プ
ラズマ中の灰化によって除去し、Ｐ型半導体基板（１）
の表面に熱処理を加え、全面にシリコン酸化膜（１４）
を形成する。この時、シリコン酸化膜（１４）の膜厚は
シリコン酸化膜（１２）の膜厚より薄く、通常耐圧のＭ
ＯＳトランジスタのゲート絶縁膜の膜厚（１７０Å程
度）に形成されることになる。図８はこの状態を示す。
ラズマ中の灰化によって除去し、Ｐ型半導体基板（１）
の表面に熱処理を加え、全面にシリコン酸化膜（１４）
を形成する。この時、シリコン酸化膜（１４）の膜厚は
シリコン酸化膜（１２）の膜厚より薄く、通常耐圧のＭ
ＯＳトランジスタのゲート絶縁膜の膜厚（１７０Å程
度）に形成されることになる。図８はこの状態を示す。
【００１６】次に、シリコン酸化膜（１２）（１４）が
形成されたＰ型半導体基板（１）の表面にポリシリコン
（１５）を堆積し、ポリシリコン（１５）の表面にフォ
トレジスト膜（１６）を塗布し、フォトレジスト膜（１
６）を図１と同様の処理でフラッシュメモリのコントロ
ールゲート及び高耐圧トランジスタのゲートの形成領域
以外のみ部分除去する。図９はこの状態を示す。
形成されたＰ型半導体基板（１）の表面にポリシリコン
（１５）を堆積し、ポリシリコン（１５）の表面にフォ
トレジスト膜（１６）を塗布し、フォトレジスト膜（１
６）を図１と同様の処理でフラッシュメモリのコントロ
ールゲート及び高耐圧トランジスタのゲートの形成領域
以外のみ部分除去する。図９はこの状態を示す。
【００１７】次に、フォトレジスト膜（１６）をマスク
にしてポリシリコン（１５）をエッチング除去し、残存
しているフォトレジスト膜（１６）を酸素プラズマ中の
灰化によって除去する。これより、フラッシュメモリセ
ルのコントロールゲート（１７）及び高耐圧トランジス
タのゲート（１８）及び通常耐圧のトランジスタのゲー
ト（５０）が形成される。図１０はこの状態を示す。
尚、（５１）はシリコン酸化膜（１２）（１４）を示
す。
にしてポリシリコン（１５）をエッチング除去し、残存
しているフォトレジスト膜（１６）を酸素プラズマ中の
灰化によって除去する。これより、フラッシュメモリセ
ルのコントロールゲート（１７）及び高耐圧トランジス
タのゲート（１８）及び通常耐圧のトランジスタのゲー
ト（５０）が形成される。図１０はこの状態を示す。
尚、（５１）はシリコン酸化膜（１２）（１４）を示
す。
【００１８】次に、図１０のＰ型半導体基板（１）の表
面にフォトレジスト膜（１９）を塗布し、フォトレジス
ト膜（１９）を図１と同様の処理でフラッシュメモリセ
ルのソース部分及び高耐圧トランジスタのドレイン部分
のみ除去し、その後、予め定められた条件で、フォトレ
ジスト膜（１９）の除去部分にリンを注入する。図１１
はこの状態を示す。
面にフォトレジスト膜（１９）を塗布し、フォトレジス
ト膜（１９）を図１と同様の処理でフラッシュメモリセ
ルのソース部分及び高耐圧トランジスタのドレイン部分
のみ除去し、その後、予め定められた条件で、フォトレ
ジスト膜（１９）の除去部分にリンを注入する。図１１
はこの状態を示す。
【００１９】次に、残存するフォトレジスト膜（１９）
を酸素プラズマ中の灰化によって除去し、Ｐ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
０）を堆積する。この時のシリコン酸化膜（２０）を成
膜する工程を利用して注入済のリンを熱拡散させ、フラ
ッシュメモリセルのソース領域（２１）及び高耐圧トラ
ンジスタのドレイン領域（２２）が形成される。つま
り、ＣＶＤ法によるシリコン酸化膜（２０）を使用して
フラッシュメモリセルのソース領域及び高耐圧トランジ
スタのドレイン領域を同一工程で形成できる。図１２は
この状態を示す。
を酸素プラズマ中の灰化によって除去し、Ｐ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
０）を堆積する。この時のシリコン酸化膜（２０）を成
膜する工程を利用して注入済のリンを熱拡散させ、フラ
ッシュメモリセルのソース領域（２１）及び高耐圧トラ
ンジスタのドレイン領域（２２）が形成される。つま
り、ＣＶＤ法によるシリコン酸化膜（２０）を使用して
フラッシュメモリセルのソース領域及び高耐圧トランジ
スタのドレイン領域を同一工程で形成できる。図１２は
この状態を示す。
【００２０】次に、シリコン酸化膜（２０）に対して異
方性エッチングを行い、詳しくは、Ｐ型半導体基板
（１）の表面が露出するまでエッチバックを行い、フラ
ッシュメモリセルのコントロールゲート（１７）及び高
耐圧トランジスタのゲート（１８）の両端にスペーサ
（２３）が形成される。図１３はこの状態を示す。次
に、フラッシュメモリセルのコントロールゲート（１
７）、高耐圧トランジスタのゲート（１８）及び通常耐
圧のトランジスタのゲート（５０）が露出している為、
図１３のＰ型半導体基板（１）の表面にＣＶＤ法による
シリコン酸化膜（２４）を堆積する。このシリコン酸化
膜（２４）の成膜時の熱によって、ソース領域（２１）
及びドレイン領域（２２）は更に熱拡散され、拡散の深
さがより深くなる。これより、フラッシュメモリセルの
ソース領域及び高耐圧トランジスタのドレイン領域は高
電圧の印加に耐えうる状態となる。
方性エッチングを行い、詳しくは、Ｐ型半導体基板
（１）の表面が露出するまでエッチバックを行い、フラ
ッシュメモリセルのコントロールゲート（１７）及び高
耐圧トランジスタのゲート（１８）の両端にスペーサ
（２３）が形成される。図１３はこの状態を示す。次
に、フラッシュメモリセルのコントロールゲート（１
７）、高耐圧トランジスタのゲート（１８）及び通常耐
圧のトランジスタのゲート（５０）が露出している為、
図１３のＰ型半導体基板（１）の表面にＣＶＤ法による
シリコン酸化膜（２４）を堆積する。このシリコン酸化
膜（２４）の成膜時の熱によって、ソース領域（２１）
及びドレイン領域（２２）は更に熱拡散され、拡散の深
さがより深くなる。これより、フラッシュメモリセルの
ソース領域及び高耐圧トランジスタのドレイン領域は高
電圧の印加に耐えうる状態となる。
【００２１】その後、フォトレジスト膜（２５）を塗布
し、フォトレジスト膜（２５）を図１と同様の処理でソ
ース領域（２１）及びドレイン領域（２２）以外の領域
のみ部分除去する。そして、フォトレジスト膜（２５）
の除去部分に不純物濃度の低いヒ素及び不純物濃度の高
いヒ素の順でイオン注入する。図１４はこの状態を示
す。不純物濃度の低いヒ素は大なるエネルギーで深く注
入し、不純物濃度の高いヒ素は小なるエネルギーで浅く
注入する。
し、フォトレジスト膜（２５）を図１と同様の処理でソ
ース領域（２１）及びドレイン領域（２２）以外の領域
のみ部分除去する。そして、フォトレジスト膜（２５）
の除去部分に不純物濃度の低いヒ素及び不純物濃度の高
いヒ素の順でイオン注入する。図１４はこの状態を示
す。不純物濃度の低いヒ素は大なるエネルギーで深く注
入し、不純物濃度の高いヒ素は小なるエネルギーで浅く
注入する。
【００２２】次に、フォトレジスト膜（２５）を酸素プ
ラズマ中の灰化によって除去し、図１４のＰ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
６）を堆積する。この時、シリコン酸化膜（２６）の熱
によって、注入済の不純物濃度の異なる２種類のヒ素が
活性化され、フラッシュメモリセルのドレイン、高耐圧
トランジスタのソース、及び通常耐圧トランジスタのド
レインソースとなる領域（２７）が二重拡散構造で形成
される。その後、シリコン酸化膜（２４）（２６）をエ
ッチング除去して、フラッシュメモリセルのドレイン、
高耐圧トランジスタのソース、及び通常耐圧トランジス
タのドレインソースとなる領域（２７）を露出させ、こ
のソースドレイン領域（２７）にアルミ電極（２８）を
結合して端子が形成される。図１５はこの状態を示す。
ラズマ中の灰化によって除去し、図１４のＰ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
６）を堆積する。この時、シリコン酸化膜（２６）の熱
によって、注入済の不純物濃度の異なる２種類のヒ素が
活性化され、フラッシュメモリセルのドレイン、高耐圧
トランジスタのソース、及び通常耐圧トランジスタのド
レインソースとなる領域（２７）が二重拡散構造で形成
される。その後、シリコン酸化膜（２４）（２６）をエ
ッチング除去して、フラッシュメモリセルのドレイン、
高耐圧トランジスタのソース、及び通常耐圧トランジス
タのドレインソースとなる領域（２７）を露出させ、こ
のソースドレイン領域（２７）にアルミ電極（２８）を
結合して端子が形成される。図１５はこの状態を示す。
【００２３】以上より、不揮発性メモリセルのフローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜と、高耐圧ＭＯＳトランジスタのゲート電極下のゲ
ート絶縁膜を同一工程で形成できる為、製造工程数を削
減できる。本発明では不揮発性メモリセルのフローティ
ングゲート電極とコントロールゲート電極との間の絶縁
膜の膜厚を優先して、この膜厚に高耐圧ＭＯＳトランジ
スタのゲート電極下のゲート絶縁膜の膜厚を合わせるよ
うにした。これにより、兼用が可能となっている。
ィングゲート電極とコントロールゲート電極との間の絶
縁膜と、高耐圧ＭＯＳトランジスタのゲート電極下のゲ
ート絶縁膜を同一工程で形成できる為、製造工程数を削
減できる。本発明では不揮発性メモリセルのフローティ
ングゲート電極とコントロールゲート電極との間の絶縁
膜の膜厚を優先して、この膜厚に高耐圧ＭＯＳトランジ
スタのゲート電極下のゲート絶縁膜の膜厚を合わせるよ
うにした。これにより、兼用が可能となっている。
【００２４】即ち、図１５において、不揮発性メモリセ
ルのフローティングゲート電極とコントロールゲート電
極との間の絶縁膜となるシリコン酸化膜（５１）（シリ
コン酸化膜（１２）（１４））は例えば、３７０Å程度
必要となる。そこで、通常のＭＯＳトランジスタのゲー
ト電極下のゲート絶縁膜（シリコン酸化膜（１４））の
膜厚を１７０Å程度と設定すると、シリコン酸化膜（１
２）は２００Å程度にすればよい。
ルのフローティングゲート電極とコントロールゲート電
極との間の絶縁膜となるシリコン酸化膜（５１）（シリ
コン酸化膜（１２）（１４））は例えば、３７０Å程度
必要となる。そこで、通常のＭＯＳトランジスタのゲー
ト電極下のゲート絶縁膜（シリコン酸化膜（１４））の
膜厚を１７０Å程度と設定すると、シリコン酸化膜（１
２）は２００Å程度にすればよい。
【００２５】
【発明の効果】本発明によれば、不揮発性メモリセルの
フローティングゲート電極とコントロールゲート電極と
の間の絶縁膜と、高耐圧ＭＯＳトランジスタのゲート電
極下のゲート絶縁膜を同一工程で形成できる為、製造工
程数を削減できる利点が得られる。
フローティングゲート電極とコントロールゲート電極と
の間の絶縁膜と、高耐圧ＭＯＳトランジスタのゲート電
極下のゲート絶縁膜を同一工程で形成できる為、製造工
程数を削減できる利点が得られる。
【図１】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図２】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図３】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図４】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図５】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図６】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図７】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図８】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図９】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図１０】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１１】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１２】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１３】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１４】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１５】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
Claims (3)
- 【請求項１】 不揮発性メモリと高耐圧ＭＯＳトランジ
スタとを同一の半導体基板上に作成するようにした半導
体集積回路の製造方法であって、 一導電型の半導体基板の表面に素子分離用の第１ＬＯＣ
ＯＳ酸化膜を形成する第１工程と、 不揮発性メモリセルのフローティングゲート電極を形成
するために前記半導体基板の表面に第１導電膜を堆積
し、該第１導電膜表面に第２ＬＯＣＯＳ酸化膜を形成す
る第２工程と、 前記半導体基板の表面に第１絶縁膜を堆積し、前記不揮
発性メモリセルの前記フローティングゲート電極とコン
トロールゲート電極との間の絶縁膜を形成すると共に前
記第１ＬＯＣＯＳ酸化膜により素子分離された領域に形
成される高耐圧ＭＯＳトランジスタのゲート絶縁膜を形
成する第３工程とを含むことを特徴とする半導体集積回
路の製造方法。 - 【請求項２】 不揮発性メモリと、高耐圧ＭＯＳトラン
ジスタと、通常の耐圧のＭＯＳトランジスタを同一の半
導体基板上に作成するようにした半導体集積回路の製造
方法であって、 一導電型の半導体基板の表面に素子分離用の第１ＬＯＣ
ＯＳ酸化膜を形成する第１工程と、 不揮発性メモリセルのフローティングゲート電極を形成
するために前記半導体基板の表面に第１導電膜を堆積
し、該第１導電膜表面に第２ＬＯＣＯＳ酸化膜を形成す
る第２工程と、 前記半導体基板の表面に第１絶縁膜を堆積し、前記不揮
発性メモリセルの前記フローティングゲート電極とコン
トロールゲート電極との間の絶縁膜を形成すると共に前
記第１ＬＯＣＯＳ酸化膜により素子分離された領域に形
成される高耐圧ＭＯＳトランジスタのゲート絶縁膜を形
成する第３工程と、 前記半導体基板の表面に第２絶縁膜を堆積し、前記第１
ＬＯＣＯＳ酸化膜により素子分離された領域に形成され
る前記通常の耐圧のＭＯＳトランジスタのゲート絶縁膜
を形成する第４工程とを含むことを特徴とする半導体集
積回路の製造方法。 - 【請求項３】 不揮発性メモリと高耐圧ＭＯＳトランジ
スタとがＬＯＣＯＳ酸化膜により分離され同一の半導体
基板上に形成されている半導体集積回路であって、不揮
発性メモリセルのフローティングゲート電極とコントロ
ールゲート電極との間の絶縁膜と高耐圧ＭＯＳトランジ
スタのゲート絶縁膜とが同一の工程で製造されているこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229517A JPH1168070A (ja) | 1997-08-26 | 1997-08-26 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229517A JPH1168070A (ja) | 1997-08-26 | 1997-08-26 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168070A true JPH1168070A (ja) | 1999-03-09 |
Family
ID=16893422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9229517A Pending JPH1168070A (ja) | 1997-08-26 | 1997-08-26 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168070A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393147B1 (ko) * | 2000-06-26 | 2003-07-31 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 기억 장치 및 이를 제조하기 위한 방법 |
| KR100417368B1 (ko) * | 2000-06-09 | 2004-02-05 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| JP2005159361A (ja) * | 2003-11-26 | 2005-06-16 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ装置の製造方法 |
| JP2007273593A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| US7915655B2 (en) | 2007-03-28 | 2011-03-29 | Ricoh Company, Ltd. | Semiconductor device |
| US7928445B2 (en) | 2007-03-28 | 2011-04-19 | Ricoh Company, Ltd. | Semiconductor MOS transistor device |
-
1997
- 1997-08-26 JP JP9229517A patent/JPH1168070A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417368B1 (ko) * | 2000-06-09 | 2004-02-05 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| EP1162658A3 (en) * | 2000-06-09 | 2004-11-24 | SANYO ELECTRIC Co., Ltd. | Method of manufacturing semiconductor device |
| US6933197B2 (en) | 2000-06-09 | 2005-08-23 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| KR100393147B1 (ko) * | 2000-06-26 | 2003-07-31 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 기억 장치 및 이를 제조하기 위한 방법 |
| JP2005159361A (ja) * | 2003-11-26 | 2005-06-16 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ装置の製造方法 |
| JP2007273593A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| US7915655B2 (en) | 2007-03-28 | 2011-03-29 | Ricoh Company, Ltd. | Semiconductor device |
| US7928445B2 (en) | 2007-03-28 | 2011-04-19 | Ricoh Company, Ltd. | Semiconductor MOS transistor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5188976A (en) | Manufacturing method of non-volatile semiconductor memory device | |
| US6646313B2 (en) | Semiconductor integrated circuit device and having deposited layer for gate insulation | |
| JP3260194B2 (ja) | Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置 | |
| JPH09102553A (ja) | 半導体装置及びその製造方法 | |
| KR950034731A (ko) | 비휘발성 반도체 메모리장치의 제조방법 | |
| US5641696A (en) | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device | |
| JPH02222174A (ja) | Ｍｏｓ型半導体装置 | |
| JP3461107B2 (ja) | 半導体集積回路の製造方法 | |
| US6919611B2 (en) | Semiconductor memory reducing current consumption and narrow channel effect and method of manufacturing the same | |
| JP2001257328A (ja) | 不揮発性半導体記憶装置を含む半導体装置 | |
| JPH0831539B2 (ja) | 不揮発性メモリの製造方法 | |
| JPH1140780A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20010112072A (ko) | 반도체 장치의 제조 방법 | |
| KR950021134A (ko) | 반도체소자의 콘택 형성방법 | |
| JPH0449270B2 (ja) | ||
| JPH08250725A (ja) | 半導体装置 | |
| KR19990060607A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR0167253B1 (ko) | 반도체 소자 제조방법 | |
| KR100213981B1 (ko) | 마스크 롬의 제조방법 | |
| KR100252925B1 (ko) | 반도체 장치의 플래쉬 이피롬 제조방법 | |
| JPS6231177A (ja) | 不揮発性半導体記憶装置 | |
| JPH06120453A (ja) | 半導体装置の製造方法 | |
| JP3630484B2 (ja) | 不揮発性メモリの製造方法 | |
| CN114284211A (zh) | 半导体器件的制作方法及存储器的制作方法 | |
| KR100456581B1 (ko) | 플랫 셀 마스크 롬 장치의 제조 방법 |