JPH02222174A - Ｍｏｓ型半導体装置 - Google Patents

Ｍｏｓ型半導体装置

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JPH02222174A
JPH02222174A JP1042403A JP4240389A JPH02222174A JP H02222174 A JPH02222174 A JP H02222174A JP 1042403 A JP1042403 A JP 1042403A JP 4240389 A JP4240389 A JP 4240389A JP H02222174 A JPH02222174 A JP H02222174A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、素子分離領域の基板面に反転防止用の高濃度
不純物層を有するＭＯＳ型半導体装置に関する。
（従来の技術） 近年ＭＯＳ型集積回路の素子の微細化と高集積化が著し
く進んでいる。これに伴い、素子間の分離と接合耐圧の
両立が難しくなってきている。
その事情をＥＰＲＯＭまたはＥ２　ＰＲＯＭの選択ゲー
ト部に着目して以下に具体的に説明する。
第５図（ａ）（ｂ）は、例えばＮＡＮＤセル型のＥ２　
ＦＲＯＭの隣接する二つの選択ゲートＭＯＳ＋−ランジ
スタ部の構造を示している。ｐ−型シリコン基板１に素
子分離絶縁膜２で分離された素子領域か設けられ、それ
ぞれの領域にゲート絶縁膜］、Ｏを介してケート電極１
１か形成されている。ここでは、二つのＭＯＳトランジ
スタのゲト電極１１は、素子分離絶縁膜２］二を通って
連続的に配設され、このゲート電極］１に自己整合的に
ソース、ドレインとなるｎ生型層９が拡散形成されてい
る。素子分離絶縁膜２の下には、フィールド反転防止の
ためのｐ型層１２が全面に亙って形成され、更に素子分
離領域中央部には素子分離を確実にするために高濃度の
ｐ生型層］３が形成されている。Ｅ２　ＦＲＯＭのよう
に電気的書替え時にゲート電極或いはトレイン、ソース
なとの高電圧を印加する必要があるものでは、素子分離
領域に形成される寄生ＭＯＳｈランジスタの導通を防止
するためにこの様な菌濃度ｐ十型層１３を設けることか
必要になる。ＭＯＳ＋−ランジスタのソース、トレイン
拡散層の一方、図では上部のトレイン側となるｎ生型層
９には、ビット線が接続されるコンタクト部］４が所定
の面積を確保して設けられている。
この様な構造において、素子分離を確実にするためには
、高濃度ｐ生型層１３のエツジをコンタクト部］４側に
一定距離以上突出すことか必要である。この距離（第５
図（ａ）にＡで示す）が例えば０．５μｍ程度以下にな
ると、電界の回り込みによりフィールド反転電圧は大き
く低下し、ｐ＋型層１Ｂを設けた意味かなくなってしま
う。
一方素子分離領域の高濃度ｐ生型層１３は、素子領域の
ｎ生型層９から所定距離熱れていないと、接合耐圧の低
下を来たす。従ってｎ生型層９とｐ生型層１３間の最短
距離（第５図（ａ）においてはコンタクト部］４とｐ生
型層１３のエツジの間の距離Ｂ）か例えば１μｍ程度以
下になると、ｎ生型層９とｐ生型層］３とか事実上分離
されずに接触し、著しい耐圧低下をもたらす。耐圧低下
をもたらさず、反転電圧低下ももたらさないためには、
距＠Ａ、Ｂを十分に確保しなければならな０゜これはよ
り一層の同集積化を阻害する。
同様の問題は、Ｅ２ＰＲＯＭに限らず、同様の構成を含
む他のＭＯＳ集積回路にも当然ある。
（発明か解決しようとする課題） 以上のように同集積化したＭＯＳ集積回路において、素
子分離領域中央部に高濃度不純物層を設けた場合、素子
分離能力と耐圧を両立させることが難しくなり、結局よ
り一層の高集積化が進められない、という問題があった
。
本発明は、この様な問題を解決したＭＯＳ型半導体装置
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかるＭＯＳ型半導体装置は、少なくとも二つ
のＭＯＳＩ−ランジスタが素子分離領域を挟んで形成さ
れ、両ＭＯＳトランジスタのゲート電極配線が素子分離
領域」二を通って連続的に形成され、両ＭＯＳトランジ
スタのソース、ドレイン拡散層のうちゲート電極配線の
一方側にある拡散層にコンタクト部か設けられ、且つ素
子分離領域の中央部基板面にゲート電極配線の位置から
コンタクト部側に所定距離突出たエツジを持つ反転防止
用の高濃度不純物層が形成された構造を基本とし、この
様な構造において、ゲート電極配線パターンの前記素子
分離領域上の部分に、前記エツジからの所定距離を確保
するための凹部を設けたことを特徴とする。
（作用） 本発明によれば、素子分離領域の反転防止用の高濃度不
純物層のゲート電極配線から突出す距離、および素子領
域からの距離を必要な値に保ち、従って接合耐圧および
素子分離能力を十分確保しながら、−層の素子の高集積
化を図ることかできる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、ＮＡＮＤセル型Ｅ２　ＰＲＯＭの実施例の隣
接する二つのＮＡＮＤセル部を示す平面図であり、第２
図（ａ）（ｂ）はそのＡ−Ａ−およびＢ−Ｂ−断面図で
ある。一つのＮＡＮＤセルに着目してその構成を説明す
る。ｐ−型シリコン基板１の素子分離絶縁膜２で分離さ
れた領域に、この実施例では４個のメモリセルＭ１〜Ｍ
４と選択ゲートとじてのＭＯＳ＋−ランジスタＳｌ、Ｓ
２が形成されている。各メモリセルは、基板１上に熱酸
化膜からなる第］グーＩ・絶縁膜３を介して第１層多結
晶シリコン膜により浮遊ゲート４　（４１。
４２、・・・）か形成され、この−にに第２ゲート絶縁
膜５を介して第２層多結晶シリコン膜による制御ゲート
６　（６，，６２，・・・）か形成されて構成されてい
る。各メモリセルの浮遊ゲート４が電荷蓄積層である。
各メモリセルの制御ゲート６はそれぞれワード線ｗＬ　
（ＷＬ、、ＷＬ２．　・・・）を構成している。メモリ
セルのソース、ドレインとなるｎ十型層９は隣接するも
の同士で共用する形で４個のメモリセルが直列接続され
ている。そしてこの実施例では、トレイン側、ソース側
に選択ＭＯＳトランジスタＳＴ、Ｓ２が接続されて一つ
のＮＡＮＤセルが構成されている。選択ＭＯＳ）ランジ
スタＳ、、Ｓ２はここでは、ゲート絶縁膜］０干に一層
のゲート電極１１．．１１２を示しているが、実際には
これらのゲート電極１］−はメモリセル部と同じ２層多
結晶シリコン膜を用いて形成される。全体はＣＶＤ酸化
膜７により覆われ、この上にメモリセルに対して選択Ｍ
ＯＳトランジスタＳ１のトレインであるｎ＋型層９にコ
ンタクトするビット線ＢＬとしてのへρ配線８が配設さ
れている。このピント線コンタクト部１４には通常重ね
てｎ型不純物かドープされる。
図では二つのＮＡＮＤセルを示しているが、実際は多く
のＮＡＮＤセルが配列され、それらの制御ゲート６は素
子分離領域上を通って連続的に配設されてワード線ＷＬ
を構成する。また、選択ＭＯＳ）ランジスタＳ１．Ｓ２
のゲート電極１１もワード線方向に連続的に配設されて
いる。
そして、ビット線側の選択ＭＯＳ）ランジスタＳ１のゲ
ート電極］］１に着目すると、その幅は一様ではなく、
素子分離領域上に凹部１５が形成されている。
第３図（ａ）（ｂ）は、上述のビット線側の隣接する二
つの選択ＭＯＳＩ−ランジスタ部の構造を拡大して示す
平面図とそのＡ−Ａ″断面図である。
素子分離絶縁膜２の下には反転防止のため、全体にｐｘ
層１２が形成され、更にその中央部に高濃度のｐ十型層
１Ｂか形成されている。ｐ十型層１３のコンタクト部１
４側は前述のように電界の回り込みによる素子分離能力
低下を防止するために、そのエツジをゲート電極から所
定距離Ａだけ突出させることが必要であり、また耐圧確
保のだめｎ十型層９との間に所定距離Ｂを設けることが
必要である。この実施例では、ゲート電極１１１に対し
て素子分離領域上で凹部１５を形成することにより、こ
れを実現している。従ってゲート電極］１１の幅（ゲー
ト長）は、ｄｌであるのに対し、凹部１５ではその幅が
ｄ２と小さくなっている。もしこのビット線側の選択Ｍ
ＯＳトランジスタのゲート電極１１．の幅ｄ、が最初加
工寸法であるとすれば、凹部１５を設けることは難しい
。
しかしビット線コンタクト側の選択ＭＯＳ）ランジスタ
のゲート長は、通常最小加工寸法よりは大きい値に設定
される。何故なら、この種のＥ２　ＰＲＯＭではデータ
書込みや消去時にビット線に高電圧が印加されるため、
ビット線側の選択ＭＯＳ）ランジスタはメモリセルやソ
ース側の選択ＭＯＳ）ランジスタに比べて高いパンチス
ルー耐圧を確保する必要があるからである。従って、凹
部１５を設けることは加工」二問題ない。
第４図（ａ）〜（ｃ）は、」−記したビット線側の選択
ＭＯＳ）ランジスタ部に着目して具体的な製造工程を説
明するための図である。ｐ−型シリコン基板１に５００
人程堆積熱酸化膜２］を形成し、この上にＬＯＣＯ８法
の耐酸化性マスクとなる窒化膜２２を２０００人程度堆
積し、これをパターニングする。そして窒化膜２２をマ
スクとして、素子分離領域にＢ十をイオン注入する。例
えば加速電圧１００ｋｅＶ　　ドーズ量７　Ｅ　１２　
／　ｃｍ　２として、比較的低濃度のＢイオン注入層１
２′を形成する。次いで素子分離領域の中央部にのみ開
口を持つフォトレジスト・マスク２３を形成して再度Ｂ
＋をイオン注入する。このときイオン注入条件は例えば
、加速電圧１００ｋｅＶ、　　ドーズ量３　Ｅ　１３　
／　ｃｍ　”として高濃度Ｂイオン注入層１３′を形成
する（第４図（ａ））。そしてフォトレジスト除去後、
１０００℃で水素燃焼酸化を行なって８５００人］Ｏ 程度の素子分離絶縁膜２を形成し、耐酸化性マスクとし
て用いた窒化膜を除去する。この工程でイオン注入され
た不純物は活性化され、ｐ型層１２およびｐ生型層１３
が形成される（第４図（ｂ））。次いで例えば９００℃
のＨＣｇ酸化で約４３０人の熱酸化膜からなるゲート絶
縁膜１゜を形成し、この上にＣＶＤにより多結晶シリコ
ン膜を堆積してＰＯＣρ３を含むガス中で９００’Ｃ。
３０分熱処理を行なって多結晶シリコン膜中にリンを拡
散させる。そして多結晶シリコン膜をパタニングしてゲ
ート電極１１１を形成する（第４図（Ｃ））。
この実施例のＥ２　ＦＲＯＭの動作例を、第１図のＭ１
〜Ｍ４からなるＮＡＮＤセル部に着目して説明すると次
の通りである。データ書込みおよび消去は、各メモリセ
ルの浮遊ゲートと基板間でＦ−Ｎｌ−ンネリングを利用
した電子のやりとりにより行なう。例えばテータ消去は
、全てのワード線ＷＬ、〜Ｗ　Ｌ　、、および選択ゲー
ト制御線５ＤＳＳに２０Ｖ程度の高電圧を印加し、ビッ
ト線を０Ｖとして、ＮＡＮＤセルを構成する全てのメモ
リセルで基板から浮遊ゲートに電子を注入する。
これにより、メモリセルはしきい値が負方向に移動した
消去状態が得られる。データ書込みは、ビット線から遠
い方のメモリセルＭ４から順に行なう。先すメモリセル
Ｍ４での書込みは、選択ワド線ＷＬ４を０■とし、これ
よりビット線側の全てのワード線ＷＬ、〜ＷＬ３および
選択ゲート線ＳＤに２０Ｖ程度の高電圧を印加し、ビッ
ト線に２０Ｖ程度の高電圧を印加する。これにより、メ
モリセルＭ４において浮遊ゲートの電子が基板に放出さ
れ、しきい値電圧が正方向に移動した状態が得られる。
以下順にワード線ＷＬ３　、ＷＬ２　。
・・をＯとすることにり同様に書込みを行なう。ブタ続
出しは、選択ワード線に５Ｖ程度の読出し電圧を印加し
、それよりビット線側のワード線および選択ゲート線Ｓ
Ｄ、ＳＳに中間電位を与え、ビット線に１Ｖ程度の電圧
を与えて電流が流れるか否かを検出することにより行な
う。
この実施例によれば、ゲート電極１１１のバタ］　２ ンに素子分離領域上で凹部］５を設けることによって、
反転防止用のｐ生型層１３のエツジからゲート電極］１
１までの距離Ａを所定の値確保し、またｎ生型層９から
ｐ生型層１３までの距離Ｂも所定の値確保して、従来よ
りもビット線コンタクト部１４をゲート電極よりに配置
することができる。つまり、素子分離能力や耐圧を低下
させることなく、従来よりＥ２　ＰＲＯＭアレイの高密
度化を実現することができる。
本発明は、」二記実施例に限られない。例えば実施例で
は、ゲート電極配線に設ける凹部を方形パターンとした
が、半円形やＶ字形等、要するにゲト電極の一辺が素子
分離領域上で後退するバタンであればよい。また実施例
では、ＮＡＮＤセル型のＥ２　ＦＲＯＭに適用した場合
を説明したが、他の形式のＥ２ＰＲＯＭやＥＰＲ’ＯＭ
、更にＭＯＳＩ−ランジスタが同様にゲート電極を共通
にして隣接配置される構造を持つ全てのＭＯＳ型集積回
路に本発明を適用することが可能である。
］　３ ［発明の効果コ 以上のべたように本発明によれば、素子分離能力や耐圧
を低下させることなく、ＭＯＳ型半導体装置の高密度集
積化を図ることかできる。
【図面の簡単な説明】
わ第１図は本発明の一実施例のＥ２　ＦＲＯＭを示す平
面図、第２図（ａ）（ｂ）はそのＡ−Ａ−およびＢ−Ｂ
−断面図、第３図（ａ）（ｂ）はその要部を拡大して示
す平面図とそのＡ−Ａ−断面図、第４図（ａ）〜（ｃ）
はその製造工程を説明するための断面図、第５図（ａ）
（ｂ）は従来のＥ２ＰＲＯＭを示す平面図とそのＡ−Ａ
−断面図である。 １・・・ｐ−型シリコン基板、２・・・素子分離絶縁膜
、３．５．１０・・・ゲート絶縁膜、４・・・浮遊ケ−
１・、６・・・制御ゲート、７・・ＣＶＤ酸化膜、８・
Ａ、Ｑ配線（ビット線）、９・・・ｎ生型層（ソース、
ドレイン拡散層）、１１・・・ゲート電極、１２・・・
ｐ型層（反転防止用不純物層）、１３・・・ｐ生型層（
反転防止用高濃度不純物層）、１４・・・コンタクト部
、］　５　・ 凹部。

Claims (2)

    【特許請求の範囲】
  1. （１）少なくとも二つのＭＯＳトランジスタが素子分離
    領域を挟んで形成され、両ＭＯＳトランジスタのゲート
    電極配線が素子分離領域上を通って連続的に形成され、
    両ＭＯＳトランジスタのソース、ドレイン拡散層のうち
    ゲート電極配線の一方側にある拡散層にコンタクト部が
    設けられ、且つ素子分離領域の中央部基板面にゲート電
    極配線の位置からコンタクト部側に所定距離突出たエッ
    ジを持つ反転防止用の高濃度不純物層が形成されたＭＯ
    Ｓ型半導体装置において、前記ゲート電極配線パターン
    の前記素子分離領域上の部分に、前記エッジからの所定
    距離を確保するための凹部を設けたことを特徴とするＭ
    ＯＳ型半導体装置。
  2. （２）前記ＭＯＳトランジスタはＥ＾２ＰＲＯＭメモリ
    セルアレイの選択ゲートであり、前記コンタクト部はビ
    ット線コンタクト部である請求項１記載のＭＯＳ型半導
    体装置。
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