JPH1168104A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH1168104A JPH1168104A JP9229533A JP22953397A JPH1168104A JP H1168104 A JPH1168104 A JP H1168104A JP 9229533 A JP9229533 A JP 9229533A JP 22953397 A JP22953397 A JP 22953397A JP H1168104 A JPH1168104 A JP H1168104A
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Abstract
(57)【要約】
【課題】 ホットキャリアによるトランジスタ特性の劣
化を抑え、デバイスの信頼性を向上させるＭＩＳＦＥＴ
及びその製造方法を提供する。 【解決手段】 シリコン基板１に異なる面方位（０１
１，００１）が現れるように段差部を形成し、この段差
部の酸化速度の面方位依存性を利用し、ドレイン２近傍
のゲート酸化膜５の膜厚をチャネル領域の膜厚に対して
薄く形成し、前記ドレイン２近傍における反転閾値電圧
が、前記チャネル領域の反転閾値電圧に比べて、ゲート
酸化膜５の容量を増加させ、負方向にシフトするように
構成してなる。
化を抑え、デバイスの信頼性を向上させるＭＩＳＦＥＴ
及びその製造方法を提供する。 【解決手段】 シリコン基板１に異なる面方位（０１
１，００１）が現れるように段差部を形成し、この段差
部の酸化速度の面方位依存性を利用し、ドレイン２近傍
のゲート酸化膜５の膜厚をチャネル領域の膜厚に対して
薄く形成し、前記ドレイン２近傍における反転閾値電圧
が、前記チャネル領域の反転閾値電圧に比べて、ゲート
酸化膜５の容量を増加させ、負方向にシフトするように
構成してなる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ及びその製造方法に係り、特に極微細なＭＩＳＦＥ
Ｔ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：金属−絶縁体半導体 電界効果型トランジ
スタ）において、ホットキャリア劣化耐性を向上させる
構造及びその製造方法に関するものである。
スタ及びその製造方法に係り、特に極微細なＭＩＳＦＥ
Ｔ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：金属−絶縁体半導体 電界効果型トランジ
スタ）において、ホットキャリア劣化耐性を向上させる
構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、例えば、 （１）「ホットキャリア効果」武田 英次著 日経マグ
ロウビル社発行、ｐｐ．６３〜７１ （２）Ｋ．Ｔａｎｉｇｕｃｈｉ ｅｔ ａｌ．；Ｍａｔ
ｅｒ．Ｒｅｓ．Ｐｒｏｃ．１０５（１９８８）ｐｐ．１
３９〜１４４などに記載されるものがある。
は、例えば、 （１）「ホットキャリア効果」武田 英次著 日経マグ
ロウビル社発行、ｐｐ．６３〜７１ （２）Ｋ．Ｔａｎｉｇｕｃｈｉ ｅｔ ａｌ．；Ｍａｔ
ｅｒ．Ｒｅｓ．Ｐｒｏｃ．１０５（１９８８）ｐｐ．１
３９〜１４４などに記載されるものがある。
【０００３】ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）ＦＥＴは、超ＬＳＩ技術の中で
も中心的なデバイスとして使用されているが、素子の微
細化が進むにつれて、その信頼性の確保は重要な課題と
なっている。中でも、上記文献（１）に開示されている
ように、ゲート酸化膜へのホットキャリア注入によるト
ランジスタ特性の劣化は、素子の長期信頼性を大きく劣
化させることが知られており、これを抑制することが必
要である。
ｉｃｏｎｄｕｃｔｏｒ）ＦＥＴは、超ＬＳＩ技術の中で
も中心的なデバイスとして使用されているが、素子の微
細化が進むにつれて、その信頼性の確保は重要な課題と
なっている。中でも、上記文献（１）に開示されている
ように、ゲート酸化膜へのホットキャリア注入によるト
ランジスタ特性の劣化は、素子の長期信頼性を大きく劣
化させることが知られており、これを抑制することが必
要である。
【０００４】かかるホットキャリアによる劣化現象につ
いて簡単に説明する。ホットキャリア注入機構は数多く
存在するが、ここでは通常の動作温度領域において、最
も激しい劣化を引き起こす注入機構について説明する。
図１３はかかる従来のＭＯＳＦＥＴのホットキャリア劣
化の概念図である。この図において、２１はシリコン基
板、２２は高濃度不純物層（ドレイン）、２３は高濃度
不純物層（ソース）、２４は低濃度不純物層、２５はゲ
ート酸化膜、２６はゲート電極、２７はサイドウォール
である。
いて簡単に説明する。ホットキャリア注入機構は数多く
存在するが、ここでは通常の動作温度領域において、最
も激しい劣化を引き起こす注入機構について説明する。
図１３はかかる従来のＭＯＳＦＥＴのホットキャリア劣
化の概念図である。この図において、２１はシリコン基
板、２２は高濃度不純物層（ドレイン）、２３は高濃度
不純物層（ソース）、２４は低濃度不純物層、２５はゲ
ート酸化膜、２６はゲート電極、２７はサイドウォール
である。
【０００５】この図に示すように、素子の微細化により
ドレイン接合近傍２２Ａには高電界が印加される。この
電界によりキャリアは加速され、ドレイン近傍でシリコ
ン原子と衝突電離を起こす。この時、発生する電子と正
孔がゲート酸化膜２５中に注入され、ゲート酸化膜２５
中でトラップとして働くことにより、ＭＯＳＦＥＴのト
ランジスタ特性を変動させる。
ドレイン接合近傍２２Ａには高電界が印加される。この
電界によりキャリアは加速され、ドレイン近傍でシリコ
ン原子と衝突電離を起こす。この時、発生する電子と正
孔がゲート酸化膜２５中に注入され、ゲート酸化膜２５
中でトラップとして働くことにより、ＭＯＳＦＥＴのト
ランジスタ特性を変動させる。
【０００６】ホットキャリア３０はドレイン接合近傍２
２Ａの高電界により発生するため、図１３に示すよう
に、ドレイン接合近傍２２Ａの不純物濃度を下げた低濃
度不純物層２４を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）−ＭＯＳＦＥＴ構造にすることに
より、電界を緩和することができ、ホットキャリア３０
の発生を抑制することができる。このため、ＬＤＤ−Ｍ
ＯＳＦＥＴ構造がホットキャリア抑制に広く用いられて
きた。なお、図１３において、２８は空乏層、２９はチ
ャネル電流を示している。
２Ａの高電界により発生するため、図１３に示すよう
に、ドレイン接合近傍２２Ａの不純物濃度を下げた低濃
度不純物層２４を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）−ＭＯＳＦＥＴ構造にすることに
より、電界を緩和することができ、ホットキャリア３０
の発生を抑制することができる。このため、ＬＤＤ−Ｍ
ＯＳＦＥＴ構造がホットキャリア抑制に広く用いられて
きた。なお、図１３において、２８は空乏層、２９はチ
ャネル電流を示している。
【０００７】
【発明が解決しようとする課題】しかしながら、半導体
素子の微細化に伴い、ＬＤＤ−ＭＯＳＦＥＴ構造におい
ても、ドレイン近傍に高電界が加わるようになり、ホッ
トキャリアによるトランジスタ特性の劣化が問題となっ
ている。図１４はホットキャリアによるｎチャネルトラ
ンジスタ特性の劣化の様子を示す図であり、図１４
（ａ）はゲート電圧ＶG （Ｖ）に対する基板電流Ｉ
BB（Ａ）を示す図、図１４（ｂ）はゲート電圧Ｖ
G （Ｖ）に対する伝達コンダクタンス劣化の変化量（Δ
Ｇm ／Ｇm0）を示す図である。
素子の微細化に伴い、ＬＤＤ−ＭＯＳＦＥＴ構造におい
ても、ドレイン近傍に高電界が加わるようになり、ホッ
トキャリアによるトランジスタ特性の劣化が問題となっ
ている。図１４はホットキャリアによるｎチャネルトラ
ンジスタ特性の劣化の様子を示す図であり、図１４
（ａ）はゲート電圧ＶG （Ｖ）に対する基板電流Ｉ
BB（Ａ）を示す図、図１４（ｂ）はゲート電圧Ｖ
G （Ｖ）に対する伝達コンダクタンス劣化の変化量（Δ
Ｇm ／Ｇm0）を示す図である。
【０００８】この図１４（ｂ）から、ドレイン電圧（Ｖ
D ）の増加に伴って、伝達コンダクタンスの劣化が大き
くなっていることが分かるが、最も劣化が大きいのはゲ
ート電圧がＶG ＝１／２ＶD 付近であることが分かる。
この時、図１４（ａ）に示すように、基板電流（ＩBB）
が最大となることから、ホットキャリアの発生量は、こ
の条件で最大となっていることが分かる。
D ）の増加に伴って、伝達コンダクタンスの劣化が大き
くなっていることが分かるが、最も劣化が大きいのはゲ
ート電圧がＶG ＝１／２ＶD 付近であることが分かる。
この時、図１４（ａ）に示すように、基板電流（ＩBB）
が最大となることから、ホットキャリアの発生量は、こ
の条件で最大となっていることが分かる。
【０００９】また、それ以上のゲート電圧では、むしろ
特性の劣化は少なくなることから、ＶG ＝１／２ＶD 程
度の低いゲート電圧時での劣化が、デバイスの信頼性を
下げる原因となっていることが分かる。本発明は、上記
問題点を除去し、ホットキャリアによるトランジスタ特
性の劣化を抑え、デバイスの信頼性を向上させる電界効
果トランジスタ及びその製造方法を提供することを目的
とする。
特性の劣化は少なくなることから、ＶG ＝１／２ＶD 程
度の低いゲート電圧時での劣化が、デバイスの信頼性を
下げる原因となっていることが分かる。本発明は、上記
問題点を除去し、ホットキャリアによるトランジスタ特
性の劣化を抑え、デバイスの信頼性を向上させる電界効
果トランジスタ及びその製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕電界効果トランジスタにおいて、半導体基板上に
形成された段差部と、この段差部に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
を有する電界効果トランジスタにおいて、前記ゲート絶
縁膜のドレイン近傍の膜厚はこのゲート絶縁膜のチャネ
ル領域の膜厚よりも薄く形成されるようにしたものであ
る。
成するために、 〔１〕電界効果トランジスタにおいて、半導体基板上に
形成された段差部と、この段差部に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
を有する電界効果トランジスタにおいて、前記ゲート絶
縁膜のドレイン近傍の膜厚はこのゲート絶縁膜のチャネ
ル領域の膜厚よりも薄く形成されるようにしたものであ
る。
【００１１】〔２〕電界効果トランジスタにおいて、半
導体基板上に形成された溝部と、この溝部内面に形成さ
れたゲート絶縁膜と、前記溝部内に形成されたゲート電
極とを有する電界効果トランジスタにおいて、前記ゲー
ト絶縁膜のドレイン近傍の膜厚はこのゲート絶縁膜のチ
ャネル領域の膜厚よりも薄く形成されるようにしたもの
である。
導体基板上に形成された溝部と、この溝部内面に形成さ
れたゲート絶縁膜と、前記溝部内に形成されたゲート電
極とを有する電界効果トランジスタにおいて、前記ゲー
ト絶縁膜のドレイン近傍の膜厚はこのゲート絶縁膜のチ
ャネル領域の膜厚よりも薄く形成されるようにしたもの
である。
【００１２】〔３〕上記〔２〕記載の電界効果トランジ
スタにおいて、前記ゲート絶縁膜は高誘電体膜である。 〔４〕電界効果トランジスタにおいて、半導体基板上に
形成された溝部と、この溝部内面に形成されたゲート酸
化膜と、このゲート酸化膜上に形成されたゲート絶縁膜
と、前記溝部内に形成されたゲート電極とを有する電界
効果トランジスタにおいて、前記ゲート絶縁膜のドレイ
ン近傍の膜厚はこのゲート絶縁膜のチャネル領域の膜厚
よりも薄く形成されるようにしたものである。
スタにおいて、前記ゲート絶縁膜は高誘電体膜である。 〔４〕電界効果トランジスタにおいて、半導体基板上に
形成された溝部と、この溝部内面に形成されたゲート酸
化膜と、このゲート酸化膜上に形成されたゲート絶縁膜
と、前記溝部内に形成されたゲート電極とを有する電界
効果トランジスタにおいて、前記ゲート絶縁膜のドレイ
ン近傍の膜厚はこのゲート絶縁膜のチャネル領域の膜厚
よりも薄く形成されるようにしたものである。
【００１３】〔５〕電界効果トランジスタの製造方法に
おいて、半導体基板上に段差部を形成する工程と、酸化
速度の面方位依存性を利用し、前記段差部の底部のゲー
ト酸化膜の膜厚と前記段差部の側壁部の膜厚とが異なる
ようにゲート酸化膜を形成する工程と、前記ゲート酸化
膜上にゲート電極を形成する工程とを有するようにした
ものである。
おいて、半導体基板上に段差部を形成する工程と、酸化
速度の面方位依存性を利用し、前記段差部の底部のゲー
ト酸化膜の膜厚と前記段差部の側壁部の膜厚とが異なる
ようにゲート酸化膜を形成する工程と、前記ゲート酸化
膜上にゲート電極を形成する工程とを有するようにした
ものである。
【００１４】〔６〕電界効果トランジスタの製造方法に
おいて、半導体基板表面に溝部を形成する工程と、酸化
速度の面方位依存性を利用し、前記溝部内面に前記溝部
の側壁部のゲート酸化膜の膜厚が前記溝部の底部の膜厚
よりも薄くなるようにゲート酸化膜を形成する工程と、
前記溝部内にゲート電極を形成する工程とを有するよう
にしたものである。
おいて、半導体基板表面に溝部を形成する工程と、酸化
速度の面方位依存性を利用し、前記溝部内面に前記溝部
の側壁部のゲート酸化膜の膜厚が前記溝部の底部の膜厚
よりも薄くなるようにゲート酸化膜を形成する工程と、
前記溝部内にゲート電極を形成する工程とを有するよう
にしたものである。
【００１５】〔７〕電界効果トランジスタの製造方法に
おいて、半導体基板表面に溝部を形成する工程と、前記
溝部内面にスパッタ法により、高誘電体膜からなるゲー
ト絶縁膜を形成する工程と、前記溝部内にゲート電極を
形成する工程とを有するようにしたものである。 〔８〕電界効果トランジスタの製造方法において、半導
体基板表面に溝部を形成する工程と、前記溝部内面にゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上にス
パッタ法により、高誘電体膜からなるゲート絶縁膜を形
成する工程と、前記溝部内にゲート電極を形成する工程
とを有するようにしたものである。
おいて、半導体基板表面に溝部を形成する工程と、前記
溝部内面にスパッタ法により、高誘電体膜からなるゲー
ト絶縁膜を形成する工程と、前記溝部内にゲート電極を
形成する工程とを有するようにしたものである。 〔８〕電界効果トランジスタの製造方法において、半導
体基板表面に溝部を形成する工程と、前記溝部内面にゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上にス
パッタ法により、高誘電体膜からなるゲート絶縁膜を形
成する工程と、前記溝部内にゲート電極を形成する工程
とを有するようにしたものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の第１実
施例を示すＭＯＳＦＥＴの断面図である。この図におい
て、１はシリコン基板、２はドレイン（高濃度不純物
層）、３はソース（高濃度不純物層）、４は低濃度不純
物層（ＬＤＤ）、５はゲート酸化膜、６はゲート電極、
８はサイドウォールである。
て図面を参照しながら説明する。図１は本発明の第１実
施例を示すＭＯＳＦＥＴの断面図である。この図におい
て、１はシリコン基板、２はドレイン（高濃度不純物
層）、３はソース（高濃度不純物層）、４は低濃度不純
物層（ＬＤＤ）、５はゲート酸化膜、６はゲート電極、
８はサイドウォールである。
【００１７】この図に示すように、シリコン基板１に段
差部を形成し、この段差部にＭＯＳＦＥＴを形成する。
この時、段差部の側壁ａ及び底部ｂに現れるシリコン基
板の面方位を異なるものに選択する。シリコン基板１の
酸化速度は、一般に次式、 ｘo 2 ＋Ａｘo ＝Ｂｔ …（１） に従うことが知られている。ここで、ｘo は酸化膜の膜
厚、ｔは酸化時間、ＡおよびＢは定数である。しかし、
特に、ゲート酸化のように酸化膜厚が薄い場合には、 Ａｘo ＝Ｂｔ …（２） のような直線の比例則となることが知られている。
差部を形成し、この段差部にＭＯＳＦＥＴを形成する。
この時、段差部の側壁ａ及び底部ｂに現れるシリコン基
板の面方位を異なるものに選択する。シリコン基板１の
酸化速度は、一般に次式、 ｘo 2 ＋Ａｘo ＝Ｂｔ …（１） に従うことが知られている。ここで、ｘo は酸化膜の膜
厚、ｔは酸化時間、ＡおよびＢは定数である。しかし、
特に、ゲート酸化のように酸化膜厚が薄い場合には、 Ａｘo ＝Ｂｔ …（２） のような直線の比例則となることが知られている。
【００１８】図２はこの比例則の係数（Ｂ／Ａ）を示す
ものであるが、この図から９００℃程度の低温では酸化
速度はシリコン基板１の面方位に依存し、大きく変化す
ることが分かる。この特性を利用し、ドレイン近傍のゲ
ート酸化膜５の膜厚ＴD を、チャネル領域の膜厚Ｔchに
対して薄くすることを特徴とする。この時、ゲート酸化
膜５が薄くなる領域は、ドレイン接合２Ａとゲート電極
６が重なり合う領域よりも若干広めに形成される程度で
良い。
ものであるが、この図から９００℃程度の低温では酸化
速度はシリコン基板１の面方位に依存し、大きく変化す
ることが分かる。この特性を利用し、ドレイン近傍のゲ
ート酸化膜５の膜厚ＴD を、チャネル領域の膜厚Ｔchに
対して薄くすることを特徴とする。この時、ゲート酸化
膜５が薄くなる領域は、ドレイン接合２Ａとゲート電極
６が重なり合う領域よりも若干広めに形成される程度で
良い。
【００１９】ドレイン近傍でのゲート酸化膜５の膜厚は
チャネル領域に対して薄くなるようであれば、特に規定
するものではないが、効果の大きさから１／２程度にす
ることが望ましい。これにより、ゲート酸化膜５の容量
が増加することで、ドレイン近傍における反転閾値電圧
が、チャネル領域の反転閾値電圧に比べて、負方向にシ
フトするようなＭＯＳＦＥＴの構造となる。
チャネル領域に対して薄くなるようであれば、特に規定
するものではないが、効果の大きさから１／２程度にす
ることが望ましい。これにより、ゲート酸化膜５の容量
が増加することで、ドレイン近傍における反転閾値電圧
が、チャネル領域の反転閾値電圧に比べて、負方向にシ
フトするようなＭＯＳＦＥＴの構造となる。
【００２０】次に、この第１実施例のＭＯＳＦＥＴの動
作について説明する。ここではｎチャネルのＭＯＳＦＥ
Ｔの場合について説明する。理想的なＭＯＳ構造におい
て、反転閾値電圧（Ｖth）は、ｐ型半導体のフェルミポ
テンシャル（φf ）を用いて次式で表すことができる。 Ｖth＝２φf ＋〔√２Ｋε0 ｑＮA （２φf ）〕／Ｃ0 …（３） ここで、Ｋは半導体の比誘電率であり、ＮA はｐ型半導
体の不純物濃度、Ｃ0は単位面積当たりゲート酸化膜５
の容量である。さらに、ゲート酸化膜５の中に電荷が存
在したり、ゲート電極６とシリコン基板１の間で仕事関
数に差が存在する場合には、その分だけ表面ポテンシャ
ルはずれることになる。このずれをフラットバンド電圧
（ＶFB）と呼び、上記式（３）は次式のように書き直さ
れる。
作について説明する。ここではｎチャネルのＭＯＳＦＥ
Ｔの場合について説明する。理想的なＭＯＳ構造におい
て、反転閾値電圧（Ｖth）は、ｐ型半導体のフェルミポ
テンシャル（φf ）を用いて次式で表すことができる。 Ｖth＝２φf ＋〔√２Ｋε0 ｑＮA （２φf ）〕／Ｃ0 …（３） ここで、Ｋは半導体の比誘電率であり、ＮA はｐ型半導
体の不純物濃度、Ｃ0は単位面積当たりゲート酸化膜５
の容量である。さらに、ゲート酸化膜５の中に電荷が存
在したり、ゲート電極６とシリコン基板１の間で仕事関
数に差が存在する場合には、その分だけ表面ポテンシャ
ルはずれることになる。このずれをフラットバンド電圧
（ＶFB）と呼び、上記式（３）は次式のように書き直さ
れる。
【００２１】 Ｖth＝２φf ＋｜ＶFB｜＋〔√２Ｋε0 ｑＮA （２φf ）〕／Ｃ0 …（４） 第１実施例ではドレイン近傍では、ゲート酸化膜５の膜
厚が薄くなっていることから、ゲート酸化膜５の容量は
それに反比例して増加する。ゲート酸化膜５の容量Ｃ0
は、上記式（４）から明らかなように、反転閾値電圧の
関数の１つであるから、これを変えることにより閾値電
圧をシフトさせることが可能である。
厚が薄くなっていることから、ゲート酸化膜５の容量は
それに反比例して増加する。ゲート酸化膜５の容量Ｃ0
は、上記式（４）から明らかなように、反転閾値電圧の
関数の１つであるから、これを変えることにより閾値電
圧をシフトさせることが可能である。
【００２２】図３は第１実施例におけるゲート電極のチ
ャネル領域およびドレイン近傍におけるＭＯＳ構造のバ
ンド図である。この図では、ゲート電圧ＶG ＝０Ｖの場
合を示している。チャネル領域のゲート電極の材質６の
仕事関数がシリコン基板１の仕事関数に比べて小さい場
合、図３（ａ）に示すように、シリコン基板１表面は空
乏化する。これに対し、ドレイン近傍ではゲート酸化膜
５の膜厚が薄いために、それに対応するだけの高い電圧
が印加されていることになるので、図３（ｂ）に示すよ
うに、シリコン基板表面は、より強く空乏化することに
なる。
ャネル領域およびドレイン近傍におけるＭＯＳ構造のバ
ンド図である。この図では、ゲート電圧ＶG ＝０Ｖの場
合を示している。チャネル領域のゲート電極の材質６の
仕事関数がシリコン基板１の仕事関数に比べて小さい場
合、図３（ａ）に示すように、シリコン基板１表面は空
乏化する。これに対し、ドレイン近傍ではゲート酸化膜
５の膜厚が薄いために、それに対応するだけの高い電圧
が印加されていることになるので、図３（ｂ）に示すよ
うに、シリコン基板表面は、より強く空乏化することに
なる。
【００２３】今、ドレイン近傍のゲート酸化膜５の膜厚
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍でのゲート酸化膜５の容量は、チャネル領域
の容量の倍になる。通常のＭＯＳＦＥＴにおいて、上記
式（４）の第３項は１Ｖ程度であるから、ドレイン近傍
では第３項は０．５Ｖ程度となり、反転閾値はそれに対
応するだけ負方向にシフトすることになる。換言する
と、ドレイン近傍ではチャネル領域に比べてゲート酸化
膜５の膜厚が薄くなっていることにより、高いゲート電
圧が加えられていることと等価な状況になっている。
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍でのゲート酸化膜５の容量は、チャネル領域
の容量の倍になる。通常のＭＯＳＦＥＴにおいて、上記
式（４）の第３項は１Ｖ程度であるから、ドレイン近傍
では第３項は０．５Ｖ程度となり、反転閾値はそれに対
応するだけ負方向にシフトすることになる。換言する
と、ドレイン近傍ではチャネル領域に比べてゲート酸化
膜５の膜厚が薄くなっていることにより、高いゲート電
圧が加えられていることと等価な状況になっている。
【００２４】図４は、ゲート酸化膜厚（ＴOX）が１０ｎ
ｍ、トランジスタの実効長（Ｌeff）が０．９μｍ、幅
１０ｍｍのｎチャネルＭＯＳＦＥＴのドレイン電圧（Ｖ
D ）５．５Ｖの際のドレイン電流（ＩD ）（○印）及び
基板電流（ＩBB）（●印）のゲート電圧（ＶG ）依存性
を示す図である。この図に示されるように、ドレイン電
流（ＩD ）はゲート電圧の上昇と共に増加するが、基板
電流（ＩBB）はＶG ＝１／２ＶD 付近をピークにその
後、減少していくことが分かる。ホットキャリアの発生
は、ドレイン電流（ＩD ）に依存し、基板電流（ＩBB）
はホットキャリアの発生量に比例するものであることか
ら、基板電流（ＩBB）をドレイン電流（ＩD ）で割るこ
とにより、ホットキャリアの発生確率が得られる。
ｍ、トランジスタの実効長（Ｌeff）が０．９μｍ、幅
１０ｍｍのｎチャネルＭＯＳＦＥＴのドレイン電圧（Ｖ
D ）５．５Ｖの際のドレイン電流（ＩD ）（○印）及び
基板電流（ＩBB）（●印）のゲート電圧（ＶG ）依存性
を示す図である。この図に示されるように、ドレイン電
流（ＩD ）はゲート電圧の上昇と共に増加するが、基板
電流（ＩBB）はＶG ＝１／２ＶD 付近をピークにその
後、減少していくことが分かる。ホットキャリアの発生
は、ドレイン電流（ＩD ）に依存し、基板電流（ＩBB）
はホットキャリアの発生量に比例するものであることか
ら、基板電流（ＩBB）をドレイン電流（ＩD ）で割るこ
とにより、ホットキャリアの発生確率が得られる。
【００２５】図５はホットキャリアの発生確率とゲート
電圧依存性を示す図である。この図から明らかなよう
に、ホットキャリアはゲート電圧が低い程、発生確率が
高く、ゲート電圧の上昇に伴って指数関数的にその発生
確率が減少することが分かる。第１実施例のＭＯＳＦＥ
Ｔの構造では、シリコン基板の酸化速度の面方位依存性
を利用することにより、ドレイン近傍のゲート酸化膜５
の膜厚を、チャネル領域のそれよりも、精度良く薄く形
成することができる。これにより、ドレイン近傍にはチ
ャネル領域よりも高いゲート電圧が印加されるのと等価
な状況を達成することができるため、ホットキャリアの
発生確率は図５に点線で示すように、左側にシフトす
る。ホットキャリアの発生量は、これにドレイン電流を
掛ければよいが、これはチャネル領域が支配的に影響す
るので、ドレイン電流はゲート電圧に対してほとんど変
化しない。
電圧依存性を示す図である。この図から明らかなよう
に、ホットキャリアはゲート電圧が低い程、発生確率が
高く、ゲート電圧の上昇に伴って指数関数的にその発生
確率が減少することが分かる。第１実施例のＭＯＳＦＥ
Ｔの構造では、シリコン基板の酸化速度の面方位依存性
を利用することにより、ドレイン近傍のゲート酸化膜５
の膜厚を、チャネル領域のそれよりも、精度良く薄く形
成することができる。これにより、ドレイン近傍にはチ
ャネル領域よりも高いゲート電圧が印加されるのと等価
な状況を達成することができるため、ホットキャリアの
発生確率は図５に点線で示すように、左側にシフトす
る。ホットキャリアの発生量は、これにドレイン電流を
掛ければよいが、これはチャネル領域が支配的に影響す
るので、ドレイン電流はゲート電圧に対してほとんど変
化しない。
【００２６】今、ドレイン近傍のゲート酸化膜５の膜厚
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧はチャネル部のゲート電
圧に対して０．５Ｖ程度高くなっている状況となり、ホ
ットキャリアの発生量は、図５から約２／３に低減でき
ることが分かる。同時にドレイン近傍では、ゲート酸化
膜５の容量が膜厚に反比例して増加するので、ホットキ
ャリアの寄与は低減することができる。膜厚が１／２な
らば、ホットキャリアの寄与は１／２に低減することが
でき、両方の効果を併せるとホットキャリアによる劣化
は約１／３に低減することができる。
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧はチャネル部のゲート電
圧に対して０．５Ｖ程度高くなっている状況となり、ホ
ットキャリアの発生量は、図５から約２／３に低減でき
ることが分かる。同時にドレイン近傍では、ゲート酸化
膜５の容量が膜厚に反比例して増加するので、ホットキ
ャリアの寄与は低減することができる。膜厚が１／２な
らば、ホットキャリアの寄与は１／２に低減することが
でき、両方の効果を併せるとホットキャリアによる劣化
は約１／３に低減することができる。
【００２７】次に、本発明の第１実施例のＭＯＳＦＥＴ
の製造方法について説明する。図６は本発明の第１実施
例を示すＭＯＳＦＥＴの製造工程断面図である。 （１）まず、図６（ａ）に示すように、シリコン基板１
の表面に犠牲膜１０を形成した後、ホトリソおよびエッ
チング技術により、段差部を形成する。この段差部の底
部が、例えば、シリコン（００１）面であれば、側壁部
は（０１１）面となるように作製する。
の製造方法について説明する。図６は本発明の第１実施
例を示すＭＯＳＦＥＴの製造工程断面図である。 （１）まず、図６（ａ）に示すように、シリコン基板１
の表面に犠牲膜１０を形成した後、ホトリソおよびエッ
チング技術により、段差部を形成する。この段差部の底
部が、例えば、シリコン（００１）面であれば、側壁部
は（０１１）面となるように作製する。
【００２８】（２）次に、図６（ｂ）に示すように、ゲ
ート酸化膜５（例えば、０．２μｍ以下レベルの極微細
なＭＯＳＦＥＴを作製するために、ゲートを０．２μｍ
とすると、ゲート酸化膜の膜厚は８ｎｍ、ドレイン領域
でのそれは４ｎｍ程度にする）を９００℃程度の熱酸化
工程により形成した後、ゲート電極６をスパッタ等の技
術により堆積する。その後、ゲート電極６と犠牲膜１０
のエッチングレートの違いを利用し、ゲート電極６（ゲ
ート電極のサイズは、ここでは、段差部の高さから段差
上側の接合深さを引くことで決まり、例えば、その値を
０．２μｍとなるようにする）を段差部にサイドウォー
ル状に形成する。
ート酸化膜５（例えば、０．２μｍ以下レベルの極微細
なＭＯＳＦＥＴを作製するために、ゲートを０．２μｍ
とすると、ゲート酸化膜の膜厚は８ｎｍ、ドレイン領域
でのそれは４ｎｍ程度にする）を９００℃程度の熱酸化
工程により形成した後、ゲート電極６をスパッタ等の技
術により堆積する。その後、ゲート電極６と犠牲膜１０
のエッチングレートの違いを利用し、ゲート電極６（ゲ
ート電極のサイズは、ここでは、段差部の高さから段差
上側の接合深さを引くことで決まり、例えば、その値を
０．２μｍとなるようにする）を段差部にサイドウォー
ル状に形成する。
【００２９】（３）次に、犠牲膜１０を剥離した後、図
６（ｃ）に示すように、低濃度不純物層４をイオン注入
することにより形成する。 （４）その後、図６（ｄ）に示すように、段差部にサイ
ドウォール８を形成した後、これを利用して高濃度不純
物層２，３を形成する。 これにより、ドレイン近傍のゲート酸化膜５の膜厚を精
度良く薄く形成することができ、チャネル領域に比べ、
閾値電圧が低い状態になり、第１実施例の構造を有する
ＭＯＳＦＥＴを形成することが可能である。
６（ｃ）に示すように、低濃度不純物層４をイオン注入
することにより形成する。 （４）その後、図６（ｄ）に示すように、段差部にサイ
ドウォール８を形成した後、これを利用して高濃度不純
物層２，３を形成する。 これにより、ドレイン近傍のゲート酸化膜５の膜厚を精
度良く薄く形成することができ、チャネル領域に比べ、
閾値電圧が低い状態になり、第１実施例の構造を有する
ＭＯＳＦＥＴを形成することが可能である。
【００３０】このように、第１実施例によれば、従来の
ＭＯＳＦＥＴの製造方法からマスク１枚で、第１実施例
の構造を有するＭＯＳＦＥＴの形成が可能となる。この
ようにして形成されたＭＯＳＦＥＴの構造では、シリコ
ン基板の酸化速度の面方位依存性を利用することによ
り、ドレイン近傍のゲート酸化膜の膜厚を、チャネル領
域のゲート酸化膜の膜厚よりも、精度良く薄く形成する
ことができる。
ＭＯＳＦＥＴの製造方法からマスク１枚で、第１実施例
の構造を有するＭＯＳＦＥＴの形成が可能となる。この
ようにして形成されたＭＯＳＦＥＴの構造では、シリコ
ン基板の酸化速度の面方位依存性を利用することによ
り、ドレイン近傍のゲート酸化膜の膜厚を、チャネル領
域のゲート酸化膜の膜厚よりも、精度良く薄く形成する
ことができる。
【００３１】これにより、ドレイン近傍にはチャネル領
域よりも高いゲート電圧が印加されているのと等価な状
況を達成することができるため、ホットキャリアの発生
確率は、図５に点線で示すように左側にシフトする。ホ
ットキャリアの発生量は、発生確率×ドレイン電流に比
例するが、これはチャネル領域が支配的に影響するの
で、ドレイン電流はゲート電圧に対してほとんど変化し
ない。
域よりも高いゲート電圧が印加されているのと等価な状
況を達成することができるため、ホットキャリアの発生
確率は、図５に点線で示すように左側にシフトする。ホ
ットキャリアの発生量は、発生確率×ドレイン電流に比
例するが、これはチャネル領域が支配的に影響するの
で、ドレイン電流はゲート電圧に対してほとんど変化し
ない。
【００３２】今、ドレイン近傍のゲート酸化膜の膜厚
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧はチャネル部のゲート電
圧に対して、０．５Ｖ程度高くなっている状況となり、
ホットキャリアの発生量は、図５から約２／３に低減で
きることが分かる。同時に、ドレイン近傍ではゲート酸
化膜の容量が膜厚に反比例して増加するので、ホットキ
ャリアの寄与は低減することができる。膜厚が１／２な
らば、ホットキャリアの寄与は１／２低減することがで
き、両方の効果を併せるとホットキャリアによる劣化は
約１／３に低減することができる。
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧はチャネル部のゲート電
圧に対して、０．５Ｖ程度高くなっている状況となり、
ホットキャリアの発生量は、図５から約２／３に低減で
きることが分かる。同時に、ドレイン近傍ではゲート酸
化膜の容量が膜厚に反比例して増加するので、ホットキ
ャリアの寄与は低減することができる。膜厚が１／２な
らば、ホットキャリアの寄与は１／２低減することがで
き、両方の効果を併せるとホットキャリアによる劣化は
約１／３に低減することができる。
【００３３】次に、本発明の第２実施例について説明す
る。図７は本発明の第２実施例を示すＭＯＳＦＥＴの断
面図である。この図に示すように、この実施例では、シ
リコン基板に溝部を形成し、この溝部にＭＯＳＦＥＴを
形成する。この時、溝部の側壁ｂおよび底部ａに現れる
シリコン基板の面方位を異なるものに選択する。シリコ
ン基板の酸化速度の面方位依存性を利用し、ドレイン近
傍のゲート酸化膜５の膜厚ＴD を、チャネル領域の膜厚
Ｔchに対して薄くすることを特徴とする。この時、ゲー
ト酸化膜５が薄くなる領域は、ドレイン接合とゲート電
極６が重なり合う領域よりも若干広めに形成される程度
で良い。
る。図７は本発明の第２実施例を示すＭＯＳＦＥＴの断
面図である。この図に示すように、この実施例では、シ
リコン基板に溝部を形成し、この溝部にＭＯＳＦＥＴを
形成する。この時、溝部の側壁ｂおよび底部ａに現れる
シリコン基板の面方位を異なるものに選択する。シリコ
ン基板の酸化速度の面方位依存性を利用し、ドレイン近
傍のゲート酸化膜５の膜厚ＴD を、チャネル領域の膜厚
Ｔchに対して薄くすることを特徴とする。この時、ゲー
ト酸化膜５が薄くなる領域は、ドレイン接合とゲート電
極６が重なり合う領域よりも若干広めに形成される程度
で良い。
【００３４】ドレイン近傍でのゲート酸化膜５の膜厚は
チャネル領域に対して薄くなるようであれば、特に規定
するものではないが、効果の大きさから１／２程度にす
ることが望ましい。これにより、ゲート酸化膜５の容量
が増加することで、ドレイン近傍における反転閾値電圧
が、チャネル領域の反転閾値電圧に比べて、負方向にシ
フトするようなＭＯＳＦＥＴの構造となる。
チャネル領域に対して薄くなるようであれば、特に規定
するものではないが、効果の大きさから１／２程度にす
ることが望ましい。これにより、ゲート酸化膜５の容量
が増加することで、ドレイン近傍における反転閾値電圧
が、チャネル領域の反転閾値電圧に比べて、負方向にシ
フトするようなＭＯＳＦＥＴの構造となる。
【００３５】第２実施例のＭＯＳＦＥＴの構造では、シ
リコン基板１の酸化速度の面方位依存性を利用すること
により、ドレイン近傍のゲート酸化膜５の膜厚を、チャ
ネル領域のゲート酸化膜５の膜厚よりも、精度良く薄く
形成することができる。これにより、ドレイン近傍には
チャネル領域よりも高いゲート電圧が印加されているの
と等価な状況を達成することができるため、ホットキャ
リアの発生確率は、図５に点線で示すように左側にシフ
トする。ホットキャリアの発生量は、これにドレイン電
流を掛ければよいが、これはチャネル領域が支配的に影
響するので、ドレイン電流はゲート電圧に対してほとん
ど変化しない。
リコン基板１の酸化速度の面方位依存性を利用すること
により、ドレイン近傍のゲート酸化膜５の膜厚を、チャ
ネル領域のゲート酸化膜５の膜厚よりも、精度良く薄く
形成することができる。これにより、ドレイン近傍には
チャネル領域よりも高いゲート電圧が印加されているの
と等価な状況を達成することができるため、ホットキャ
リアの発生確率は、図５に点線で示すように左側にシフ
トする。ホットキャリアの発生量は、これにドレイン電
流を掛ければよいが、これはチャネル領域が支配的に影
響するので、ドレイン電流はゲート電圧に対してほとん
ど変化しない。
【００３６】今、ドレイン近傍のゲート酸化膜５の膜厚
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧は、チャネル部のゲート
電圧に対して０．５Ｖ程度高くなっている状況となり、
ホットキャリアの発生量は、図５から約２／３に低減で
きることが分かる。同時に、ドレイン近傍ではゲート酸
化膜５の容量が膜厚に反比例して増加するのであるか
ら、ホットキャリアの寄与は低減することができ、膜厚
が１／２ならば、ホットキャリアの寄与は１／２に低減
することができ、両方の効果を併せるとホットキャリア
による劣化は約１／３に低減することができる。
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧は、チャネル部のゲート
電圧に対して０．５Ｖ程度高くなっている状況となり、
ホットキャリアの発生量は、図５から約２／３に低減で
きることが分かる。同時に、ドレイン近傍ではゲート酸
化膜５の容量が膜厚に反比例して増加するのであるか
ら、ホットキャリアの寄与は低減することができ、膜厚
が１／２ならば、ホットキャリアの寄与は１／２に低減
することができ、両方の効果を併せるとホットキャリア
による劣化は約１／３に低減することができる。
【００３７】また、第１実施例と比較すると、ＭＯＳＦ
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから段差
部を小さくすることができるという利点を有する。次
に、本発明の第２実施例のＭＯＳＦＥＴの製造方法につ
いて説明する。図８は本発明の第２実施例を示すＭＯＳ
ＦＥＴの製造工程断面図である。
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから段差
部を小さくすることができるという利点を有する。次
に、本発明の第２実施例のＭＯＳＦＥＴの製造方法につ
いて説明する。図８は本発明の第２実施例を示すＭＯＳ
ＦＥＴの製造工程断面図である。
【００３８】まず、図８（ａ）に示すように、シリコン
基板１上にイオン注入により低濃度不純物層４および高
濃度不純物層２，３を形成する。次に、図８（ｂ）に示
すように、シリコン基板１の表面に犠牲膜１０を形成し
た後、ホトリソ・エッチングにより溝部を形成する。こ
の時、溝部の底部が、例えば、シリコン（０１１）面で
あれば、側壁部は（００１）面となるように作製する。
基板１上にイオン注入により低濃度不純物層４および高
濃度不純物層２，３を形成する。次に、図８（ｂ）に示
すように、シリコン基板１の表面に犠牲膜１０を形成し
た後、ホトリソ・エッチングにより溝部を形成する。こ
の時、溝部の底部が、例えば、シリコン（０１１）面で
あれば、側壁部は（００１）面となるように作製する。
【００３９】その後、図８（ｃ）に示すように、ゲート
酸化膜５（ここでも、例えば、０．２μｍ以下レベルの
極微細なＭＯＳＦＥＴを作製するために、ゲートを０．
２μｍとすると、ゲート酸化膜の膜厚は８ｎｍ、ドレイ
ン領域でのそれは４ｎｍ程度にする）を９００℃程度の
熱酸化工程で形成した後、ゲート電極６をスパッタ等の
技術により堆積する。その後、ＣＭＰ（ｃｈｅｍｉｃａ
ｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：化学
・機械的研磨）技術を用いて、溝部以外のゲート電極６
を削り取る。この時、犠牲膜１０にエッチングストップ
のモニターとして用いることができる材質（例えば、シ
リコン窒化膜）を利用することにより、図８（ｄ）に示
すように、精度良く溝部埋め込み型のゲート電極６を形
成することができる。
酸化膜５（ここでも、例えば、０．２μｍ以下レベルの
極微細なＭＯＳＦＥＴを作製するために、ゲートを０．
２μｍとすると、ゲート酸化膜の膜厚は８ｎｍ、ドレイ
ン領域でのそれは４ｎｍ程度にする）を９００℃程度の
熱酸化工程で形成した後、ゲート電極６をスパッタ等の
技術により堆積する。その後、ＣＭＰ（ｃｈｅｍｉｃａ
ｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：化学
・機械的研磨）技術を用いて、溝部以外のゲート電極６
を削り取る。この時、犠牲膜１０にエッチングストップ
のモニターとして用いることができる材質（例えば、シ
リコン窒化膜）を利用することにより、図８（ｄ）に示
すように、精度良く溝部埋め込み型のゲート電極６を形
成することができる。
【００４０】これにより、ドレイン近傍のゲート酸化膜
５の膜厚を精度良く薄く形成することができ、チャネル
領域に比べ、閾値電圧が低い状態になり、第２実施例の
構造を有するＭＯＳＦＥＴを形成することが可能であ
る。このように、第２実施例によれば、従来のＭＯＳＦ
ＥＴの製造方法からマスク１枚で、第２実施例の構造を
有するＭＯＳＦＥＴの形成が可能となる。
５の膜厚を精度良く薄く形成することができ、チャネル
領域に比べ、閾値電圧が低い状態になり、第２実施例の
構造を有するＭＯＳＦＥＴを形成することが可能であ
る。このように、第２実施例によれば、従来のＭＯＳＦ
ＥＴの製造方法からマスク１枚で、第２実施例の構造を
有するＭＯＳＦＥＴの形成が可能となる。
【００４１】このようにして形成されたＭＯＳＦＥＴの
構造では、シリコン基板の酸化速度の面方位依存性を利
用することにより、ドレイン近傍のゲート酸化膜の膜
を、チャネル領域のそれよりも、精度良く薄く形成する
ことができる。これにより、ドレイン近傍にはチャネル
領域よりも高いゲート電圧が印加されているのと等価な
状況を達成することができるため、ホットキャリアの発
生確率は、図５に点線で示すように左側にシフトする。
ホットキャリアの発生量は、発生確率×ドレイン電流に
比例するが、これはチャネル領域が支配的に影響するの
で、ドレイン電流はゲート電圧に介してほとんど変化し
ない。
構造では、シリコン基板の酸化速度の面方位依存性を利
用することにより、ドレイン近傍のゲート酸化膜の膜
を、チャネル領域のそれよりも、精度良く薄く形成する
ことができる。これにより、ドレイン近傍にはチャネル
領域よりも高いゲート電圧が印加されているのと等価な
状況を達成することができるため、ホットキャリアの発
生確率は、図５に点線で示すように左側にシフトする。
ホットキャリアの発生量は、発生確率×ドレイン電流に
比例するが、これはチャネル領域が支配的に影響するの
で、ドレイン電流はゲート電圧に介してほとんど変化し
ない。
【００４２】今、ドレイン近傍のゲート酸化膜の膜厚
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧はチャネル部のゲート電
圧に対して、０．５Ｖ程度高くなっている状況となり、
ホットキャリアの発生量は、図５から約２／３に低減で
きることが分かる。同時に、ドレイン近傍ではゲート酸
化膜の容量が膜厚に反比例して増加するので、ホットキ
ャリアの寄与は低減することができる。膜厚が１／２な
らば、ホットキャリアの寄与は１／２に低減することが
でき、両方の効果を併せると、ホットキャリアによる劣
化は、約１／３に低減することができる。
が、チャネル領域に比べて１／２であったとすると、ド
レイン近傍におけるゲート電圧はチャネル部のゲート電
圧に対して、０．５Ｖ程度高くなっている状況となり、
ホットキャリアの発生量は、図５から約２／３に低減で
きることが分かる。同時に、ドレイン近傍ではゲート酸
化膜の容量が膜厚に反比例して増加するので、ホットキ
ャリアの寄与は低減することができる。膜厚が１／２な
らば、ホットキャリアの寄与は１／２に低減することが
でき、両方の効果を併せると、ホットキャリアによる劣
化は、約１／３に低減することができる。
【００４３】また、第１実施例と比較すると、ＭＯＳＦ
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極を埋め込む構造であることから、段差
部を小さくすることができるという利点を有する。次
に、本発明の第３実施例について説明する。図９は本発
明の第３実施例を示すＭＯＳＦＥＴの断面図である。
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極を埋め込む構造であることから、段差
部を小さくすることができるという利点を有する。次
に、本発明の第３実施例について説明する。図９は本発
明の第３実施例を示すＭＯＳＦＥＴの断面図である。
【００４４】この図に示すように、シリコン基板１に溝
部を形成し、この溝部にＭＯＳＦＥＴを形成する。この
時、溝部の側壁ｂおよび底部ａに現れるシリコン基板１
の面方位は特に限定するものではないが、側壁と底部成
す角度θが直角に近くなるように形成する。これにゲー
ト絶縁膜４１として、Ｔａ2 Ｏ5 等の高誘電体膜をスパ
ッタ技術により形成する。スパッタ技術では、溝部の底
部に比較して溝部の側壁部の膜厚が薄く堆積されるた
め、ドレイン近傍のゲート絶縁膜４１の膜厚ＴDを、チ
ャネル領域の膜厚Ｔchに対して薄くすることを特徴とす
る。
部を形成し、この溝部にＭＯＳＦＥＴを形成する。この
時、溝部の側壁ｂおよび底部ａに現れるシリコン基板１
の面方位は特に限定するものではないが、側壁と底部成
す角度θが直角に近くなるように形成する。これにゲー
ト絶縁膜４１として、Ｔａ2 Ｏ5 等の高誘電体膜をスパ
ッタ技術により形成する。スパッタ技術では、溝部の底
部に比較して溝部の側壁部の膜厚が薄く堆積されるた
め、ドレイン近傍のゲート絶縁膜４１の膜厚ＴDを、チ
ャネル領域の膜厚Ｔchに対して薄くすることを特徴とす
る。
【００４５】この時、ゲート絶縁膜４１が薄くなる領域
は、ドレイン接合とゲート電極６が重なり合う領域より
も若干広めに形成される程度で良い。ドレイン近傍での
ゲート絶縁膜４１の膜厚はチャネル領域に対して薄くな
るようであれば、特に規定するものではないが、効果の
大きさから１／２程度にすることが望ましい。これによ
り、ゲート絶縁膜４１の容量が増加することにより、ド
レイン近傍における反転閾値電圧が、チャネル領域の反
転閾値電圧に比べて、負方向にシフトするようなＭＯＳ
ＦＥＴの構造となる。
は、ドレイン接合とゲート電極６が重なり合う領域より
も若干広めに形成される程度で良い。ドレイン近傍での
ゲート絶縁膜４１の膜厚はチャネル領域に対して薄くな
るようであれば、特に規定するものではないが、効果の
大きさから１／２程度にすることが望ましい。これによ
り、ゲート絶縁膜４１の容量が増加することにより、ド
レイン近傍における反転閾値電圧が、チャネル領域の反
転閾値電圧に比べて、負方向にシフトするようなＭＯＳ
ＦＥＴの構造となる。
【００４６】この第３実施例のＭＯＳＦＥＴの構造で
は、Ｔａ2 Ｏ5 等の高誘電体膜をスパッタ技術により形
成することで、ドレイン近傍のゲート絶縁膜４１の膜
を、チャネル領域のゲート絶縁膜４１よりも薄く形成す
ることができる。これにより、ドレイン近傍には、チャ
ネル領域よりも高いゲート電圧が印加されているのと等
価な状況を達成することができるため、ホットキャリア
の発生確率は、図５に点線で示すように左側にシフトす
る。ホットキャリアの発生量はこれにドレイン電流を掛
ければよいが、これはチャネル領域が支配的に影響する
ので、ドレイン電流はゲート電圧に対してほとんど変化
しない。
は、Ｔａ2 Ｏ5 等の高誘電体膜をスパッタ技術により形
成することで、ドレイン近傍のゲート絶縁膜４１の膜
を、チャネル領域のゲート絶縁膜４１よりも薄く形成す
ることができる。これにより、ドレイン近傍には、チャ
ネル領域よりも高いゲート電圧が印加されているのと等
価な状況を達成することができるため、ホットキャリア
の発生確率は、図５に点線で示すように左側にシフトす
る。ホットキャリアの発生量はこれにドレイン電流を掛
ければよいが、これはチャネル領域が支配的に影響する
ので、ドレイン電流はゲート電圧に対してほとんど変化
しない。
【００４７】今、ドレイン近傍のゲート絶縁膜４１の膜
厚が、チャネル領域に比べて１／２であったとすると、
ドレイン近傍におけるゲート電圧はチャネル部のゲート
電圧に対して、０．５Ｖ程度高くなっている状況とな
り、ホットキャリアの発生量は、図５から約２／３に低
減できることが分かる。同時に、ドレイン近傍ではゲー
ト絶縁膜４１の容量が膜厚に反比例して増加するのであ
るから、ホットキャリアの寄与は低減することができ
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減することができ、両方の効果を併せると、ホッ
トキャリアによる劣化は約１／３に低減することができ
る。
厚が、チャネル領域に比べて１／２であったとすると、
ドレイン近傍におけるゲート電圧はチャネル部のゲート
電圧に対して、０．５Ｖ程度高くなっている状況とな
り、ホットキャリアの発生量は、図５から約２／３に低
減できることが分かる。同時に、ドレイン近傍ではゲー
ト絶縁膜４１の容量が膜厚に反比例して増加するのであ
るから、ホットキャリアの寄与は低減することができ
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減することができ、両方の効果を併せると、ホッ
トキャリアによる劣化は約１／３に低減することができ
る。
【００４８】また、第１実施例と比較すると、ＭＯＳＦ
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから、段
差部を小さくすることができるという利点を有する。さ
らに、第２実施例と比較すると、ゲート絶縁膜４１の誘
電率が大きいことから、極微細なＭＯＳＦＥＴの作製が
可能となる。
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから、段
差部を小さくすることができるという利点を有する。さ
らに、第２実施例と比較すると、ゲート絶縁膜４１の誘
電率が大きいことから、極微細なＭＯＳＦＥＴの作製が
可能となる。
【００４９】次に、本発明の第３実施例のＭＯＳＦＥＴ
の製造方法について説明する。図１０は本発明の第３実
施例を示すＭＯＳＦＥＴの製造工程断面図である。ま
ず、図１０（ａ）に示すように、シリコン基板１上にイ
オン注入により低濃度不純物層４および高濃度不純物層
２，３を形成する。次に、図１０（ｂ）に示すように、
シリコン基板１の表面に犠牲膜１０を形成した後、ホト
リソおよびエッチング技術により溝部を形成する。この
時、方向性の高いエッチング法を用いて、溝部の底部と
側壁部のなす角度が直角に近くなるように作製する。
の製造方法について説明する。図１０は本発明の第３実
施例を示すＭＯＳＦＥＴの製造工程断面図である。ま
ず、図１０（ａ）に示すように、シリコン基板１上にイ
オン注入により低濃度不純物層４および高濃度不純物層
２，３を形成する。次に、図１０（ｂ）に示すように、
シリコン基板１の表面に犠牲膜１０を形成した後、ホト
リソおよびエッチング技術により溝部を形成する。この
時、方向性の高いエッチング法を用いて、溝部の底部と
側壁部のなす角度が直角に近くなるように作製する。
【００５０】その後、図１０（ｃ）に示すように、Ｔａ
2 Ｏ5 等の高誘電体膜をゲート絶縁膜４１としてスパッ
タ技術により形成し、ゲート電極６をスパッタ技術によ
り堆積する。その後、ＣＭＰ技術を用いて、溝部以外の
ゲート電極６を削り取る。この時、犠牲膜１０にエッチ
ングストップのモニターとして用いることができる材質
（例えば、シリコン窒化膜）を利用することにより、図
１０（ｄ）に示すように、精度良く埋め込み型のゲート
電極６形成することができる。
2 Ｏ5 等の高誘電体膜をゲート絶縁膜４１としてスパッ
タ技術により形成し、ゲート電極６をスパッタ技術によ
り堆積する。その後、ＣＭＰ技術を用いて、溝部以外の
ゲート電極６を削り取る。この時、犠牲膜１０にエッチ
ングストップのモニターとして用いることができる材質
（例えば、シリコン窒化膜）を利用することにより、図
１０（ｄ）に示すように、精度良く埋め込み型のゲート
電極６形成することができる。
【００５１】これにより、ドレイン近傍のゲート絶縁膜
４１の膜厚を精度良く薄く形成することができ、チャネ
ル領域に比べ、閾値電圧が低い状態になり、第３実施例
の構造を有するＭＯＳＦＥＴを形成することが可能であ
る。このように第３実施例によれば、従来のＭＯＳＦＥ
Ｔの製造方法からマスク１枚で、第３実施例の構造を有
するＭＯＳＦＥＴの形成が可能となる。
４１の膜厚を精度良く薄く形成することができ、チャネ
ル領域に比べ、閾値電圧が低い状態になり、第３実施例
の構造を有するＭＯＳＦＥＴを形成することが可能であ
る。このように第３実施例によれば、従来のＭＯＳＦＥ
Ｔの製造方法からマスク１枚で、第３実施例の構造を有
するＭＯＳＦＥＴの形成が可能となる。
【００５２】このようにして形成されたＭＯＳＦＥＴの
構造では、Ｔａ2 Ｏ5 等の高誘電体膜をスパッタ技術に
より形成することにより、ドレイン近傍のゲート絶縁膜
の膜をチャネル領域のそれよりも、薄く形成することが
できる。なお、スパッタ技術により膜を形成した場合、
その膜種が絶縁膜か金属膜かによらず、側壁部に薄く形
成される。
構造では、Ｔａ2 Ｏ5 等の高誘電体膜をスパッタ技術に
より形成することにより、ドレイン近傍のゲート絶縁膜
の膜をチャネル領域のそれよりも、薄く形成することが
できる。なお、スパッタ技術により膜を形成した場合、
その膜種が絶縁膜か金属膜かによらず、側壁部に薄く形
成される。
【００５３】これにより、ドレイン近傍にはチャネル領
域よりも高いゲート電圧が加えられているのと等価な状
況が達成できるため、ホットキャリアの発生確率は、図
５に点線で示すように左側にシフトする。ホットキャリ
アの発生量は、発生確率×ドレイン電流に比例するが、
これにドレイン電流を掛ければよいが、これはチャネル
領域が支配的に影響するので、ドレイン電流はゲート電
圧に対してほとんど変化しない。
域よりも高いゲート電圧が加えられているのと等価な状
況が達成できるため、ホットキャリアの発生確率は、図
５に点線で示すように左側にシフトする。ホットキャリ
アの発生量は、発生確率×ドレイン電流に比例するが、
これにドレイン電流を掛ければよいが、これはチャネル
領域が支配的に影響するので、ドレイン電流はゲート電
圧に対してほとんど変化しない。
【００５４】今、ドレイン近傍のゲート絶縁膜の膜厚
が、チャネル領域に比べ１／２であったとすると、ドレ
イン近傍におけるゲート電圧はチャネル部のゲート電圧
に対して、０．５Ｖ程度高くなっている状況となり、ホ
ットキャリアの発生量は、図５から約２／３に低減でき
ることが分かる。同時に、ドレイン近傍ではゲート絶縁
膜４１の容量が膜厚に反比例して増加するのであるか
ら、ホットキャリアの寄与は低減することができる。膜
厚が１／２ならば、ホットキャリアの寄与は１／２に低
減することができ、両方の効果を併せると、ホットキャ
リアによる劣化は約１／３に低減することができる。
が、チャネル領域に比べ１／２であったとすると、ドレ
イン近傍におけるゲート電圧はチャネル部のゲート電圧
に対して、０．５Ｖ程度高くなっている状況となり、ホ
ットキャリアの発生量は、図５から約２／３に低減でき
ることが分かる。同時に、ドレイン近傍ではゲート絶縁
膜４１の容量が膜厚に反比例して増加するのであるか
ら、ホットキャリアの寄与は低減することができる。膜
厚が１／２ならば、ホットキャリアの寄与は１／２に低
減することができ、両方の効果を併せると、ホットキャ
リアによる劣化は約１／３に低減することができる。
【００５５】また、第１実施例と比較すると、ＭＯＳＦ
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極を埋め込む構造であることから、段差
部を小さくできるという利点を有する。さらに、第２実
施例と比較すると、ゲート絶縁膜４１の誘電率が大きい
ことから、極微細なＭＯＳＦＥＴの作製が可能となる。
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極を埋め込む構造であることから、段差
部を小さくできるという利点を有する。さらに、第２実
施例と比較すると、ゲート絶縁膜４１の誘電率が大きい
ことから、極微細なＭＯＳＦＥＴの作製が可能となる。
【００５６】次に、本発明の第４実施例について説明す
る。図１１は本発明の第４実施例を示すＭＯＳＦＥＴの
断面図である。まず、この図に示すように、シリコン基
板１に溝部を形成し、この溝部にＭＯＳＦＥＴを形成す
る。この時、溝部の側壁ｂ及び底部ａに現れるシリコン
基板１の面方位は特に規定するものではないが、側壁と
底部が成す角度θが直角に近くなるように作製する。
る。図１１は本発明の第４実施例を示すＭＯＳＦＥＴの
断面図である。まず、この図に示すように、シリコン基
板１に溝部を形成し、この溝部にＭＯＳＦＥＴを形成す
る。この時、溝部の側壁ｂ及び底部ａに現れるシリコン
基板１の面方位は特に規定するものではないが、側壁と
底部が成す角度θが直角に近くなるように作製する。
【００５７】溝部の側壁及び底部に薄いゲート酸化膜５
１を形成した後、Ｔａ2 Ｏ5 等の高誘電体膜５２をスパ
ッタ技術により堆積することで、図に示すように積層構
造を形成する。ここで、スパッタ技術では溝部の底部に
比較して膜厚が薄く堆積されるため、ドレイン近傍のゲ
ート絶縁膜５０の膜厚ＴD を、チャネル領域の膜厚Ｔ ch
に対して薄くすることを特徴とする。この時、ゲート絶
縁膜５０が薄くなる領域は、ドレイン接合とゲート電極
６が重なり合う領域よりも若干広めに形成される程度で
良い。
１を形成した後、Ｔａ2 Ｏ5 等の高誘電体膜５２をスパ
ッタ技術により堆積することで、図に示すように積層構
造を形成する。ここで、スパッタ技術では溝部の底部に
比較して膜厚が薄く堆積されるため、ドレイン近傍のゲ
ート絶縁膜５０の膜厚ＴD を、チャネル領域の膜厚Ｔ ch
に対して薄くすることを特徴とする。この時、ゲート絶
縁膜５０が薄くなる領域は、ドレイン接合とゲート電極
６が重なり合う領域よりも若干広めに形成される程度で
良い。
【００５８】ドレイン近傍でのゲート絶縁膜５０の膜厚
はチャネル領域に対して薄くなるようであれば、特に規
定するものではないが、効果の大きさから１／２程度に
することが望ましい。また、シリコン基板表面の界面準
位を低減させるために、ゲート絶縁膜５０は薄いシリコ
ン酸化膜５１とＴａ2 Ｏ5 等の高誘電体膜５２の堆積構
造にすることも可能である。これにより、ゲート絶縁膜
５０の容量が増加することで、ドレイン近傍における反
転閾値電圧が、チャネル領域の反転閾値電圧に比べて、
負方向にシフトするようなＭＯＳＦＥＴの構造である。
はチャネル領域に対して薄くなるようであれば、特に規
定するものではないが、効果の大きさから１／２程度に
することが望ましい。また、シリコン基板表面の界面準
位を低減させるために、ゲート絶縁膜５０は薄いシリコ
ン酸化膜５１とＴａ2 Ｏ5 等の高誘電体膜５２の堆積構
造にすることも可能である。これにより、ゲート絶縁膜
５０の容量が増加することで、ドレイン近傍における反
転閾値電圧が、チャネル領域の反転閾値電圧に比べて、
負方向にシフトするようなＭＯＳＦＥＴの構造である。
【００５９】第４実施例のＭＯＳＦＥＴの構造では、Ｔ
ａ2 Ｏ5 等の高誘電体膜をスパッタ技術により形成する
ことにより、ドレイン近傍のゲート絶縁膜５０の膜厚を
チャネル領域のゲート絶縁膜５０のそれよりも、薄く形
成することができる。これにより、ドレイン近傍にはチ
ャネル領域よりも高いゲート電圧が印加されているのと
等価な状況を達成することができるため、ホットキャリ
アの発生確率は、図５に点線で示すように左側にシフト
する。
ａ2 Ｏ5 等の高誘電体膜をスパッタ技術により形成する
ことにより、ドレイン近傍のゲート絶縁膜５０の膜厚を
チャネル領域のゲート絶縁膜５０のそれよりも、薄く形
成することができる。これにより、ドレイン近傍にはチ
ャネル領域よりも高いゲート電圧が印加されているのと
等価な状況を達成することができるため、ホットキャリ
アの発生確率は、図５に点線で示すように左側にシフト
する。
【００６０】ホットキャリアの発生量はこれにドレイン
電流を掛ければよいが、これはチャネル領域が支配的に
影響するので、ドレイン電流はゲート電圧に対してほと
んど変化しない。今、ドレイン近傍のゲート絶縁膜５０
の膜厚が、チャネル領域に比べて１／２であったとする
と、ドレイン近傍におけるゲート電圧はチャネル部のゲ
ート電圧に対して、０．５Ｖ程度高くなっている状況と
なり、ホットキャリアの発生量は、図５から約２／３に
低減できることが分かる。同時に、ドレイン近傍ではゲ
ート絶縁膜５０の容量が膜厚に反比例して増加するので
あるから、ホットキャリアの寄与は低減することができ
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減することができ、両方の効果を併せると、ホッ
トキャリアによる劣化は約１／３に低減することができ
る。
電流を掛ければよいが、これはチャネル領域が支配的に
影響するので、ドレイン電流はゲート電圧に対してほと
んど変化しない。今、ドレイン近傍のゲート絶縁膜５０
の膜厚が、チャネル領域に比べて１／２であったとする
と、ドレイン近傍におけるゲート電圧はチャネル部のゲ
ート電圧に対して、０．５Ｖ程度高くなっている状況と
なり、ホットキャリアの発生量は、図５から約２／３に
低減できることが分かる。同時に、ドレイン近傍ではゲ
ート絶縁膜５０の容量が膜厚に反比例して増加するので
あるから、ホットキャリアの寄与は低減することができ
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減することができ、両方の効果を併せると、ホッ
トキャリアによる劣化は約１／３に低減することができ
る。
【００６１】また、第１実施例と比較すると、ＭＯＳＦ
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから段差
部を小さくすることができるという利点を有する。さら
に、第２及び第３実施例と比較すると、ゲート酸化膜５
１と高誘電体膜５２の積層構造を用いていることから、
誘電率が大きく、界面準位の少ない、極微細なＭＯＳＦ
ＥＴの作製が可能となる。
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから段差
部を小さくすることができるという利点を有する。さら
に、第２及び第３実施例と比較すると、ゲート酸化膜５
１と高誘電体膜５２の積層構造を用いていることから、
誘電率が大きく、界面準位の少ない、極微細なＭＯＳＦ
ＥＴの作製が可能となる。
【００６２】次に、本発明の第４実施例を示すＭＯＳＦ
ＥＴの製造方法について説明する。図１２は本発明の第
４実施例を示すＭＯＳＦＥＴの製造工程断面図である。
まず、図１２（ａ）に示すように、シリコン基板１上に
イオン注入により低濃度不純物層４および高濃度不純物
層２，３を形成する。次に、図１２（ｂ）に示すよう
に、シリコン基板１の表面に犠牲膜１０を形成した後、
ホトリソ及びエッチング技術により溝部を形成する。こ
の時、溝部の側壁部と底部のなす角度が直角になるよう
に作製する。その後、例えば、ＲＴＯ（ｒａｐｉｄ ｔ
ｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）等の技術により、
溝部の底部及び側壁部に薄いゲート酸化膜５１を形成す
る。
ＥＴの製造方法について説明する。図１２は本発明の第
４実施例を示すＭＯＳＦＥＴの製造工程断面図である。
まず、図１２（ａ）に示すように、シリコン基板１上に
イオン注入により低濃度不純物層４および高濃度不純物
層２，３を形成する。次に、図１２（ｂ）に示すよう
に、シリコン基板１の表面に犠牲膜１０を形成した後、
ホトリソ及びエッチング技術により溝部を形成する。こ
の時、溝部の側壁部と底部のなす角度が直角になるよう
に作製する。その後、例えば、ＲＴＯ（ｒａｐｉｄ ｔ
ｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）等の技術により、
溝部の底部及び側壁部に薄いゲート酸化膜５１を形成す
る。
【００６３】その後、図１２（ｃ）に示すように、Ｔａ
2 Ｏ5 等の高誘電体膜５２をゲート絶縁膜５０としてス
パッタ技術により形成し、ゲート電極６をスパッタ技術
により堆積する。その後、ＣＭＰ技術を用いて、溝部以
外のゲート電極６を削り取る。この時、犠牲膜１０にエ
ッチングストップのモニターとして用いることができる
材質を利用することにより、図１２（ｄ）に示すよう
に、精度良く溝部埋め込み型のゲート電極６を形成する
ことができる。
2 Ｏ5 等の高誘電体膜５２をゲート絶縁膜５０としてス
パッタ技術により形成し、ゲート電極６をスパッタ技術
により堆積する。その後、ＣＭＰ技術を用いて、溝部以
外のゲート電極６を削り取る。この時、犠牲膜１０にエ
ッチングストップのモニターとして用いることができる
材質を利用することにより、図１２（ｄ）に示すよう
に、精度良く溝部埋め込み型のゲート電極６を形成する
ことができる。
【００６４】これよにり、ドレイン近傍のゲート絶縁膜
５０の膜厚を精度良く薄く形成することができ、チャネ
ル領域に比べ、閾値電圧が低い状態になり、第４実施例
の構造を有するＭＯＳＦＥＴを形成することが可能であ
る。このように、第４実施例によれば、従来のＭＯＳＦ
ＥＴの製造方法から、マスク１枚で第４実施例の構造を
有するＭＯＳＦＥＴの形成が可能となる。
５０の膜厚を精度良く薄く形成することができ、チャネ
ル領域に比べ、閾値電圧が低い状態になり、第４実施例
の構造を有するＭＯＳＦＥＴを形成することが可能であ
る。このように、第４実施例によれば、従来のＭＯＳＦ
ＥＴの製造方法から、マスク１枚で第４実施例の構造を
有するＭＯＳＦＥＴの形成が可能となる。
【００６５】このようにして形成されたＭＯＳＦＥＴの
構造では、Ｔａ2 Ｏ5 等の高誘電体膜をスパッタ技術に
より形成することにより、ドレイン近傍のゲート絶縁膜
の膜厚を、チャネル領域のそれよりも薄く形成すること
ができる。これにより、ドレイン近傍にはチャネル領域
よりも高いゲート電圧が印加されているのと等価な状況
が達成できるため、ホットキャリアの発生確率は図５に
点線で示すように、左側にシフトする。
構造では、Ｔａ2 Ｏ5 等の高誘電体膜をスパッタ技術に
より形成することにより、ドレイン近傍のゲート絶縁膜
の膜厚を、チャネル領域のそれよりも薄く形成すること
ができる。これにより、ドレイン近傍にはチャネル領域
よりも高いゲート電圧が印加されているのと等価な状況
が達成できるため、ホットキャリアの発生確率は図５に
点線で示すように、左側にシフトする。
【００６６】ホットキャリアの発生量は、発生確率×ド
レイン電流に比例するが、これはチャネル領域が支配的
に影響するので、ドレイン電流はゲート電圧に対してほ
とんど変化しない。今、ドレイン近傍のゲート絶縁膜の
膜厚が、チャネル領域に比べて１／２であったとする
と、ドレイン近傍におけるゲート電圧はチャネル部のゲ
ート電圧に対して、０．５Ｖ程度高くなっている状況と
なり、ホットキャリアの発生量は、図５から約２／３に
低減できることが分かる。同時に、ドレイン近傍ではゲ
ート絶縁膜５０の容量が膜厚に反比例して増加するので
あるから、ホットキャリアの寄与は低減することができ
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減することができ、両方の効果を併せると、ホッ
トキャリアによる劣化は約１／３に低減することができ
る。
レイン電流に比例するが、これはチャネル領域が支配的
に影響するので、ドレイン電流はゲート電圧に対してほ
とんど変化しない。今、ドレイン近傍のゲート絶縁膜の
膜厚が、チャネル領域に比べて１／２であったとする
と、ドレイン近傍におけるゲート電圧はチャネル部のゲ
ート電圧に対して、０．５Ｖ程度高くなっている状況と
なり、ホットキャリアの発生量は、図５から約２／３に
低減できることが分かる。同時に、ドレイン近傍ではゲ
ート絶縁膜５０の容量が膜厚に反比例して増加するので
あるから、ホットキャリアの寄与は低減することができ
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減することができ、両方の効果を併せると、ホッ
トキャリアによる劣化は約１／３に低減することができ
る。
【００６７】また、第１実施例と比較すると、ＭＯＳＦ
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから段差
部を小さくすることができるという利点を有する。さら
に、第２及び第３実施例と比較すると、ゲート酸化膜と
ゲート絶縁膜の積層構造を用いていることから、誘電率
が大きく、界面準位の少ない、極微細なＭＯＳＦＥＴの
作製が可能となる。
ＥＴの形状が左右対称であることから、設計の自由度が
高く、ゲート電極６を埋め込む構造であることから段差
部を小さくすることができるという利点を有する。さら
に、第２及び第３実施例と比較すると、ゲート酸化膜と
ゲート絶縁膜の積層構造を用いていることから、誘電率
が大きく、界面準位の少ない、極微細なＭＯＳＦＥＴの
作製が可能となる。
【００６８】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００６９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）請求項１又は５記載の発明によれば、ホットキャ
リアによるトランジスタ特性の劣化を抑え、トランジス
タの信頼性を向上させることができる。
よれば、以下のような効果を奏することができる。 （Ａ）請求項１又は５記載の発明によれば、ホットキャ
リアによるトランジスタ特性の劣化を抑え、トランジス
タの信頼性を向上させることができる。
【００７０】（Ｂ）請求項２又は６記載の発明によれ
ば、特に、ＭＯＳＦＥＴの形状が左右対称であることか
ら、設計の自由度が高く、ゲート電極を埋め込む構造で
あることから、溝部を小さくすることができるという利
点を有する。 （Ｃ）請求項３、７又は８記載の発明によれば、特に、
ゲート絶縁膜の誘電率が大きいことから、極微細なＭＯ
ＳＦＥＴの作製が可能となる。
ば、特に、ＭＯＳＦＥＴの形状が左右対称であることか
ら、設計の自由度が高く、ゲート電極を埋め込む構造で
あることから、溝部を小さくすることができるという利
点を有する。 （Ｃ）請求項３、７又は８記載の発明によれば、特に、
ゲート絶縁膜の誘電率が大きいことから、極微細なＭＯ
ＳＦＥＴの作製が可能となる。
【００７１】（Ｄ）請求項４又は８記載の発明によれ
ば、特に、ゲート酸化膜とゲート絶縁膜の積層構造を用
いていることから、誘電率が大きく、界面準位の少な
い、極微細なＭＯＳＦＥＴの作製が可能となる。
ば、特に、ゲート酸化膜とゲート絶縁膜の積層構造を用
いていることから、誘電率が大きく、界面準位の少な
い、極微細なＭＯＳＦＥＴの作製が可能となる。
【図１】本発明の第１実施例を示すＭＯＳＦＥＴの断面
図である。
図である。
【図２】酸化速度の面方位依存性を示す図である。
【図３】本発明の第１実施例におけるゲート電極のチャ
ネル領域およびドレイン近傍におけるＭＯＳ構造のバン
ド図である。
ネル領域およびドレイン近傍におけるＭＯＳ構造のバン
ド図である。
【図４】本発明の第１実施例のドレイン電流と基板電流
のゲート電圧依存性を示す図である。
のゲート電圧依存性を示す図である。
【図５】ホットキャリアの発生確率とゲート電圧依存性
を示す図である。
を示す図である。
【図６】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
工程断面図である。
【図７】本発明の第２実施例を示すＭＯＳＦＥＴの断面
図である。
図である。
【図８】本発明の第２実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
工程断面図である。
【図９】本発明の第３実施例を示すＭＩＳＦＥＴの断面
図である。
図である。
【図１０】本発明の第３実施例を示すＭＩＳＦＥＴの製
造工程断面図である。
造工程断面図である。
【図１１】本発明の第４実施例を示すＭＩＳＦＥＴの断
面図である。
面図である。
【図１２】本発明の第４実施例を示すＭＩＳＦＥＴの製
造工程断面図である。
造工程断面図である。
【図１３】従来のＭＯＳＦＥＴのホットキャリア劣化の
概念図である。
概念図である。
【図１４】ホットキャリアによるｎチャネルトランジス
タ特性の劣化の様子を示す図である。
タ特性の劣化の様子を示す図である。
１ シリコン基板 ２ ドレイン（高濃度不純物層） ２Ａ ドレイン接合 ３ ソース（高濃度不純物層） ４ 低濃度不純物層（ＬＤＤ） ５ ゲート酸化膜 ６ ゲート電極 ８ サイドウォール １０ 犠牲膜 ４１ ゲート絶縁膜 ５０ ゲート絶縁膜（薄い酸化膜＋高誘電体膜） ５１ 薄いシリコン酸化膜 ５２ 高誘電体膜（Ｔａ2 Ｏ5 ）
Claims (8)
- 【請求項１】 半導体基板上に形成された段差部と、該
段差部に形成されたゲート絶縁膜と、該ゲート絶縁膜上
に形成されたゲート電極とを有する電界効果トランジス
タにおいて、 前記ゲート絶縁膜のドレイン近傍の膜厚は該ゲート絶縁
膜のチャネル領域の膜厚よりも薄く形成されていること
を特徴とする電界効果トランジスタ。 - 【請求項２】 半導体基板上に形成された溝部と、該溝
部内面に形成されたゲート絶縁膜と、前記溝部内に形成
されたゲート電極とを有する電界効果トランジスタにお
いて、 前記ゲート絶縁膜のドレイン近傍の膜厚は該ゲート絶縁
膜のチャネル領域の膜厚よりも薄く形成されていること
を特徴とする電界効果トランジスタ。 - 【請求項３】 請求項２記載の電界効果トランジスタに
おいて、前記ゲート絶縁膜は高誘電体膜であることを特
徴とする電界効果トランジスタ。 - 【請求項４】 半導体基板上に形成された溝部と、該溝
部内面に形成されたゲート酸化膜と、該ゲート酸化膜上
に形成されたゲート絶縁膜と、前記溝部内に形成された
ゲート電極とを有する電界効果トランジスタにおいて、 前記ゲート絶縁膜のドレイン近傍の膜厚は該ゲート絶縁
膜のチャネル領域の膜厚よりも薄く形成されていること
を特徴とする電界効果トランジスタ。 - 【請求項５】（ａ）半導体基板上に段差部を形成する工
程と、（ｂ）酸化速度の面方位依存性を利用し、前記段
差部の底部のゲート酸化膜の膜厚と前記段差部の側壁部
の膜厚とが異なるようにゲート酸化膜を形成する工程
と、（ｃ）前記ゲート酸化膜上にゲート電極を形成する
工程とを有することを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項６】（ａ）半導体基板表面に溝部を形成する工
程と、（ｂ）酸化速度の面方位依存性を利用し、前記溝
部内面に前記溝部の側壁部のゲート酸化膜の膜厚が前記
溝部の底部の膜厚よりも薄くなるようにゲート酸化膜を
形成する工程と、（ｃ）前記溝部内にゲート電極を形成
する工程とを有することを特徴とする電界効果トランジ
スタの製造方法。 - 【請求項７】（ａ）半導体基板表面に溝部を形成する工
程と、（ｂ）前記溝部内面にスパッタ法により、高誘電
体膜からなるゲート絶縁膜を形成する工程と、（ｃ）前
記溝部内にゲート電極を形成する工程とを有することを
特徴とする電界効果トランジスタの製造方法。 - 【請求項８】（ａ）半導体基板表面に溝部を形成する工
程と、（ｂ）前記溝部内面にゲート酸化膜を形成する工
程と、（ｃ）前記ゲート酸化膜上にスパッタ法により、
高誘電体膜からなるゲート絶縁膜を形成する工程と、
（ｄ）前記溝部内にゲート電極を形成する工程とを有す
ることを特徴とする電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229533A JPH1168104A (ja) | 1997-08-26 | 1997-08-26 | 電界効果トランジスタ及びその製造方法 |
| US09/126,844 US6075270A (en) | 1997-08-26 | 1998-07-31 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229533A JPH1168104A (ja) | 1997-08-26 | 1997-08-26 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168104A true JPH1168104A (ja) | 1999-03-09 |
Family
ID=16893668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9229533A Withdrawn JPH1168104A (ja) | 1997-08-26 | 1997-08-26 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6075270A (ja) |
| JP (1) | JPH1168104A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101060701B1 (ko) | 2004-03-12 | 2011-08-30 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조 방법 |
| JP2014082520A (ja) * | 2014-01-06 | 2014-05-08 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2015535146A (ja) * | 2012-11-20 | 2015-12-07 | マイクロン テクノロジー， インク． | トランジスタ、メモリセルおよび半導体構造 |
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|---|---|---|---|---|
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| US6710424B2 (en) | 2001-09-21 | 2004-03-23 | Airip | RF chipset architecture |
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| US20230261113A1 (en) * | 2022-02-17 | 2023-08-17 | Tokyo Electron Limited | 3d ufet device for advanced 3d integration |
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1997
- 1997-08-26 JP JP9229533A patent/JPH1168104A/ja not_active Withdrawn
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1998
- 1998-07-31 US US09/126,844 patent/US6075270A/en not_active Expired - Fee Related
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| US10943986B2 (en) | 2012-11-20 | 2021-03-09 | Micron Technology, Inc. | Transistors, memory cells and semiconductor constructions comprising ferroelectric gate dielectric |
| US11594611B2 (en) | 2012-11-20 | 2023-02-28 | Micron Technology, Inc. | Transistors, memory cells and semiconductor constructions |
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| Publication number | Publication date |
|---|---|
| US6075270A (en) | 2000-06-13 |
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