JPH10214964A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents

Ｍｏｓｆｅｔ及びその製造方法

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JPH10214964A
JPH10214964A JP9016919A JP1691997A JPH10214964A JP H10214964 A JPH10214964 A JP H10214964A JP 9016919 A JP9016919 A JP 9016919A JP 1691997 A JP1691997 A JP 1691997A JP H10214964 A JPH10214964 A JP H10214964A
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oxide film
gate
drain
forming
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Masao Okihara
将生 沖原
Eiji Uchida
英次 内田
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 ホットキャリアによるトランジスタ特性の劣
化を抑え、デバイスの信頼性を向上させるＭＯＳＦＥＴ
及びその製造方法を提供する。 【解決手段】 ｐ型シリコン基板１上のＮチャネル領域
とドレイン近傍で仕事関数の異なる２つの材質を繋ぎ合
わせることにより、第１のゲート電極６、第２のゲート
電極７を形成し、ドレイン近傍における反転閾値電圧
が、チャネル領域の閾値電圧に比べて、仕事関数の差分
だけ負方向にシフトするようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、極微細なＭＯＳＦ
ＥＴに係り、特に、そのホットキャリア劣化耐性の向上
を図り得るＭＯＳＦＥＴの構造及びその製造方法に関す
るものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、例えば、「ホットキャリア効果」武田 英次著 日
経マグロウビル社発行、ｐｐ６３〜７１に記載されるも
のがある。ＭＯＳＦＥＴは、超ＬＳＩ技術の中でも中心
的なデバイスとして使用されているが、素子の微細化が
進むにつれて、その信頼性の確保は重要な課題となって
いる。中でも、上記文献に開示されているように、ゲー
ト酸化膜へのホットキャリア注入によるトランジスタ特
性の劣化は、素子の長期信頼性を大きく劣化させること
が知られており、これを抑制することが必要である。
【０００３】かかるホットキャリアによる劣化現象につ
いて簡単に説明する。ホットキャリア注入機構は数多く
存在するが、ここでは通常の動作温度領域において、最
も激しい劣化を引き起こす注入機構について説明する。
図１４はかかる従来のＭＯＳＦＥＴのホットキャリア劣
化の概念図である。この図において、２１はシリコン基
板、２２は高濃度不純物層（ドレイン）、２３は高濃度
不純物層（ソース）、２４は低濃度不純物層、２５はゲ
ート酸化膜、２６はゲート電極、２７はサイドウォール
である。
【０００４】この図に示すように、素子の微細化により
ドレイン接合近傍２２Ａには高電界が印加される。この
電界によりキャリアは加速され、ドレイン近傍でシリコ
ン原子と衝突電離を起こす。この時、発生する電子と正
孔がゲート酸化膜２５中に注入され、ゲート酸化膜２５
中でトラップとして働くことにより、ＭＯＳＦＥＴのト
ランジスタ特性を変動させる。
【０００５】ホットキャリア３０はドレイン接合近傍２
２Ａの高電界により発生するため、図１４に示すよう
に、低濃度不純物層２４を設けたＬＤＤ−ＭＯＳＦＥＴ
構造にすることにより、電界を緩和することができ、ホ
ットキャリア３０の発生を抑制することができる。この
ため、ＬＤＤ−ＭＯＳＦＥＴ構造がホットキャリア抑制
に広く用いられてきた。
【０００６】
【発明が解決しようとする課題】しかしながら、素子の
微細化に伴い、ＬＤＤ−ＭＯＳＦＥＴ構造においても、
ドレイン近傍に高電界が加わるようになり、ホットキャ
リアによるトランジスタ特性の劣化が問題となってい
る。図１５は基板電流及び伝達コンダクタンス劣化のゲ
ート電圧依存性を示す図であり、図１５（ａ）は基板電
流とゲート電圧との特性を示す図、図１５（ｂ）は伝達
コンダクタンス劣化とゲート電圧との特性を示す図であ
り、上記したホットキャリアによるｎチャネルトランジ
スタ特性の劣化の様子が図１５（ｂ）に示されている。
【０００７】この図１５（ｂ）において、縦軸は伝達コ
ンダクタンス劣化の変化量（ΔＧm／Ｇm0）、横軸はゲ
ート電圧ＶG （Ｖ）を示す。この図から、ドレイン電圧
（ＶD ）の増加に伴って、伝達コンダクタンスの劣化が
大きくなっていることが分かるが、最も劣化が大きいの
はゲート電圧がＶG＝１／２ＶD 付近であることが分か
る。この時、図１５（ａ）に示すように、基板電流（Ｉ
BB）が最大となることから、ホットキャリアの発生量
は、この条件で最大となっていることが分かる。
【０００８】また、それ以上のゲート電圧では、むしろ
特性の劣化は少なくなることから、ＶG ＝１／２ＶD 程
度の低いゲート電圧時での劣化が、デバイスの信頼性を
下げる原因となっていることが分かる。本発明は、上記
問題点を除去し、ホットキャリアによるトランジスタ特
性の劣化を抑え、デバイスの信頼性を向上させるＭＯＳ
ＦＥＴ及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕ＭＯＳＦＥＴにおいて、Ｎチャネル領域又はＰチ
ャネル領域とドレイン近傍で仕事関数の異なる２つの材
質を繋ぎ合わせて第１のゲート電極（６）と第２のゲー
ト電極（７）を形成するとともに、前記第２ゲート電極
（７）の一部に低濃度拡散ドレイン層（４）の先端が位
置することにより、前記ドレイン近傍における反転閾値
電圧が、前記チャネル領域の閾値電圧に比べて、仕事関
数の差分だけ負方向又は正方向にシフトするようにした
ものである。
【００１０】〔２〕ＭＯＳＦＥＴの製造方法において、
シリコン基板（１）の表面上にゲート酸化膜（５）を形
成し、第１のゲート電極の材質を堆積した後、この第１
のゲート電極の材質と前記ゲート酸化膜（５）の選択比
の高いエッチング方法を用いて、前記ゲート酸化膜
（５）をエッチングせずに、第１のゲート電極（６）を
パターニングする工程と、配線材質（９）を全面に堆積
した後、この配線材質（９）をエッチングし、前記第１
のゲート電極（６）の少なくともドレイン側に仕事関数
の異なる第２のゲート電極（７）を形成する工程と、前
記第１のゲート電極（６）と第２のゲート電極（７）を
用いて、低濃度不純物層（４）、サイドウォール
（８）、高濃度不純物層からなるソース（３）・ドレイ
ン（２）を形成する工程とを施すようにしたものであ
る。
【００１１】〔３〕ＭＯＳＦＥＴの製造方法において、
シリコン基板（１）の表面上にゲート酸化膜（５）を形
成し、このゲート酸化膜（５）と選択比の高い材質で犠
牲膜（１０）を堆積した後、この犠牲膜（１０）に溝を
形成し、配線材質（９）をＣＶＤ技術により全面に堆積
する工程と、前記配線材質（９）を、前記溝の内部にの
み残した後、前記犠牲膜（１０）をエッチングにより完
全に除去し、第１のゲート電極（６）を形成する工程
と、さらに異なる配線材質（１１）を全面に堆積した
後、この配線材質（１１）をエッチングし、前記第１の
ゲート電極（６）の少なくともドレイン側に仕事関数の
異なる第２のゲート電極（７）を形成する工程と、前記
第１のゲート電極（６）と第２のゲート電極（７）を用
いて、低濃度不純物層（４）、サイドウォール（８）、
高濃度不純物層からなるソース（３）・ドレイン（２）
を形成する工程とを施すようにしたものである。
【００１２】〔４〕ＭＯＳＦＥＴの製造方法において、
シリコン基板（１）の表面上にゲート酸化膜（５）を形
成した後、第１のゲート電極の材質を堆積し、この第１
のゲート電極の材質と前記ゲート酸化膜（５）の選択比
の高いエッチング方法を用いて、前記ゲート酸化膜
（５）をエッチングせずに、第１のゲート電極（６）を
パターニングする工程と、第２のゲート電極の材質を選
択ＣＶＤにより前記第１のゲート電極（６）の外周に堆
積し、前記第１のゲート電極（６）の外周に仕事関数の
異なる第２のゲート電極（７）を形成する工程と、前記
第１のゲート電極（６）と第２のゲート電極（７）を用
いて、低濃度不純物層（４）、サイドウォール（８）、
高濃度不純物層からなるソース（３）・ドレイン（２）
を形成する工程とを施すようにしたものである。
【００１３】〔５〕ＭＯＳＦＥＴの製造方法において、
シリコン基板（１）の表面上にゲート酸化膜（５）を形
成した後、第１のゲート電極の材質を堆積し、この第１
のゲート電極の材質と前記ゲート酸化膜（５）の選択比
の高いエッチング方法を用い、前記ゲート酸化膜（５）
をエッチングせずに、第１のゲート電極（６）をパター
ニングする工程と、シリコンと反応して高温で安定なシ
リサイドを形成するような配線材質（１２）を全面に堆
積した後、高温の熱処理を施すことにより前記第１のゲ
ート電極（６）の外周にシリサイド層を形成し、未反応
の配線材質（１２）を選択的に除去して、前記第１のゲ
ート電極（６）の外周に仕事関数の異なる第２のゲート
電極（７）を形成する工程と、（ｃ）前記第１のゲート
電極（６）と第２のゲート電極（７）を用いて、低濃度
不純物層（４）、サイドウォール（８）、高濃度不純物
層からなるソース（３）・ドレイン（２）を形成する工
程とを施すようにしたものである。
【００１４】〔６〕ＭＯＳＦＥＴにおいて、チャネル領
域の基板濃度Ｎchとドレイン近傍の基板濃度ＮD が異な
ることにより、前記ドレイン近傍における反転閾値電圧
が、前記チャネル領域の閾値電圧に比べて、基板濃度の
差に対応するだけ、負方向にシフトするようにしたもの
である。 〔７〕ＭＯＳＦＥＴの製造方法において、ｐ型のシリコ
ン基板（１）の表面上に、ゲート酸化膜（５）を形成し
た後、第１のゲート電極の材質を堆積し、この第１のゲ
ート電極の材質と前記ゲート酸化膜（５）の選択比の高
いエッチング方法を用い、前記ゲート酸化膜（５）をエ
ッチングせずに、前記第１のゲート電極（１３）をパタ
ーニングする工程と、ｐ型の不純物（１４）を前記第１
のゲート電極（１３）を通過して基板表面に注入される
程度の加速電圧でイオンを注入する工程と、材質を全面
に堆積し、この材質をエッチングして、前記第１のゲー
ト電極（１３）の両側に、同様の材質の第２のゲート電
極（１６）をサイドウォール状に形成する工程と、前記
第１のゲート電極（１３）と第２のゲート電極（１６）
を用いて、ｎ型低濃度不純物層（４）、サイドウォール
（８）、ｎ型高濃度不純物層からなるソース（３）・ド
レイン（２）を形成する工程とを施すようにしたもので
ある。
【００１５】〔８〕ＭＯＳＦＥＴの製造方法において、
ｐ型シリコン基板（１）の表面上に、ゲート酸化膜
（５）を形成した後、第１のゲート電極の材質を堆積
し、この第１のゲート電極の材質と前記ゲート酸化膜
（５）の選択比の高いエッチング方法を用い、前記ゲー
ト酸化膜（５）をエッチングせずに、第１のゲート電極
（１３）をパターニングする工程と、ｎ型の不純物（１
５）を基板表面に注入される程度の加速電圧でイオン注
入する工程と、前記第１のゲート電極（１３）と同様の
材質を全面に堆積し、この材質をエッチングし、前記第
１のゲート電極（１３）の両側に第２のゲート電極（１
６）をサイドウォール状に形成する工程と、前記第１の
ゲート電極（１３）と第２のゲート電極（１６）とを用
いて、低濃度不純物層（４）、サイドウォール（８）、
ｎ型高濃度不純物層からなるソース（３）・ドレイン
（２）を形成する工程とを施すようにしたものである。
【００１６】
〔９〕ＭＯＳＦＥＴにおいて、ドレイン近
傍のゲート酸化膜（５）の膜厚を薄くすることにより、
前記ドレイン近傍における反転閾値電圧がチャネル領域
のそれに比べて前記ゲート酸化膜（５）の容量が増加す
ることにより負方向にシフトするようにしたものであ
る。 〔１０〕ＭＯＳＦＥＴの製造方法において、シリコン基
板（１）の表面上に、ゲート酸化膜（５）を形成した
後、第１のゲート電極の材質を堆積し、この第１のゲー
ト電極の材質と前記ゲート酸化膜（５）の選択比の高い
エッチング方法を用い、前記ゲート酸化膜（５）をエッ
チングせずに、前記第１のゲート電極（１３）をパター
ニングする工程と、シリコン酸化膜に対するエッチャン
トを用いて、前記第１のゲート電極（１３）に被覆され
ていない領域のゲート酸化膜（５）の膜厚を薄くする工
程と、材質を全面に堆積し、この材質をエッチングし
て、前記第１のゲート電極（１３）の両側に第２のゲー
ト電極（１６）をサイドウォール状に形成する工程と、
前記第１のゲート電極（１３）と第２のゲート電極（１
６）を用いて、低濃度不純物層（４）、サイドウォール
（８）、高濃度不純物層からなるソース（３）・ドレイ
ン（２）を形成する工程とを施すようにしたものであ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の第１実
施例を示すＭＯＳＦＥＴの構成図である。ここではＮＭ
ＯＳについて説明する。この図において、１はｐ型シリ
コン基板、２はｎ型高濃度不純物層（ドレイン）、３は
ｎ型高濃度不純物層（ソース）、４はｎ型低濃度不純物
層、５はゲート酸化膜、６は第１のゲート電極、７は第
２のゲート電極、８はサイドウォールである。
【００１８】この第１実施例は、上記したように、仕事
関数の異なる２つの材質を繋ぎ合わせることにより、第
１のゲート電極６、第２のゲート電極７を形成するよう
にしたものである。この時、ドレイン側の第２のゲート
電極７の領域Ｄは、ドレイン接合とゲート電極６が重な
り合う領域よりも若干広めに形成される程度で良い。各
々のゲート電極６，７の材質の仕事関数の差は１Ｖ程度
からそれ以上あることが望ましい。
【００１９】これにより、ドレイン近傍における反転閾
値電圧が、Ｎチャネル領域のそれに比べ、仕事関数の差
分だけ負方向にシフトするようなＭＯＳＦＥＴの構造と
なっている。次に、ｎチャネルのＭＯＳＦＥＴの場合の
動作について説明する。理想的なＭＯＳ構造において、
反転閾値電圧（Ｖth）は、ｐ型半導体のフェルミポテン
シャル（φf ）を用いて次の式で表すことができる。
【００２０】 Ｖth＝２φf ＋〔√２Ｋε0 ｑＮA （２φf ）〕／Ｃ0 …（１） ここで、Ｋは半導体の比誘電率、ＮA はｐ型半導体の不
純物濃度、Ｃ0 は単位面積当たりのゲート酸化膜５の容
量である。さらに、ゲート酸化膜５の中に電荷が存在し
たり、第１のゲート電極６，第２のゲート電極７とシリ
コン基板１の間で仕事関数に差が存在する場合には、そ
の分だけ表面ポテンシャルはずれることになる。このず
れをフラットバンド電圧（ＶFB）と呼び、上記式（１）
は次のように書き直される。
【００２１】 Ｖth＝２φf ＋ＶFB＋〔√２Ｋε0 ｑＮA （２φf ）〕／Ｃ0 …（２） この第１実施例ではドレイン近傍での反転閾値電圧が、
チャネル領域のそれよりも負方向へシフトしているので
あるから、ドレイン近傍におけるフラットバンド電圧
は、仕事関数の差分だけ小さな値であることが上記式
（２）より分かる。ここで、両者の仕事関数の差が１Ｖ
であるとすると、ドレイン近傍のフラットバンド電圧は
チャネル領域のそれから１Ｖマイナスすればよいことに
なる。
【００２２】図２に本発明の第１実施例におけるゲート
電極のチャネル領域及びドレイン近傍におけるＭＯＳ構
造のバンド図を示す。ここでは、ゲート電圧ＶG ＝０Ｖ
の場合を示している。チャネル領域の第１のゲート電極
６の材質の仕事関数が、シリコン基板１のそれに比べて
小さい場合、図２（ａ）に示すように、シリコン基板１
表面は空乏化する。これに対し、ドレイン近傍では第２
のゲート電極７の材質の仕事関数がさらに１Ｖ低いので
あるから、図２（ｂ）に示すように、シリコン基板１表
面はより強く空乏化することになる。これは、言い換え
ると、ドレイン近傍ではチャネル領域に比べて、最初か
ら１Ｖ高いゲート電圧が加えられていることと等価な状
況になっていることとなる。
【００２３】図３にゲート酸化膜厚（ＴOX）が１０ｎ
ｍ、トランジスタの実効長（Ｌeff ）が０．９μｍ、幅
（Ｗ）が１０ｍｍのｎチャネル、ＭＯＳＦＥＴのドレイ
ン電圧（ＶD ）５．５Ｖの際のドレイン電流（ＩD ）
（○印）および基板電流（ＩBB）（●印）のゲート電圧
（ＶG ）依存性を示す。図３から明らかなように、ドレ
イン電流（ＩD ）はゲート電圧の上昇と共に増加する
が、基板電流（ＩBB）はＶG ＝１／２ＶD 付近をピーク
に、その後減少していくことが分かる。ホットキャリア
の発生はドレイン電流（ＩD ）に依存し、基板電流（Ｉ
BB）はホットキャリアの発生量に比例するものであるこ
とから、基板電流（ＩBB）をドレイン電流（ＩD ）で除
算することにより、ホットキャリアの発生確率が得られ
る。
【００２４】図４にホットキャリアの発生確率とゲート
電圧依存性を示す。この図から明らかなように、ホット
キャリアはゲート電圧が低いほど発生確率が高く、ゲー
ト電圧の上昇に伴って、指数関数的にその発生確率が減
少することが分かる。このように、第１実施例のＭＯＳ
ＦＥＴの構造では、ドレイン近傍においては、チャネル
領域よりも仕事関数の差だけ高いゲート電圧が加えられ
ているのと等価な状況にあるわけであるから、ホットキ
ャリアの発生確率は、図４に点線で示すように左側にシ
フトする。ホットキャリアの発生量は、これにドレイン
電流を掛ければよいが、これはチャネル領域が支配的に
影響するので、ドレイン電流はゲート電圧に対してほと
んど変化しない。このため、仕事関数の差が１Ｖ程度で
あるとすると、ホットキャリアの発生量は約１／２に低
減でき、同時にホットキャリアによる劣化も、約１／２
に低減することができる。
【００２５】次に、本発明の第２実施例のＭＯＳＦＥＴ
の製造方法について説明する。図５は本発明の第２実施
例を示すＭＯＳＦＥＴの製造工程断面図である。 （１）まず、図５（ａ）に示すように、ｐ型シリコン基
板１の表面上に、ゲート酸化膜５を熱酸化等の工程によ
り形成した後、第１のゲート電極６をスパッタ等の技術
により堆積し、既知のホトリソ、エッチング技術を用い
てパターニングする。この時、第１のゲート電極６の材
質とゲート酸化膜５の選択比の高いエッチング方法を用
いることにより、ゲート酸化膜５はエッチングされない
ようにする。
【００２６】（２）その後、図５（ｂ）に示すように、
配線材質９を全面に堆積する。 （３）次いで、この配線材質９をエッチングすることに
より、図５（ｃ）に示すように、第１のゲート電極６の
材質の両側にサイドウォール状に仕事関数の異なる第２
のゲート電極７を形成する。ｎチャネルのＭＯＳＦＥＴ
に対して、例えば、第１のゲート電極６の材質にｐ型不
純物を高濃度にドープした多結晶シリコンを、ゲート電
極７の材質にＡｌあるいはＴｉ等の材質を用いることよ
り、両者の仕事関数の差を１Ｖ程度にすることが可能で
ある。
【００２７】（４）この第１のゲート電極６，第２のゲ
ート電極７を用いて、通常のＭＯＳＦＥＴの製造方法と
同様に、低濃度不純物層４、サイドウォール８、高濃度
不純物層２，３を形成することにより、図５（ｄ）に示
すように、第２実施例の構造を有するＭＯＳＦＥＴを形
成することができる。このように、この第２実施例によ
れば、従来のＭＯＳＦＥＴの製造方法からマスクを増や
すことなく、ＭＯＳＦＥＴを形成することが可能とな
る。
【００２８】このようにして形成されたＭＯＳＦＥＴの
構造では、ドレイン近傍においては、チャネル領域より
も仕事関数の差だけ高いゲート電圧が加えられているの
と等価な状況にあるわけであるから、ホットキャリアの
発生確率は、図４に点線で示すように左側にシフトす
る。ホットキャリアの発生量は、これにドレイン電流を
掛ければよいが、これはチャネル領域が支配的に影響す
るので、ドレイン電流はゲート電圧に対してほとんど変
化しない。このため、仕事関数の差が１Ｖ程度であると
すると、ホットキャリアの発生量は約１／２に低減で
き、同時にホットキャリアによる劣化も約１／２に低減
することができる。
【００２９】次に、本発明の第３実施例について説明す
る。図６は本発明の第３実施例を示すＭＯＳＦＥＴの製
造工程断面図である。 （１）まず、図６（ａ）に示すように、ｐ型シリコン基
板１の表面上にゲート酸化膜５を熱酸化等の工程により
形成した後、犠牲膜１０を堆積する。この時、犠牲膜１
０には後のエッチングの際に、ゲート酸化膜５と十分に
選択比の高い材質を用いる。この犠牲膜１０に既知のホ
トリソ、エッチング技術で溝を形成した後、配線材質９
をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）技術により全面に堆積する。
【００３０】（２）次いで、この配線材質９をＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）技術によって、溝の内部にのみ残した後、
犠牲膜１０をエッチングにより完全に除去することによ
り、図６（ｂ）に示すように、第１のゲート電極６を形
成する。その後、さらに異なる配線材質１１を全面に堆
積する。
【００３１】（３）次に、図６（ｃ）に示すように、こ
の配線材質１１をエッチングすることにより、第１のゲ
ート電極６の両側にサイドウォール状に仕事関数の異な
る第２のゲート電極７を形成する。ｎチャネルのＭＯＳ
ＦＥＴに対して、例えば、第１のゲート電極６の材質に
ｐ型不純物を高濃度にドープした多結晶シリコンを、第
２のゲート電極７の材質にＡｌあるいはＴｉ等の材質を
用いることにより、両者の仕事関数の差を１Ｖ程度にす
ることが可能である。
【００３２】このゲート電極６，７を用いて、通常のＭ
ＯＳＦＥＴの製造方法と同様に、ｎ型低濃度不純物層
４、サイドウォール８、ｎ型高濃度不純物層２，３を形
成することにより、図６（ｄ）に示すように、第３実施
例の構造を有するＭＯＳＦＥＴを得ることが可能とな
る。このように第３実施例によれば、従来のＭＯＳＦＥ
Ｔの製造方法からマスクを増やすことなく、第１実施例
の構造を有するＭＯＳＦＥＴの形成が可能となる。
【００３３】このようにして形成されたＭＯＳＦＥＴの
構造では、ドレイン近傍においては、チャネル領域より
も仕事関数の差だけ高いゲート電圧が加えられているの
と等価な状況にあるわけであるから、ホットキャリアの
発生量は、図４に点線で示すように、左側にシフトす
る。ホットキャリアの発生量はこれにドレイン電流を掛
ければよいが、これはチャネル領域が支配的に影響する
ので、ドレイン電流はゲート電圧に対してほとんど変化
しない。このため、仕事関数の差が１Ｖ程度であるとす
ると、ホットキャリアの発生量は約１／２に低減でき、
同時にホットキャリアによる劣化も約１／２に低減する
ことができる。
【００３４】次に、本発明の第４実施例について説明す
る。図７は本発明の第４実施例を示すＭＯＳＦＥＴの製
造工程断面図である。 （１）まず、図７（ａ）に示すように、ｐ型シリコン基
板１の表面上に、ゲート酸化膜５を熱酸化等の工程によ
り形成した後、ゲート電極６をスパッタ等の技術により
堆積し、既知のホトリソ、エッチング技術を用いてパタ
ーニングする。この時、第１のゲート電極６とゲート酸
化膜５の選択比の高いエッチング方法を用いることによ
り、ゲート酸化膜５はエッチングされないようにする。
【００３５】（２）その後、図７（ｂ）に示すように、
第２のゲート電極７を選択ＣＶＤにより、第１のゲート
電極６の外周のみに堆積することにより、第１のゲート
電極６の材質の外周に仕事関数の異なる第２のゲート電
極７を形成する。ｎチャネルのＭＯＳＦＥＴに対して、
例えば、第１のゲート電極６の材質にｐ型不純物を高濃
度にドープした多結晶シリコンを、ゲート電極７の材質
に選択ＣＶＤが可能であることが知られているＡｌ等の
材質を用いることにより、両者の仕事関数の差を１Ｖ程
度にすることが可能である。
【００３６】（３）このゲート電極６，７を用いて、通
常のＭＯＳＦＥＴの製造方法と同様に、ｎ型低濃度不純
物層４、サイドウォール８、ｎ型高濃度不純物層２，３
を形成することにより、図７（ｃ）に示すように、第４
実施例の構造を有するＭＯＳＦＥＴを形成することが可
能となる。このように、第４実施例によれば、従来のＭ
ＯＳＦＥＴの製造方法からマスクを増やすことなく、Ｍ
ＯＳＦＥＴを形成することが可能となる。
【００３７】このようにして形成されたＭＯＳＦＥＴの
構造では、ドレイン近傍においては、チャネル領域より
も仕事関数の差だけ高いゲート電圧が加えられているの
と等価な状況にあるわけであるから、ホットキャリアの
発生確率は、図４に点線で示すように左側にシフトす
る。ホットキャリアの発生量はこれにドレイン電流を掛
ければよいが、これはチャネル領域が支配的に影響する
ので、ドレイン電流はゲート電圧に対してほとんど変化
しない。このため、仕事関数の差が１Ｖ程度であるとす
ると、ホットキャリアの発生量は約１／２に低減でき、
同時にホットキャリアによる劣化も約１／２に低減する
ことができる。
【００３８】次に、本発明の第５実施例について説明す
る。図８は本発明の第５実施例を示すＭＯＳＦＥＴの製
造工程断面図である。 （１）まず、図８（ａ）に示すように、ｐ型シリコン基
板１の表面上に、ゲート酸化膜５を熱酸化等の工程によ
り形成した後、第１のゲート電極６をスパッタ等の技術
により堆積し、既知のホトリソ、エッチング技術を用い
てパターニングする。この時、第１のゲート電極６とゲ
ート酸化膜５の選択比の高いエッチング方法を用いるこ
とにより、ゲート酸化膜５はエッチングされないように
する。
【００３９】（２）その後、図８（ｂ）に示すように、
シリコンと反応して高温で安定なシリサイドを形成する
ような配線材質１２を全面に堆積する。 （３）その後、図８（ｃ）に示すように、高温の熱処理
を施すことにより、第１のゲート電極６の外周にシリサ
イド層を形成し、未反応の配線材質１２を選択的に除去
することにより、第１のゲート電極６の外周に仕事関数
の異なる第２のゲート電極７を形成する。
【００４０】ｎチャネルのＭＯＳＦＥＴに対して、例え
ば、第１のゲート電極６の材質にｐ型不純物を高濃度に
ドープした多結晶シリコンを、第２のゲート電極７の材
質にＴｉシリサイド等の材質を用いることにより、両者
の仕事関数の差を１Ｖ程度にすることが可能である。こ
のゲート電極６，７を用いて通常のＭＯＳＦＥＴの製造
方法と同様に、ｎ型低濃度不純物層４、サイドウォール
８、ｎ型高濃度不純物層２，３を形成することにより、
図８（ｄ）に示すように、第５実施例の構造を有するＭ
ＯＳＦＥＴを形成することが可能となる。
【００４１】このように、第５実施例によれば、従来の
ＭＯＳＦＥＴの製造方法からマスクを増やすことなく、
ＭＯＳＦＥＴの形成が可能となる。このようにして形成
されたＭＯＳＦＥＴの構造では、ドレイン近傍において
は、チャネル領域よりも仕事関数の差だけ高いゲート電
圧が加えられているのと等価な状況にあるわけであるか
ら、ホットキャリアの発生確率は、図４に点線で示すよ
うに左側にシフトする。ホットキャリアの発生量はこれ
にドレイン電流を掛ければよいが、これはチャネル領域
が支配的に影響するので、ドレイン電流はゲート電圧に
対してほとんど変化しない。このため、仕事関数の差が
１Ｖ程度であるとすると、ホットキャリアの発生量は約
１／２に低減でき、同時にホットキャリアによる劣化も
約１／２に低減することができる。
【００４２】次に、本発明の第６実施例について説明す
る。図９は本発明の第６実施例を示すＭＯＳＦＥＴの構
成図である。なお、第１実施例と同じ部分には同じ符号
を付してその説明は省略する。この図に示すように、第
６実施例は、チャネル領域の基板濃度Ｎchと、ドレイン
近傍の基板濃度ＮD が異なるようにしたものである。な
お、１３は第１のゲート電極である。
【００４３】この時、ドレイン側の基板濃度ＮD の領域
は、ドレイン接合２Ａよりも若干チャネル内部に拡がる
ように形成される程度で良い。両者の基板濃度は特に限
定するものではないが、これによって、ドレイン近傍に
おける反転閾値電圧が、チャネル領域のそれに比べて、
負方向にシフトするようなＭＯＳＦＥＴの構造となるよ
うにする。
【００４４】次に、この第６実施例のｎチャネルのＭＯ
ＳＦＥＴの場合の動作について説明する。上記式（２）
より明らかなように、半導体の基板濃度ＮA は、反転閾
値電圧の１つであることから、これを変化させることに
より、反転閾値電圧をシフトさせることが可能である。
【００４５】基板濃度ＮA が１×１０16ｃｍ-3程度であ
る場合、上記式（２）の第３項は１Ｖ程度になることか
ら、例えば、図９のＮch領域の濃度を基板濃度の４倍に
することにより、第３項は２Ｖになり、反転閾値電圧は
１Ｖ正側にシフトすることになる。すなわち、換言する
と、ドレイン近傍ではチャネル領域に比べ、最初から１
Ｖ高いゲート電圧が加えられていることと等価な状況に
なっていることとなる。
【００４６】このように第６実施例のＭＯＳＦＥＴ構造
によれば、ドレイン近傍においては、チャネル領域より
も基板濃度の違いにより、高いゲート電圧が加えられて
いるのと等価な状況にあるわけであるから、ホットキャ
リアの発生確率は、図４に点線で示すように左側にシフ
トする。ホットキャリアの発生量はこれにドレイン電流
を掛ければよいが、これはチャネル領域が支配的に影響
するので、ドレイン電流はゲート電圧に対してほとんど
変化しない。
【００４７】このため、基板濃度の違いにより、ゲート
電圧が１Ｖ程度高くなっている状況にあるとすると、ホ
ットキャリアの発生量は約１／２に低減でき、同時にホ
ットキャリアによる劣化も約１／２に低減することがで
きる。次に、本発明の第７実施例について説明する。図
１０は本発明の第７実施例を示すＭＯＳＦＥＴの製造工
程断面図である。
【００４８】（１）まず、図１０（ａ）に示すように、
ｐ型シリコン基板１の表面上に、ゲート酸化膜５を熱酸
化等の工程により形成した後、第１のゲート電極１３を
スパッタ等の技術により堆積した後、既知のホトリソ、
エッチング技術を用いてパターニングする。この時、第
１のゲート電極１３の材質とゲート酸化膜５の選択比の
高いエッチングを用いることにより、酸化膜５はエッチ
ングされないようにする。その後、ｐ型の不純物を全面
にイオン注入する。
【００４９】（２）この時、図１０（ｂ）に示すよう
に、ｐ型不純物は第１のゲート電極１３を通過して、基
板表面に注入される程度の加速電圧でイオン注入する。
この場合、第１のゲート電極１３の基板表面にのみｐ型
不純物層１４が形成され、第１のゲート電極１３のない
箇所では、ｐ型不純物は基板の内部に注入されるため、
ＭＯＳＦＥＴの動作にほとんど寄与しない。
【００５０】（３）その後、第１のゲート電極１３と同
様の材質を全面に堆積し、これをエッチングすることに
より、図１０（ｃ）に示すように、第１のゲート電極１
３の両側に、同様の材質の第２のゲート電極１６をサイ
ドウォール状に形成する。この時、このゲート電極１
３，１６を用いて、通常のＭＯＳＦＥＴの製造方法と同
様に、ｎ型低濃度不純物層４、サイドウォール８、ｎ型
高濃度不純物層２，３を形成することにより、図１０
（ｄ）に示すように、第７実施例の構造を有するＭＯＳ
ＦＥＴを形成することが可能となる。
【００５１】以上のように、第７実施例によれば、従来
のＭＯＳＦＥＴの製造方法からマスクを増やすことな
く、ＭＯＳＦＥＴの形成が可能となる。このようにして
形成されたＭＯＳＦＥＴの構造では、ドレイン近傍にお
いては、チャネル領域よりも基板濃度の違いにより、高
いゲート電圧が加えられているのと等価な状況にあるわ
けであるから、ホットキャリアの発生確率は、図４に点
線で示すように左側にシフトする。ホットキャリアの発
生量はこれにドレイン電流を掛ければよいが、これはチ
ャネル領域が支配的に影響するので、ドレイン電流はゲ
ート電圧に対してほとんど変化しない。このため、基板
濃度の違いにより、ゲート電圧が１Ｖ程度高くなってい
る状況とすると、ホットキャリアの発生量は約１／２に
低減でき、同時にホットキャリアによる劣化も約１／２
に低減することができる。
【００５２】次に、本発明の第８実施例について説明す
る。図１１は本発明の第８実施例を示すＭＯＳＦＥＴの
製造工程断面図である。 （１）まず、図１１（ａ）に示すように、ｐ型シリコン
基板１の表面上に、ゲート酸化膜５を熱酸化等の工程に
より形成した後、第１のゲート電極１３をスパッタ等の
技術により堆積し、既知のホトリソ、エッチング技術を
用いてパターニングする。この時、第１のゲート電極１
３の材質とゲート酸化膜５の選択比の高いエッチングを
用いることにより、酸化膜５はエッチングされないよう
にする。その後、ｎ型の不純物を全面にイオン注入す
る。
【００５３】（２）この時、図１１（ｂ）に示すよう
に、ｎ型不純物は基板表面に注入される程度の加速電圧
でイオン注入する。この場合、第１のゲート電極１３の
存在する箇所では、ｎ型不純物は第１のゲート電極１３
に遮られるため基板に注入されず、ｎ型不純物層１５が
第１のゲート電極１３を除く領域にのみ形成される。 （３）その後、第１のゲート電極１３と同様の材質を全
面に堆積し、これをエッチングすることにより、図１１
（ｃ）に示すように、第１のゲート電極１３の両側に同
様の材質の第２のゲート電極１６をサイドウォール状に
形成する。
【００５４】（４）この時、このゲート電極１３，１６
を用いて、通常のＭＯＳＦＥＴの製造方法と同様に、ｎ
型低濃度不純物層４、サイドウォール８、ｎ型高濃度不
純物層２，３を形成することにより、ドレイン領域近傍
では埋め込みチャネルのＭＯＳＦＥＴが形成されること
になり、チャネル領域に比べ、閾値電圧が低い状態にな
る。これにより、図１１（ｄ）に示すように、第８実施
例の構造を有するＭＯＳＦＥＴの形成することが可能と
なる。
【００５５】このように、第８実施例では、従来のＭＯ
ＳＦＥＴの製造方法からマスクを増やすことなく、ＭＯ
ＳＦＥＴの形成が可能となる。このようにして形成され
たＭＯＳＦＥＴの構造では、ドレイン近傍においては、
チャネル領域よりも基板濃度の違いにより、高いゲート
電圧が加えられているのと等価な状況にあるわけである
から、ホットキャリアの発生確率は、図４に点線で示す
ように左側にシフトする。ホットキャリアの発生量はこ
れにドレイン電流を掛ければよいが、これはチャネル領
域が支配的に影響するので、ドレイン電流はゲート電圧
に対してほとんど変化しない。このため、基板濃度の違
いによりゲート電圧が１Ｖ程度高くなっている状況にあ
るとすると、ホットキャリアの発生量は約１／２に低減
でき、ホットキャリアによる劣化も約１／２に低減する
ことができる。
【００５６】次に、本発明の第９実施例について説明す
る。図１２は本発明の第９実施例を示すＭＯＳＦＥＴの
構成図である。なお、第１及び第６実施例と同じ部分に
は同じ符号を付してその説明は省略する。この実施例で
は、図１２に示すように、ドレイン近傍のゲート酸化膜
５の膜厚ＴD を、チャネル領域の膜厚Ｔchに対して薄く
するようにしたものである。
【００５７】この時、ゲート酸化膜５が薄くなる領域
は、ドレイン接合２Ａと第１のゲート電極１３が重なり
合う領域よりも若干広めに形成される程度で良い。ドレ
イン近傍でのゲート酸化膜５の膜厚はチャネル領域に対
して薄くなるようであれば、特に限定しないが、効果の
大きさから１／２程度にすることが望ましい。これによ
り、ゲート酸化膜５の容量が増加することで、ドレイン
近傍における反転閾値電圧が、チャネル領域のそれに比
べて、負方向にシフトするようなＭＯＳＦＥＴの構造に
する。
【００５８】次に、この第９実施例のｎチャネルのＭＯ
ＳＦＥＴの場合の動作について説明する。ドレイン近傍
ではゲート酸化膜５の膜厚が薄くなっていることから、
ゲート酸化膜５の容量はそれに反比例して増加する。ゲ
ート酸化膜５の容量Ｃ0 は、上記式（２）から明らかな
ように、反転閾値電圧の１つであるから、これを変える
ことにより、閾値電圧をシフトさせることが可能であ
る。ここで、ドレイン近傍のゲート酸化膜５の膜厚が、
チャネル領域に比べ１／２であったとすると、ドレイン
近傍での酸化膜５の容量は、チャネル領域のそれの倍に
なる。
【００５９】通常状のＭＯＳＦＥＴにおいて、式（２）
の第３項は１Ｖ程度であるから、ドレイン近傍では第３
項は０．５Ｖ程度となり、反転閾値はそれに対応するだ
け負方向にシフトすることになる。すなわち、換言する
と、ドレイン近傍ではチャネル領域に比べてゲート酸化
膜５の膜厚が厚くなっているので、高いゲート電圧が加
えられていることと等価な状況になっていることにな
る。
【００６０】このように第９実施例のＭＯＳＦＥＴ構造
によれば、ドレイン近傍では、チャネル領域よりもゲー
ト酸化膜５の膜厚が薄くなっていることにより、高いゲ
ート電圧が加えられているのと等価な状況にあるわけで
あるから、ホットキャリアの発生確率は、図４に点線で
示すように左側にシフトする。ホットキャリアの発生量
はこれにドレイン電流を掛ければよいが、これはチャネ
ル領域が支配的に影響するので、ドレイン電流はゲート
電圧に対してほとんど変化しない。
【００６１】このため、ゲート酸化膜５の膜厚が薄くな
っていることにより、ゲート電圧が０．５Ｖ程度高くな
っている状況であるとすると、ホットキャリアの発生量
は約２／３に低減することができる。同時に、ドレイン
近傍ではゲート酸化膜５の容量が膜厚に反比例して増加
するのであるから、ホットキャリアの寄与は低減でき
る。膜厚が１／２ならば、ホットキャリアの寄与は１／
２に低減でき、両方の効果を併せると、ホットキャリア
による劣化は約１／３に低減することができる。
【００６２】次に、本発明の第１０実施例について説明
する。図１３は本発明の第１０実施例を示すＭＯＳＦＥ
Ｔの製造工程断面図である。 （１）まず、図１３（ａ）に示すように、ｐ型シリコン
基板１の表面上に、ゲート酸化膜５を熱酸化等の工程に
より形成した後、第１のゲート電極１３をスパッタ等の
技術により堆積し、既知のホトリソ、エッチング技術を
用いてパターニングする。この時、第１のゲート電極１
３の材質とゲート酸化膜５の選択比の高いエッチングを
用いることにより、酸化膜５はエッチングされないよう
にする。
【００６３】（２）その後、フッ酸等のシリコン酸化膜
に対するエッチャントを用いることにより、図１３
（ｂ）に示すように、第１のゲート電極１３に被覆され
ていない領域のゲート酸化膜５の厚さを薄くする。 （３）その後、第１のゲート電極１３と同様の材質を全
面に堆積し、これをエッチングすることにより、図１３
（ｃ）に示すように、第１のゲート電極１３の両側に、
同様の材質の第２のゲート電極１６をサイドウォール状
に形成する。
【００６４】（４）その後、図１３（ｄ）に示すよう
に、このゲート電極１３，１６を用いて通常のＭＯＳＦ
ＥＴの製造方法と同様に、ｎ型低濃度不純物層４、サイ
ドウォール８、ｎ型高濃度不純物層２，３を形成するこ
とにより、ドレイン近傍のゲート酸化膜５の容量が増加
する。これにより、チャネル領域に比べ、閾値電圧が低
い状態になり、第１０実施例の構造を有するＭＯＳＦＥ
Ｔを形成することが可能となる。
【００６５】以上のように、第１０実施例によれば、従
来のＭＯＳＦＥＴの製造方法からマスクを増やすことな
く、ＭＯＳＦＥＴの形成が可能となる。このようにして
形成されたＭＯＳＦＥＴの構造では、ドレイン近傍にお
いては、チャネル領域よりも、ゲート酸化膜５の膜厚が
薄くなっていることにより、高いゲート電圧が加えられ
ているのと等価な状況にあるわけであるから、ホットキ
ャリアの発生確率は、図４に点線で示すように左側にシ
フトする。ホットキャリアの発生量はこれにドレイン電
流を掛ければよいが、これはチャネル領域が支配的に影
響するので、ドレイン電流はゲート電圧に対してほとん
ど変化しない。
【００６６】このため、ゲート酸化膜５の膜厚が薄くな
っていることにより、ゲート電圧が０．５Ｖ程度高くな
っている状況にあるとすると、ホットキャリアの発生量
は約２／３に低減することができる。同時にドレイン近
傍では、ゲート酸化膜５の容量が膜厚に反比例して増加
するのであるから、ホットキャリアの寄与を低減するこ
とができる。膜厚が１／２ならば、ホットキャリアの寄
与は１／２に低減でき、両方の効果を併せるとホットキ
ャリアによる劣化は約１／３に低減することができる。
【００６７】なお、上記実施例では、シリコン基板がｐ
型シリコン基板のｎＭＯＳ構造について説明したが、シ
リコン基板がｎ型シリコン基板のｐＭＯＳ構造について
も適用できることは言うまでもない。その場合は、導電
型がｎＭＯＳ構造の場合とは逆になる。そして、Ｐチャ
ネル領域とドレイン近傍で仕事関数の異なる２つの材質
を繋ぎ合わせて第１のゲート電極と第２のゲート電極を
形成するとともに、前記第２ゲート電極の一部に低濃度
拡散ドレイン層の先端が位置することにより、前記ドレ
イン近傍における反転閾値電圧が、前記チャネル領域の
閾値電圧に比べて、仕事関数の差分だけ正方向にシフト
することになるが、両者は構造的には変わるところはな
い。
【００６８】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００６９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）ドレイン近傍では、チャネル領域よりも仕事関数
の差だけ高いゲート電圧が加えられているのと等価な状
況にあり、ホットキャリアの発生確率は、図４に点線で
示すように左側にシフトする。ホットキャリアの発生量
はこれにドレイン電流を掛ければよいが、これはチャネ
ル領域が支配的に影響するので、ドレイン電流はゲート
電圧に対してほとんど変化しない。このため、仕事関数
の差が１Ｖ程度であるとすると、ホットキャリアの発生
量は約１／２に低減でき、同時にホットキャリアによる
劣化も約１／２に低減することができる。
【００７０】（Ｂ）ドレイン近傍では、チャネル領域よ
りも基板濃度の違いにより、高いゲート電圧が加えられ
ているのと等価な状況にあり、ホットキャリアの発生確
率は、図４に点線で示すように左側にシフトする。ホッ
トキャリアの発生量はこれにドレイン電流を掛ければよ
いが、これはチャネル領域が支配的に影響するので、ド
レイン電流はゲート電圧に対してほとんど変化しない。
このため、基板濃度の違いによりゲート電圧が１Ｖ程度
高くなっている状況にあるとすると、ホットキャリアの
発生量は約１／２に低減でき、ホットキャリアによる劣
化も約１／２に低減することができる。
【００７１】（Ｃ）ドレイン近傍では、チャネル領域よ
りも、ゲート酸化膜の膜厚が薄くなっていることによ
り、高いゲート電圧が加えられているのと等価な状況に
あるわけであるから、ホットキャリアの発生確率は、図
４に点線で示すように左側にシフトする。ホットキャリ
アの発生量はこれにドレイン電流を掛ければよいが、こ
れはチャネル領域が支配的に影響するので、ドレイン電
流はゲート電圧に対してほとんど変化しない。このた
め、ゲート酸化膜の膜厚が薄くなっていることにより、
ゲート電圧が０．５Ｖ程度高くなっている状況にあると
すると、ホットキャリアの発生量は約２／３に低減する
ことができる。
【００７２】同時にドレイン近傍では、ゲート酸化膜の
容量が膜厚に反比例して増加するのであるから、ホット
キャリアの寄与を低減することができる。膜厚が１／２
ならば、ホットキャリアの寄与は１／２に低減でき、両
方の効果を併せるとホットキャリアによる劣化は約１／
３に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＭＯＳＦＥＴの構成
図である。
【図２】本発明の第１実施例におけるゲート電極のチャ
ネル領域及びドレイン近傍におけるＭＯＳ構造のバンド
図を示す図である。
【図３】ドレイン電流と基板電流のゲート電圧依存性を
示す図である。
【図４】ホットキャリアの発生確率とゲート電圧依存性
を示す図である。
【図５】本発明の第２実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
【図６】本発明の第３実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
【図７】本発明の第４実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
【図８】本発明の第５実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
【図９】本発明の第６実施例を示すＭＯＳＦＥＴの構成
図である。
【図１０】本発明の第７実施例を示すＭＯＳＦＥＴの製
造工程断面図である。
【図１１】本発明の第８実施例を示すＭＯＳＦＥＴの製
造工程断面図である。
【図１２】本発明の第９実施例を示すＭＯＳＦＥＴの構
成図である。
【図１３】本発明の第１０実施例を示すＭＯＳＦＥＴの
製造工程断面図である。
【図１４】従来のＭＯＳＦＥＴのホットキャリア劣化の
概念図である。
【図１５】基板電流及び伝達コンダクタンス劣化のゲー
ト電圧依存性を示す図である。
【符号の説明】 １ ｐ型シリコン基板 ２ ｎ型高濃度不純物層（ドレイン） ３ ｎ型高濃度不純物層（ソース） ４ ｎ型低濃度不純物層 ５ ゲート酸化膜 ６，１３ 第１のゲート電極 ７，１６ 第２のゲート電極 ８ サイドウォール ９，１１，１２ 配線材質 １０ 犠牲膜 １４ ｐ型不純物層 １５ ｎ型不純物層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 Ｎチャネル領域又はＰチャネル領域とド
    レイン近傍で仕事関数の異なる２つの材質を繋ぎ合わせ
    て第１のゲート電極と第２のゲート電極を形成するとと
    もに、前記第２ゲート電極の一部に低濃度拡散ドレイン
    層の先端が位置することにより、前記ドレイン近傍にお
    ける反転閾値電圧が、前記チャネル領域の閾値電圧に比
    べて、仕事関数の差分だけ負方向又は正方向にシフトす
    るようにしたことを特徴とするＭＯＳＦＥＴ。
  2. 【請求項２】（ａ）シリコン基板の表面上にゲート酸化
    膜を形成し、第１のゲート電極の材質を堆積した後、該
    第１のゲート電極の材質と前記ゲート酸化膜の選択比の
    高いエッチング方法を用いて、前記ゲート酸化膜をエッ
    チングせずに、第１のゲート電極をパターニングする工
    程と、（ｂ）配線材質を全面に堆積した後、該配線材質
    をエッチングし、前記第１のゲート電極の少なくともド
    レイン側に仕事関数の異なる第２のゲート電極を形成す
    る工程と、（ｃ）前記第１のゲート電極と第２のゲート
    電極を用いて、低濃度不純物層、サイドウォール、高濃
    度不純物層からなるソース・ドレインを形成する工程と
    を施すことを特徴とするＭＯＳＦＥＴの製造方法。
  3. 【請求項３】（ａ）シリコン基板の表面上にゲート酸化
    膜を形成し、該ゲート酸化膜と選択比の高い材質で犠牲
    膜を堆積した後、該犠牲膜に溝を形成し、配線材質をＣ
    ＶＤ技術により全面に堆積する工程と、（ｂ）前記配線
    材質を前記溝の内部にのみ残した後、前記犠牲膜をエッ
    チングにより完全に除去し、第１のゲート電極を形成す
    る工程と、（ｃ）さらに異なる配線材質を全面に堆積し
    た後、該配線材質をエッチングし、前記第１のゲート電
    極の少なくともドレイン側に仕事関数の異なる第２のゲ
    ート電極を形成する工程と、（ｄ）前記第１のゲート電
    極と第２のゲート電極を用いて、低濃度不純物層、サイ
    ドウォール、高濃度不純物層からなるソース・ドレイン
    を形成する工程とを施すことを特徴とするＭＯＳＦＥＴ
    の製造方法。
  4. 【請求項４】（ａ）シリコン基板の表面上にゲート酸化
    膜を形成した後、第１のゲート電極の材質を堆積し、該
    第１のゲート電極の材質と前記ゲート酸化膜の選択比の
    高いエッチング方法を用いて、前記ゲート酸化膜をエッ
    チングせずに、第１のゲート電極をパターニングする工
    程と、（ｂ）第２のゲート電極の材質を選択ＣＶＤによ
    り前記第１のゲート電極の外周に堆積し、前記第１のゲ
    ート電極の外周に仕事関数の異なる第２のゲート電極を
    形成する工程と、（ｃ）前記第１のゲート電極と第２の
    ゲート電極を用いて、低濃度不純物層、サイドウォー
    ル、高濃度不純物層からなるソース・ドレインを形成す
    る工程とを施すことを特徴とするＭＯＳＦＥＴの製造方
    法。
  5. 【請求項５】（ａ）シリコン基板の表面上にゲート酸化
    膜を形成した後、第１のゲート電極の材質を堆積し、該
    第１のゲート電極の材質と前記ゲート酸化膜の選択比の
    高いエッチング方法を用い、前記ゲート酸化膜をエッチ
    ングせずに、第１のゲート電極をパターニングする工程
    と、（ｂ）シリコンと反応して高温で安定なシリサイド
    を形成するような配線材質を全面に堆積した後、高温の
    熱処理を施すことにより前記第１のゲート電極の外周に
    シリサイド層を形成し、未反応の配線材質を選択的に除
    去して、前記第１のゲート電極の外周に仕事関数の異な
    る第２のゲート電極を形成する工程と、（ｃ）前記第１
    のゲート電極と第２のゲート電極を用いて、低濃度不純
    物層、サイドウォール、高濃度不純物層からなるソース
    ・ドレインを形成する工程とを施すことを特徴とするＭ
    ＯＳＦＥＴの製造方法。
  6. 【請求項６】 チャネル領域の基板濃度Ｎchとドレイン
    近傍の基板濃度ＮDが異なることにより、前記ドレイン
    近傍における反転閾値電圧が、前記チャネル領域の閾値
    電圧に比べて、基板濃度の差に対応するだけ、負方向に
    シフトするようにしたことを特徴とするＭＯＳＦＥＴ。
  7. 【請求項７】（ａ）第１導電型又は第２導電型のシリコ
    ン基板の表面上に、ゲート酸化膜を形成した後、第１の
    ゲート電極の材質を堆積し、該ゲート電極の材質と前記
    ゲート酸化膜の選択比の高いエッチング方法を用い、前
    記ゲート酸化膜をエッチングせずに、第１のゲート電極
    をパターニングする工程と、（ｂ）第１導電型の不純物
    を前記第１のゲート電極を通過して基板表面に注入され
    る程度の加速電圧でイオンを注入する工程と、（ｃ）材
    質を全面に堆積し、該材質をエッチングして、前記第１
    のゲート電極の両側に、同様の材質の第２のゲート電極
    をサイドウォール状に形成する工程と、（ｄ）前記第１
    ゲート電極と第２ゲート電極を用いて、低濃度不純物
    層、サイドウォール、高濃度不純物層からなる第２導電
    型又は第１導電型のソース・ドレインを形成する工程と
    を施すことを特徴とするＭＯＳＦＥＴの製造方法。
  8. 【請求項８】（ａ）第１導電型又は第２導電型のシリコ
    ン基板の表面上に、ゲート酸化膜を形成した後、第１の
    ゲート電極の材質を堆積し、該第１のゲート電極の材質
    と前記ゲート酸化膜の選択比の高いエッチング方法を用
    い、前記ゲート酸化膜をエッチングせずに、第１のゲー
    ト電極をパターニングする工程と、（ｂ）第２導電型の
    不純物を基板表面に注入される程度の加速電圧でイオン
    注入する工程と、（ｃ）前記第１のゲート電極と同様の
    材質を全面に堆積し、該材質をエッチングし、前記第１
    のゲート電極の両側に第２のゲート電極をサイドウォー
    ル状に形成する工程と、（ｄ）前記第１のゲート電極と
    第２のゲート電極を用いて、低濃度不純物層、サイドウ
    ォール、高濃度不純物層からなる第２導電型又は第１導
    電型のソース・ドレインを形成する工程とを施すことを
    特徴とするＭＯＳＦＥＴの製造方法。
  9. 【請求項９】 ドレイン近傍のゲート酸化膜の膜厚を薄
    くすることにより、前記ドレイン近傍における反転閾値
    電圧がチャネル領域の閾値電圧に比べて前記ゲート酸化
    膜の容量が増加することにより負方向にシフトするよう
    にしたことを特徴とするＭＯＳＦＥＴ。
  10. 【請求項１０】（ａ）シリコン基板の表面上に、ゲート
    酸化膜を形成した後、第１のゲート電極の材質を堆積
    し、該第１のゲート電極の材質と前記ゲート酸化膜の選
    択比の高いエッチング方法を用い、前記ゲート酸化膜を
    エッチングせずに、第１のゲート電極をパターニングす
    る工程と、（ｂ）シリコン酸化膜に対するエッチャント
    を用いて、前記第１のゲート電極に被覆されていない領
    域のゲート酸化膜の膜厚を薄くする工程と、（ｃ）材質
    を全面に堆積し、該材質をエッチングして、前記第１の
    ゲート電極の両側に第２のゲート電極をサイドウォール
    状に形成する工程と、（ｄ）前記第１のゲート電極と第
    ２のゲート電極を用いて、低濃度不純物層、サイドウォ
    ール、高濃度不純物層からなるソース・ドレインを形成
    する工程とを施すことを特徴とするＭＯＳＦＥＴの製造
    方法。
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