JPH1168105A - 半導体装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 絶縁ゲート型トランジスタのゲート絶縁膜に
係わる性能を向上させる。 【解決手段】 ゲート電極は、１２オフ状態でゲート電
極１２のうちのゲート絶縁膜４に接する領域に空乏層を
生じ、オン状態でその空乏層が消滅するか空乏層幅が狭
くなる。
係わる性能を向上させる。 【解決手段】 ゲート電極は、１２オフ状態でゲート電
極１２のうちのゲート絶縁膜４に接する領域に空乏層を
生じ、オン状態でその空乏層が消滅するか空乏層幅が狭
くなる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に絶縁ゲート型トランジスタのゲート電極に関す
るものであり、また、キャパシタの電極に関するもので
ある。
し、特に絶縁ゲート型トランジスタのゲート電極に関す
るものであり、また、キャパシタの電極に関するもので
ある。
【０００２】
【従来の技術】従来の絶縁ゲート型トランジスタにおい
ては、素子の微細化にともなってホットキャリア耐性や
ゲート絶縁膜の信頼性の観点から動作電源電圧を低く設
定する、いわゆるスケーリングが行われている。飽和電
流ＩDsatはチャネル長の短いショートチャネルトランジ
スタでは、概ねゲート電圧ＶGと閾値電圧Ｖthの差（ＶG
−Ｖth）に比例する。そのため、ゲート電圧が電源電圧
ＶDDに等しい場合には、飽和電流ＩDsatは、電源電圧と
閾値電圧の差（ＶDD−Ｖth）に比例する。
ては、素子の微細化にともなってホットキャリア耐性や
ゲート絶縁膜の信頼性の観点から動作電源電圧を低く設
定する、いわゆるスケーリングが行われている。飽和電
流ＩDsatはチャネル長の短いショートチャネルトランジ
スタでは、概ねゲート電圧ＶGと閾値電圧Ｖthの差（ＶG
−Ｖth）に比例する。そのため、ゲート電圧が電源電圧
ＶDDに等しい場合には、飽和電流ＩDsatは、電源電圧と
閾値電圧の差（ＶDD−Ｖth）に比例する。
【０００３】また、回路の貫通電流が抑制されるととも
にトランジスタが確実にオフされるためには、ゲート電
圧ＶGが閾値電圧以下のときにゲート‐ソース間に流れ
る電流すなわち、サブスレッショルド電流が抑制されな
ければならない。
にトランジスタが確実にオフされるためには、ゲート電
圧ＶGが閾値電圧以下のときにゲート‐ソース間に流れ
る電流すなわち、サブスレッショルド電流が抑制されな
ければならない。
【０００４】サブスレッショルド電流が一桁増加するた
めに必要なゲート電圧ＶGすなわちサブスレッショルド
係数をＳとし、ここでは閾値電圧Ｖthをゲート幅Ｗの
１．０μｍ当たりのドレイン電流ＩD＝０．１μＡのと
きのＶGとするとゲート電圧が０Ｖのときの電流すなわ
ちオフ電流ＩOFFは数１で与えられる。サブスレッショ
ルド係数Ｓは物理的に数２で与えられる。
めに必要なゲート電圧ＶGすなわちサブスレッショルド
係数をＳとし、ここでは閾値電圧Ｖthをゲート幅Ｗの
１．０μｍ当たりのドレイン電流ＩD＝０．１μＡのと
きのＶGとするとゲート電圧が０Ｖのときの電流すなわ
ちオフ電流ＩOFFは数１で与えられる。サブスレッショ
ルド係数Ｓは物理的に数２で与えられる。
【０００５】
【数１】
【０００６】
【数２】
【０００７】ただし、ｋはボルツマン定数、ｑは素電
荷、ｅは自然体数の底、Ｔは絶対温度、ＣBはチャネル
と基板との間の空乏容量、Ｃitはゲート酸化膜の界面準
位による容量、Ｃoxはゲート酸化膜における容量を表
す。ここで、ＣB＝Ｃit＝０でも室温３００ＫでＳ＝６
０ｍＶ／decadeであり、ＣBとＣitがともに０でない通
常のときでも、７０〜１００ｍＶ／decadeであるから、
例えば、一般的なトランジスタ、即ちゲート幅が１．０
μｍ当たりのオフ電流ＩOFFを０．１ｐＡ、サブスレッ
ショルド係数Ｓを８５ｍＶ／decadeとするならば、ドレ
イン電圧ＶDが電源電圧ＶDDであるときのＶthは数３か
ら０．５１Ｖとなる。この値は、電源電圧ＶDDが低電圧
化されてもオフ電流ＩOFFの規格、サブスレッショルド
係数Ｓの値が変わらなければ変わらない。
荷、ｅは自然体数の底、Ｔは絶対温度、ＣBはチャネル
と基板との間の空乏容量、Ｃitはゲート酸化膜の界面準
位による容量、Ｃoxはゲート酸化膜における容量を表
す。ここで、ＣB＝Ｃit＝０でも室温３００ＫでＳ＝６
０ｍＶ／decadeであり、ＣBとＣitがともに０でない通
常のときでも、７０〜１００ｍＶ／decadeであるから、
例えば、一般的なトランジスタ、即ちゲート幅が１．０
μｍ当たりのオフ電流ＩOFFを０．１ｐＡ、サブスレッ
ショルド係数Ｓを８５ｍＶ／decadeとするならば、ドレ
イン電圧ＶDが電源電圧ＶDDであるときのＶthは数３か
ら０．５１Ｖとなる。この値は、電源電圧ＶDDが低電圧
化されてもオフ電流ＩOFFの規格、サブスレッショルド
係数Ｓの値が変わらなければ変わらない。
【０００８】
【数３】
【０００９】従って、微細化を進める際に電源電圧ＶDD
を低く設定しても、閾値電圧Ｖthはオフ電流ＩOFFに制
限があるためスケーリングされない。一方、飽和電流Ｉ
DsatはＶDD−Ｖthに比例するため、電流駆動力が低下
し、素子の動作速度が低下する場合がある。また、閾値
電圧Ｖthの低いトランジスタでは、チャネルの不純物濃
度が低いためパンチスルーを起こし、ゲート電圧ＶGで
制御できない電流が流れ、回路が誤った動作をする。
を低く設定しても、閾値電圧Ｖthはオフ電流ＩOFFに制
限があるためスケーリングされない。一方、飽和電流Ｉ
DsatはＶDD−Ｖthに比例するため、電流駆動力が低下
し、素子の動作速度が低下する場合がある。また、閾値
電圧Ｖthの低いトランジスタでは、チャネルの不純物濃
度が低いためパンチスルーを起こし、ゲート電圧ＶGで
制御できない電流が流れ、回路が誤った動作をする。
【００１０】トランジスタが回路の出力段などに用いら
れる場合、そのトランジスタに与える電源電圧ＶDD1を
他の回路部分の電源電圧ＶDDよりも高くすることがあ
る。例えば、このトランジスタにおいて、ゲート電圧Ｖ
Gとしては０Ｖ〜ＶDDが印加されるが、ドレイン電圧ＶD
としては０Ｖ〜ＶDD1が印加されることがある。この場
合のゲート絶縁膜にかかる最大電圧は、ゲート電圧ＶG
が０Ｖ、ドレイン電圧ＶDがＶDD1のときにゲート絶縁膜
にかかるＶDD1になる。そのため、このようなトランジ
スタにおいては、ゲート絶縁膜の厚みは、ＶDD1／ｔox
で与えられる強度の電界に耐えるものとしなければなら
ない。
れる場合、そのトランジスタに与える電源電圧ＶDD1を
他の回路部分の電源電圧ＶDDよりも高くすることがあ
る。例えば、このトランジスタにおいて、ゲート電圧Ｖ
Gとしては０Ｖ〜ＶDDが印加されるが、ドレイン電圧ＶD
としては０Ｖ〜ＶDD1が印加されることがある。この場
合のゲート絶縁膜にかかる最大電圧は、ゲート電圧ＶG
が０Ｖ、ドレイン電圧ＶDがＶDD1のときにゲート絶縁膜
にかかるＶDD1になる。そのため、このようなトランジ
スタにおいては、ゲート絶縁膜の厚みは、ＶDD1／ｔox
で与えられる強度の電界に耐えるものとしなければなら
ない。
【００１１】上述のことについて図７２〜図７４を用い
て説明する。図７２において、ＰチャネルＭＯＳ型トラ
ンジスタＭ１とＮチャネルＭＯＳトランジスタＭ２はイ
ンバータを構成している。このインバータの入力端子に
与えられる入力電圧ＶINは０Ｖまたは２．５Ｖのいずれ
かの値を取る。トランジスタＭ１のソースに５Ｖが与え
られており、トランジスタＭ２のソースに接地電圧ＶSS
（０Ｖ）が与えられる。このような構成では、入力電圧
ＶINが０Ｖのときに出力電圧ＶOUTは５Ｖとなり、トラ
ンジスタＭ２のドレインとゲートの間には最大電圧（５
Ｖ）がかかる。またこのとき、トランジスタＭ１のドレ
インとゲート間にも最大電圧（５Ｖ）がかかる。
て説明する。図７２において、ＰチャネルＭＯＳ型トラ
ンジスタＭ１とＮチャネルＭＯＳトランジスタＭ２はイ
ンバータを構成している。このインバータの入力端子に
与えられる入力電圧ＶINは０Ｖまたは２．５Ｖのいずれ
かの値を取る。トランジスタＭ１のソースに５Ｖが与え
られており、トランジスタＭ２のソースに接地電圧ＶSS
（０Ｖ）が与えられる。このような構成では、入力電圧
ＶINが０Ｖのときに出力電圧ＶOUTは５Ｖとなり、トラ
ンジスタＭ２のドレインとゲートの間には最大電圧（５
Ｖ）がかかる。またこのとき、トランジスタＭ１のドレ
インとゲート間にも最大電圧（５Ｖ）がかかる。
【００１２】図７３において、ＰチャネルＭＯＳトラン
ジスタＭ３，Ｍ５とＮチャネルＭＯＳトランジスタＭ
４，Ｍ６はＯＲ回路を構成している。トランジスタＭ
４，Ｍ６は並列に接続されている。トランジスタＭ４，
Ｍ６からなる並列接続体とトランジスタＭ３とトランジ
スタＭ５とが直列に接続されている。トランジスタＭ５
のソースに電源電圧ＶDDが与えられ、並列接続体とトラ
ンジスタＭ３のドレイン接続点が出力端子となってい
る。トランジスタＭ３，Ｍ４のゲートに与えられる入力
電圧ＶIN1もトランジスタＭ５，Ｍ６のゲートに与えら
れる入力電圧ＶIN2も共に０Ｖと２．５Ｖの範囲で変化
する。そのため、例えば、入力電圧ＶIN1，ＶIN2が共に
０ＶのときにトランジスタＭ４，Ｍ６のゲートとドレイ
ンの間に最大電圧（５Ｖ）がかかり、入力電圧ＶIN2が
０ＶのときトランジスタＭ５のゲート‐ソース間に最大
電圧（５Ｖ）がかかる。
ジスタＭ３，Ｍ５とＮチャネルＭＯＳトランジスタＭ
４，Ｍ６はＯＲ回路を構成している。トランジスタＭ
４，Ｍ６は並列に接続されている。トランジスタＭ４，
Ｍ６からなる並列接続体とトランジスタＭ３とトランジ
スタＭ５とが直列に接続されている。トランジスタＭ５
のソースに電源電圧ＶDDが与えられ、並列接続体とトラ
ンジスタＭ３のドレイン接続点が出力端子となってい
る。トランジスタＭ３，Ｍ４のゲートに与えられる入力
電圧ＶIN1もトランジスタＭ５，Ｍ６のゲートに与えら
れる入力電圧ＶIN2も共に０Ｖと２．５Ｖの範囲で変化
する。そのため、例えば、入力電圧ＶIN1，ＶIN2が共に
０ＶのときにトランジスタＭ４，Ｍ６のゲートとドレイ
ンの間に最大電圧（５Ｖ）がかかり、入力電圧ＶIN2が
０ＶのときトランジスタＭ５のゲート‐ソース間に最大
電圧（５Ｖ）がかかる。
【００１３】図７４において、ＰチャネルＭＯＳトラン
ジスタＭ７，Ｍ９とＮチャネルＭＯＳトランジスタＭ
８，Ｍ１０はＮＡＮＤ回路を構成している。トランジス
タＭ７，Ｍ９は並列に接続されている。トランジスタＭ
７，Ｍ９からなる並列接続体とトランジスタＭ８，Ｍ１
０が直列に接続されている。トランジスタＭ７，Ｍ９の
ソースに電源電圧ＶDDが与えられている。トランジスタ
Ｍ７，Ｍ９のドレインは出力端子に接続されている。そ
の出力端子には、トランジスタＭ８のドレインも接続さ
れている。トランジスタＭ１０のソースには接地電圧Ｖ
SS（０Ｖ）が与えられる。トランジスタＭ７，Ｍ８のゲ
ートに与えられる入力電圧ＶIN1もトランジスタＭ９，
Ｍ１０のゲートに与えられる入力電圧ＶIN2も共に０Ｖ
と２．５Ｖの範囲で変化する。そのため、例えば、入力
電圧ＶIN1，ＶIN2の一方が０ＶのときにトランジスタＭ
８のゲートとドレインの間に最大電圧（５Ｖ）がかかる
とともにトランジスタＭ７，Ｍ９のゲート‐ドレイン間
にも最大電圧がかかる。
ジスタＭ７，Ｍ９とＮチャネルＭＯＳトランジスタＭ
８，Ｍ１０はＮＡＮＤ回路を構成している。トランジス
タＭ７，Ｍ９は並列に接続されている。トランジスタＭ
７，Ｍ９からなる並列接続体とトランジスタＭ８，Ｍ１
０が直列に接続されている。トランジスタＭ７，Ｍ９の
ソースに電源電圧ＶDDが与えられている。トランジスタ
Ｍ７，Ｍ９のドレインは出力端子に接続されている。そ
の出力端子には、トランジスタＭ８のドレインも接続さ
れている。トランジスタＭ１０のソースには接地電圧Ｖ
SS（０Ｖ）が与えられる。トランジスタＭ７，Ｍ８のゲ
ートに与えられる入力電圧ＶIN1もトランジスタＭ９，
Ｍ１０のゲートに与えられる入力電圧ＶIN2も共に０Ｖ
と２．５Ｖの範囲で変化する。そのため、例えば、入力
電圧ＶIN1，ＶIN2の一方が０ＶのときにトランジスタＭ
８のゲートとドレインの間に最大電圧（５Ｖ）がかかる
とともにトランジスタＭ７，Ｍ９のゲート‐ドレイン間
にも最大電圧がかかる。
【００１４】図７５に従来の絶縁ゲート型トランジスタ
の要部断面を模式的に示す。図７５のトランジスタがＮ
チャネルＭＯＳトランジスタであれば、符号１は数Ω・
ｃｍから数十Ω・ｃｍの比抵抗を持ち結晶軸が〈１０
０〉であるＰ型シリコン基板、２はシリコン基板１中の
表面付近に形成されたＰウェル、３はウェル２内に形成
され閾値制御とパンチスルー防止の役割を担うチャネル
ドープ領域、４はシリコン基板１の一方主面上にシリコ
ン酸化膜を材料として形成されたゲート絶縁膜、５は高
濃度にリンがドープされた多結晶シリコン膜を材料とし
てゲート絶縁膜４上に形成されたゲート電極、６はウェ
ル２の一方主面に形成され不純物濃度の高いドレイン領
域６１と不純物濃度の低いドレイン領域６２からなるド
レイン領域、７はウェル２の一方主面に形成され不純物
濃度の高いソース領域７１と不純物濃度の低いソース領
域７２からなるソース領域、８はシリコン基板１または
Ｐウェル２の電位をシリコン基板１の一方主面から与え
るための不純物濃度の高いＰ型基板電極、９は図に示す
絶縁ゲート型トランジスタを基板電極８等の他の構成要
素から分離するための分離絶縁膜、１０はゲート電極５
近傍の領域であってゲート電極５に正の電圧を加えると
導電型が反転してチャネルとなる領域、１１はゲート電
極５の側面に設けられた通常シリコン酸化膜またはシリ
コン窒化膜からなるサイドウォールである。
の要部断面を模式的に示す。図７５のトランジスタがＮ
チャネルＭＯＳトランジスタであれば、符号１は数Ω・
ｃｍから数十Ω・ｃｍの比抵抗を持ち結晶軸が〈１０
０〉であるＰ型シリコン基板、２はシリコン基板１中の
表面付近に形成されたＰウェル、３はウェル２内に形成
され閾値制御とパンチスルー防止の役割を担うチャネル
ドープ領域、４はシリコン基板１の一方主面上にシリコ
ン酸化膜を材料として形成されたゲート絶縁膜、５は高
濃度にリンがドープされた多結晶シリコン膜を材料とし
てゲート絶縁膜４上に形成されたゲート電極、６はウェ
ル２の一方主面に形成され不純物濃度の高いドレイン領
域６１と不純物濃度の低いドレイン領域６２からなるド
レイン領域、７はウェル２の一方主面に形成され不純物
濃度の高いソース領域７１と不純物濃度の低いソース領
域７２からなるソース領域、８はシリコン基板１または
Ｐウェル２の電位をシリコン基板１の一方主面から与え
るための不純物濃度の高いＰ型基板電極、９は図に示す
絶縁ゲート型トランジスタを基板電極８等の他の構成要
素から分離するための分離絶縁膜、１０はゲート電極５
近傍の領域であってゲート電極５に正の電圧を加えると
導電型が反転してチャネルとなる領域、１１はゲート電
極５の側面に設けられた通常シリコン酸化膜またはシリ
コン窒化膜からなるサイドウォールである。
【００１５】図７６および図７７は、それぞれ異なる例
について図７５に示したゲート絶縁膜４近傍のシリコン
基板１の構成を示す要部断面を拡大した模式図である。
チャネルドープ領域３は、図７６に示すようにＰ型半導
体領域３ｐのみで構成される場合と、図７７に示すよう
にＮ型半導体領域３ｎとＰ型半導体領域３ｐとで構成さ
れている場合がある。図７７に示すトランジスタがオン
したときは、半導体領域３ｎの下にチャネルが形成され
る。
について図７５に示したゲート絶縁膜４近傍のシリコン
基板１の構成を示す要部断面を拡大した模式図である。
チャネルドープ領域３は、図７６に示すようにＰ型半導
体領域３ｐのみで構成される場合と、図７７に示すよう
にＮ型半導体領域３ｎとＰ型半導体領域３ｐとで構成さ
れている場合がある。図７７に示すトランジスタがオン
したときは、半導体領域３ｎの下にチャネルが形成され
る。
【００１６】図７８は、高い電圧で動作する、従来の縦
型パワーＭＯＳトランジスタのうちのＮチャネルＭＯＳ
トランジスタの要部断面を模式的に示す。図７８におい
て、１Ａはシリコン基板、３Ａはシリコン基板１の一方
主面に形成され閾値制御とパンチスルー防止の役割を担
うチャネルドープ領域、４Ａは図に対し垂直方向に延び
る複数の溝の側面にシリコン酸化膜を材料として形成さ
れたゲート絶縁膜、５Ａはゲート絶縁膜４Ａが形成され
た複数の溝を埋めるように設けられたゲート電極、６１
Ａはシリコン基板１Ａの他方主面に高濃度にＮ型不純物
をドープして形成されたドレイン領域、６２Ａは不純物
濃度の高いドレイン領域６１Ａに接するようにドレイン
領域６１Ａよりも比較的低濃度にＮ型不純物をドープし
て形成されたドレイン領域、７１Ａはゲート絶縁膜４Ａ
に接するようにシリコン基板１Ａの一方主面にＮ型不純
物を高濃度にドープして形成されたソース領域、８Ａは
シリコン基板１ＡまたはＰウェル２Ａの電位をシリコン
基板１Ａの一方主面から与えるため設けられた不純物濃
度の高いＰ型基板電極、１０Ａはゲート電極５Ａに正の
電圧を加えるとゲート電極５Ａの近傍の領域の導電型が
反転してチャネルとなる領域、１１Ａはシリコン基板１
Ａの上のゲート電極５Ａの両側に設けられ通常シリコン
酸化膜またはシリコン窒化膜からなるサイドウォールで
ある。
型パワーＭＯＳトランジスタのうちのＮチャネルＭＯＳ
トランジスタの要部断面を模式的に示す。図７８におい
て、１Ａはシリコン基板、３Ａはシリコン基板１の一方
主面に形成され閾値制御とパンチスルー防止の役割を担
うチャネルドープ領域、４Ａは図に対し垂直方向に延び
る複数の溝の側面にシリコン酸化膜を材料として形成さ
れたゲート絶縁膜、５Ａはゲート絶縁膜４Ａが形成され
た複数の溝を埋めるように設けられたゲート電極、６１
Ａはシリコン基板１Ａの他方主面に高濃度にＮ型不純物
をドープして形成されたドレイン領域、６２Ａは不純物
濃度の高いドレイン領域６１Ａに接するようにドレイン
領域６１Ａよりも比較的低濃度にＮ型不純物をドープし
て形成されたドレイン領域、７１Ａはゲート絶縁膜４Ａ
に接するようにシリコン基板１Ａの一方主面にＮ型不純
物を高濃度にドープして形成されたソース領域、８Ａは
シリコン基板１ＡまたはＰウェル２Ａの電位をシリコン
基板１Ａの一方主面から与えるため設けられた不純物濃
度の高いＰ型基板電極、１０Ａはゲート電極５Ａに正の
電圧を加えるとゲート電極５Ａの近傍の領域の導電型が
反転してチャネルとなる領域、１１Ａはシリコン基板１
Ａの上のゲート電極５Ａの両側に設けられ通常シリコン
酸化膜またはシリコン窒化膜からなるサイドウォールで
ある。
【００１７】図７９は、図７５または図７８に示したＭ
ＯＳトランジスタにおいて、ソースを０Ｖとし、ドレイ
ンに任意の正電圧を与え、基板電圧を０Ｖまたは任意の
負電圧とした場合のゲート電圧とソース‐ドレイン間電
流との関係を示すグラフである。図７９において、一点
鎖線はゲート絶縁膜４，４Ａが例えば８ｎｍと薄い場
合、波線はゲート絶縁膜４，４Ａ以外の構造が同じで例
えばゲート絶縁膜４，４Ａのみが２０ｎｍと厚い場合を
示している。図７９から、絶縁ゲート型トランジスタが
オン／オフするゲート‐ソース間電圧、即ち閾値電圧
は、ゲート絶縁膜厚が厚くなると高くなり、薄くなると
低くなることがわかる。また、トランジスタがオン状態
になるときおよびオフ状態にあるときを通してゲート絶
縁膜厚が一定であるから図７９中のカーブでの最大傾き
Ｓ１，Ｓ２の逆数であるサブスレッショルド係数Ｓは数
４を物理的に満足し、Ｓ１，Ｓ２の大きさは変わらな
い。ただし、数４においてｋはボルツマン定数、Ｔは絶
対温度、ｑは素電荷である。
ＯＳトランジスタにおいて、ソースを０Ｖとし、ドレイ
ンに任意の正電圧を与え、基板電圧を０Ｖまたは任意の
負電圧とした場合のゲート電圧とソース‐ドレイン間電
流との関係を示すグラフである。図７９において、一点
鎖線はゲート絶縁膜４，４Ａが例えば８ｎｍと薄い場
合、波線はゲート絶縁膜４，４Ａ以外の構造が同じで例
えばゲート絶縁膜４，４Ａのみが２０ｎｍと厚い場合を
示している。図７９から、絶縁ゲート型トランジスタが
オン／オフするゲート‐ソース間電圧、即ち閾値電圧
は、ゲート絶縁膜厚が厚くなると高くなり、薄くなると
低くなることがわかる。また、トランジスタがオン状態
になるときおよびオフ状態にあるときを通してゲート絶
縁膜厚が一定であるから図７９中のカーブでの最大傾き
Ｓ１，Ｓ２の逆数であるサブスレッショルド係数Ｓは数
４を物理的に満足し、Ｓ１，Ｓ２の大きさは変わらな
い。ただし、数４においてｋはボルツマン定数、Ｔは絶
対温度、ｑは素電荷である。
【００１８】
【数４】
【００１９】また、図８０に図７５または図７８に示し
たＭＯＳトランジスタにおける、ゲート電圧とゲート‐
ドレイン間容量ＣGDおよびゲート‐ソース間容量ＣGSと
の関係、およびゲート電圧とゲート‐基板間容量ＣGBと
の関係を示す。
たＭＯＳトランジスタにおける、ゲート電圧とゲート‐
ドレイン間容量ＣGDおよびゲート‐ソース間容量ＣGSと
の関係、およびゲート電圧とゲート‐基板間容量ＣGBと
の関係を示す。
【００２０】なお、ゲート容量について説明すると、ゲ
ート容量はゲート‐ドレイン間容量ＣGD、ゲート‐ソー
ス間容量ＣGSおよびゲート‐基板間容量ＣGBよりなる。
概ね、ゲート‐ドレイン間容量ＣGDは、ゲート電圧ＶG
＜閾値電圧Ｖthでは、ゲート電極側面で生じるフリンジ
ング容量とゲート‐ドレインの重なっている部分のオー
バラップ容量の和となり、ＶG＞Ｖthでは、酸化膜容量
Ｃoxとなる。ゲート‐ソース間容量ＣGSは全ゲート電圧
範囲でフリンジング容量とオーバラップ容量の和とな
る。ゲート‐基板間容量ＣGBは、チャネルがアキュムレ
ートする範囲、つまりゲート電圧ＶG＜フラットバンド
電圧ＶFBでは酸化膜容量Ｃoxからオーバラップ容量Ｃov
を差し引いた値と等しくなり、ＶFB＜ＶG＜Ｖthではほ
ぼ（Ｃox−Ｃov）×ＣB／（Ｃox＋ＣB）で与えられ、Ｖ
G＞Ｖthでは０となる。図８０から、トランジスタのオ
ンオフ状態が切り換わる遷移領域は別として安定した状
態に在るとき、ゲート容量は酸化膜容量ＣOXに一致する
ことがわかる。
ート容量はゲート‐ドレイン間容量ＣGD、ゲート‐ソー
ス間容量ＣGSおよびゲート‐基板間容量ＣGBよりなる。
概ね、ゲート‐ドレイン間容量ＣGDは、ゲート電圧ＶG
＜閾値電圧Ｖthでは、ゲート電極側面で生じるフリンジ
ング容量とゲート‐ドレインの重なっている部分のオー
バラップ容量の和となり、ＶG＞Ｖthでは、酸化膜容量
Ｃoxとなる。ゲート‐ソース間容量ＣGSは全ゲート電圧
範囲でフリンジング容量とオーバラップ容量の和とな
る。ゲート‐基板間容量ＣGBは、チャネルがアキュムレ
ートする範囲、つまりゲート電圧ＶG＜フラットバンド
電圧ＶFBでは酸化膜容量Ｃoxからオーバラップ容量Ｃov
を差し引いた値と等しくなり、ＶFB＜ＶG＜Ｖthではほ
ぼ（Ｃox−Ｃov）×ＣB／（Ｃox＋ＣB）で与えられ、Ｖ
G＞Ｖthでは０となる。図８０から、トランジスタのオ
ンオフ状態が切り換わる遷移領域は別として安定した状
態に在るとき、ゲート容量は酸化膜容量ＣOXに一致する
ことがわかる。
【００２１】以上説明した従来の絶縁ゲート型トランジ
スタには、ゲート電極５として、比抵抗の低い高濃度の
多結晶シリコンが用いられている。また、従来の絶縁ゲ
ート型トランジスタには界面準位・トラップ密度が小さ
いシリコン酸化膜がゲート絶縁膜として主に用いられ、
絶縁ゲート型トランジスタは高い信頼性を得てきた。
スタには、ゲート電極５として、比抵抗の低い高濃度の
多結晶シリコンが用いられている。また、従来の絶縁ゲ
ート型トランジスタには界面準位・トラップ密度が小さ
いシリコン酸化膜がゲート絶縁膜として主に用いられ、
絶縁ゲート型トランジスタは高い信頼性を得てきた。
【００２２】なお、ゲート電極とソース‐ドレイン領域
の導電型を異なるものとしゲート電極を高濃度とする例
を記載した先行技術文献として、特開平３‐２９３７６
７号公報、特開昭５７‐５４３７２号公報および特開昭
５４‐８７１９２号公報がある。また、上記先行技術文
献記載の構成を埋め込みチャネルを持つトランジスタに
適用した例を記載した先行技術文献として、特開平７‐
２７３２１２号公報および特開平７‐３２１２２０号公
報がある。さらに、上記先行技術文献記載の構成ゲート
絶縁膜に強誘電膜を用いてる例を記載した先行技術文献
として特開平６‐６１４３７号公報がある。ゲート電極
にバンドギャップの小さな材料を用いる先行技術文献と
して特開平５‐２３５３３５号公報および特開平７‐２
０２１７８号公報がある。ゲート電極の一部を低抵抗と
する例を記載した先行技術文献として特開昭６０‐３２
３５４号公報がある。
の導電型を異なるものとしゲート電極を高濃度とする例
を記載した先行技術文献として、特開平３‐２９３７６
７号公報、特開昭５７‐５４３７２号公報および特開昭
５４‐８７１９２号公報がある。また、上記先行技術文
献記載の構成を埋め込みチャネルを持つトランジスタに
適用した例を記載した先行技術文献として、特開平７‐
２７３２１２号公報および特開平７‐３２１２２０号公
報がある。さらに、上記先行技術文献記載の構成ゲート
絶縁膜に強誘電膜を用いてる例を記載した先行技術文献
として特開平６‐６１４３７号公報がある。ゲート電極
にバンドギャップの小さな材料を用いる先行技術文献と
して特開平５‐２３５３３５号公報および特開平７‐２
０２１７８号公報がある。ゲート電極の一部を低抵抗と
する例を記載した先行技術文献として特開昭６０‐３２
３５４号公報がある。
【００２３】
【発明が解決しようとする課題】従来の絶縁ゲート型ト
ランジスタは以上のような構成を有しており、オン・オ
フ時のサブスレッショルド係数Ｓが室温で６０ｍＶ／de
cade以下にならないため、スケーリングによって電源電
圧が低くなっても、オフ電流を一定にしようとすれば閾
値電圧はスケーリングされず、電流駆動力は小さくなる
という問題がある。逆に閾値電圧のスケーリングを行う
とオフ電流が大きくなり、論理振幅の低下、消費電力の
増加、ＤＲＡＭ等に用いた場合の待機時消費電流即ちス
タンバイ電流の増加・ストレージ能力の低下等の問題が
生じる。
ランジスタは以上のような構成を有しており、オン・オ
フ時のサブスレッショルド係数Ｓが室温で６０ｍＶ／de
cade以下にならないため、スケーリングによって電源電
圧が低くなっても、オフ電流を一定にしようとすれば閾
値電圧はスケーリングされず、電流駆動力は小さくなる
という問題がある。逆に閾値電圧のスケーリングを行う
とオフ電流が大きくなり、論理振幅の低下、消費電力の
増加、ＤＲＡＭ等に用いた場合の待機時消費電流即ちス
タンバイ電流の増加・ストレージ能力の低下等の問題が
生じる。
【００２４】また、例えば図７８に示したようなパワー
素子ではゲートがオフしている状態での容量即ちオーバ
ラップ容量やゲート基板間容量が大きくなり、加えてパ
ワー素子ではその電源電圧がゲート電圧に比べて高いた
め増幅率が大きく、ミラー容量としてのゲート容量は非
常に大きくなる。このようにゲート容量が大きい場合に
は、スイッチング速度が遅くなりスイッチングロスが増
えるという問題がある。
素子ではゲートがオフしている状態での容量即ちオーバ
ラップ容量やゲート基板間容量が大きくなり、加えてパ
ワー素子ではその電源電圧がゲート電圧に比べて高いた
め増幅率が大きく、ミラー容量としてのゲート容量は非
常に大きくなる。このようにゲート容量が大きい場合に
は、スイッチング速度が遅くなりスイッチングロスが増
えるという問題がある。
【００２５】さらに、電源電圧が異なる複数の回路を１
チップに混載した場合には電源電圧を他の回路部分の電
源電圧よりも高くすることがあり、トランジスタによっ
ては、ゲート絶縁膜に他の回路部分よりも高い電圧がか
かる場合がある。その結果、例えば出力段のトランジス
タのゲート絶縁膜は他の回路部分のトランジスタよりも
高い電圧に耐えるものとしなければならないので、ゲー
ト絶縁膜の膜厚を厚くする必要があり、電流駆動力の減
少による動作速度の遅延、ゲート電界をチャネルに印加
する効率の低下によりパンチスルーを起こすなどの問題
がある。
チップに混載した場合には電源電圧を他の回路部分の電
源電圧よりも高くすることがあり、トランジスタによっ
ては、ゲート絶縁膜に他の回路部分よりも高い電圧がか
かる場合がある。その結果、例えば出力段のトランジス
タのゲート絶縁膜は他の回路部分のトランジスタよりも
高い電圧に耐えるものとしなければならないので、ゲー
ト絶縁膜の膜厚を厚くする必要があり、電流駆動力の減
少による動作速度の遅延、ゲート電界をチャネルに印加
する効率の低下によりパンチスルーを起こすなどの問題
がある。
【００２６】この発明は上記の問題点を解消するために
なされたものであり、ゲート電極にゲート容量を変化さ
せる機能を付加することによってスケーリングに伴う電
源電圧の低下からくる電流駆動能力の低下を防止するこ
とを目的とし、スイッチングロスを減少させることを目
的とする。また、同一チップ上に形成された１つの集積
回路に用いられる電源電圧が２種類以上ある場合に、ゲ
ート電極に空乏層を形成してゲート絶縁膜の電界を緩和
することによってチップ性能の向上を達成することを目
的とする。また、容量や実効的な誘電体膜の厚みを変化
させて用途に応じてキャパシタの特性を最適化させるこ
とができるキャパシタの性能を向上させることを目的と
する。
なされたものであり、ゲート電極にゲート容量を変化さ
せる機能を付加することによってスケーリングに伴う電
源電圧の低下からくる電流駆動能力の低下を防止するこ
とを目的とし、スイッチングロスを減少させることを目
的とする。また、同一チップ上に形成された１つの集積
回路に用いられる電源電圧が２種類以上ある場合に、ゲ
ート電極に空乏層を形成してゲート絶縁膜の電界を緩和
することによってチップ性能の向上を達成することを目
的とする。また、容量や実効的な誘電体膜の厚みを変化
させて用途に応じてキャパシタの特性を最適化させるこ
とができるキャパシタの性能を向上させることを目的と
する。
【００２７】
【課題を解決するための手段】第１の発明に係る半導体
装置は、チャネルが形成される第１の半導体領域にゲー
ト絶縁膜を挟んで対向するゲート電極を備えた半導体装
置であって、前記ゲート電極は、前記ゲート絶縁膜に接
する第２の半導体領域を備え、前記ゲート電極に第１の
電圧が印加されている場合には前記第１の半導体領域に
空乏層を生じ、前記第１の電圧を印加した場合とは異な
る排他的なトランジスタの動作を行わしめる第２の電圧
が印加されている場合には、前記第１の電圧が印加され
ている場合と比べて前記空乏層の幅が狭くなりまたは前
記空乏層が消滅することを特徴とする。
装置は、チャネルが形成される第１の半導体領域にゲー
ト絶縁膜を挟んで対向するゲート電極を備えた半導体装
置であって、前記ゲート電極は、前記ゲート絶縁膜に接
する第２の半導体領域を備え、前記ゲート電極に第１の
電圧が印加されている場合には前記第１の半導体領域に
空乏層を生じ、前記第１の電圧を印加した場合とは異な
る排他的なトランジスタの動作を行わしめる第２の電圧
が印加されている場合には、前記第１の電圧が印加され
ている場合と比べて前記空乏層の幅が狭くなりまたは前
記空乏層が消滅することを特徴とする。
【００２８】第２の発明に係る半導体装置は、第１の発
明の半導体装置において、前記第２の半導体領域は、前
記第１の半導体領域に接して配置されたソース領域また
はドレイン領域とは反対の導電型を持つことを特徴とす
る。
明の半導体装置において、前記第２の半導体領域は、前
記第１の半導体領域に接して配置されたソース領域また
はドレイン領域とは反対の導電型を持つことを特徴とす
る。
【００２９】第３の発明に係る半導体装置は、第１の発
明の半導体装置において、前記第２の半導体領域は、前
記ゲート電極は、前記第２の半導体領域よりも抵抗値が
低い抵抗層を有するように構成される。
明の半導体装置において、前記第２の半導体領域は、前
記ゲート電極は、前記第２の半導体領域よりも抵抗値が
低い抵抗層を有するように構成される。
【００３０】第４の発明に係る半導体装置は、第３の発
明の半導体装置において、前記抵抗層は、前記第２の半
導体領域における前記ドレイン領域に近い端部に、前記
第２の半導体領域よりも電気伝導度の高い第３の半導体
領域を含むことを特徴とする。
明の半導体装置において、前記抵抗層は、前記第２の半
導体領域における前記ドレイン領域に近い端部に、前記
第２の半導体領域よりも電気伝導度の高い第３の半導体
領域を含むことを特徴とする。
【００３１】第５の発明に係る半導体装置は、第１の発
明の半導体装置において、前記ゲート電極は、該ゲート
電極と他の電極間に半導体装置に供給される最大電圧が
印加される条件下で、前記ゲート電極に空乏層を発生さ
せることを特徴とする。
明の半導体装置において、前記ゲート電極は、該ゲート
電極と他の電極間に半導体装置に供給される最大電圧が
印加される条件下で、前記ゲート電極に空乏層を発生さ
せることを特徴とする。
【００３２】第６の発明に係る半導体装置は、第１の発
明の半導体装置において、前記第１の半導体領域は、絶
縁体上に配置された半導体層中に形成されていることを
特徴とする。
明の半導体装置において、前記第１の半導体領域は、絶
縁体上に配置された半導体層中に形成されていることを
特徴とする。
【００３３】第７の発明に係る半導体装置は、チャネル
が形成される第１の半導体領域に第１のゲート絶縁膜を
挟んで対向する第１の面を有する第１のゲート電極と、
前記第１の面と反対側の前記第１のゲート電極表面に形
成された第２のゲート絶縁膜と、前記第２のゲート絶縁
膜を介して前記第１のゲート電極と対向する第２のゲー
ト電極とを備え、前記第２のゲート電極は、前記第２の
ゲート絶縁膜に接する第２の半導体領域を有し、第１の
電圧が印加されている場合に前記第２の半導体領域に空
乏層を生じ、前記第１の電圧よりも前記チャネルを通し
て多くの電流を流す第２の電圧が印加されている場合に
は、前記第１の電圧が印加されている場合に比べて前記
空乏層の幅が狭くなりまたは前記空乏層が消滅すること
を特徴とする。
が形成される第１の半導体領域に第１のゲート絶縁膜を
挟んで対向する第１の面を有する第１のゲート電極と、
前記第１の面と反対側の前記第１のゲート電極表面に形
成された第２のゲート絶縁膜と、前記第２のゲート絶縁
膜を介して前記第１のゲート電極と対向する第２のゲー
ト電極とを備え、前記第２のゲート電極は、前記第２の
ゲート絶縁膜に接する第２の半導体領域を有し、第１の
電圧が印加されている場合に前記第２の半導体領域に空
乏層を生じ、前記第１の電圧よりも前記チャネルを通し
て多くの電流を流す第２の電圧が印加されている場合に
は、前記第１の電圧が印加されている場合に比べて前記
空乏層の幅が狭くなりまたは前記空乏層が消滅すること
を特徴とする。
【００３４】第８の発明に係る半導体装置は、第１から
第７の発明の半導体装置において、前記ゲート電極は、
強誘電体を含むことを特徴とする。
第７の発明の半導体装置において、前記ゲート電極は、
強誘電体を含むことを特徴とする。
【００３５】第９の発明に係る半導体装置は、誘電体膜
と、前記誘電体膜の一方主面側に設けられ半導体で形成
された第１の電極と、前記誘電体膜の他方主面側に設け
られ前記第２の電極と異なる導電型の半導体で形成され
た第２の電極とを備え、前記第１および第２の電極は、
電圧印加時に比べて電圧を印加しないときには空乏層の
幅が大きくなることを特徴とする。
と、前記誘電体膜の一方主面側に設けられ半導体で形成
された第１の電極と、前記誘電体膜の他方主面側に設け
られ前記第２の電極と異なる導電型の半導体で形成され
た第２の電極とを備え、前記第１および第２の電極は、
電圧印加時に比べて電圧を印加しないときには空乏層の
幅が大きくなることを特徴とする。
【００３６】第１０の発明に係る半導体装置は、第８の
発明の半導体装置において、前記誘電体膜が強誘電体を
含むことを特徴とする。
発明の半導体装置において、前記誘電体膜が強誘電体を
含むことを特徴とする。
【００３７】
実施の形態１．図１は、この発明の実施の形態１による
絶縁ゲート型トランジスタの構成の要部断面を示す模式
図である。図１において、１２は不純物濃度の低い半導
体でゲート絶縁膜４上に形成されたゲート電極であり、
図７５と同一符号のものは図７５の同一符号部分に相当
する部分を示す。ゲート電極１２は低濃度に例えばホウ
素等のドーパントがドープされた多結晶シリコン膜で形
成される。そのため、ゲート電極１２の導電型はソース
‐ドレイン領域の導電型とは異なるものとなっている。
絶縁ゲート型トランジスタの構成の要部断面を示す模式
図である。図１において、１２は不純物濃度の低い半導
体でゲート絶縁膜４上に形成されたゲート電極であり、
図７５と同一符号のものは図７５の同一符号部分に相当
する部分を示す。ゲート電極１２は低濃度に例えばホウ
素等のドーパントがドープされた多結晶シリコン膜で形
成される。そのため、ゲート電極１２の導電型はソース
‐ドレイン領域の導電型とは異なるものとなっている。
【００３８】ゲート電極とソース‐ドレイン領域の導電
型を異なるものとしゲート電極を高濃度とする例を記載
した先行技術文献（特開平３‐２９３７６７号公報、特
開昭５７‐５４３７２号公報および特開昭５４‐８７１
９２号公報）に対し、本願発明では、トランジスタがオ
フ状態の場合、ゲート電極１２のゲート絶縁膜４近傍が
空乏化し、逆にオン状態ではこの空乏層が消失するよう
にゲート電極１２の特性、例えば不純物濃度を低く設定
する。図２および図３は、絶縁ゲート型トランジスタの
それぞれオフ状態およびオン状態におけるゲート電極の
状態を説明するための模式図である。同じ領域に、オフ
状態では図２における空乏層１２ａが形成され、オン状
態では空乏層１２ａが消失し、例えば図３におけるアキ
ュムレーション層１２ｂが形成される。このようなゲー
ト絶縁膜１２の不純物の設定については後述する。
型を異なるものとしゲート電極を高濃度とする例を記載
した先行技術文献（特開平３‐２９３７６７号公報、特
開昭５７‐５４３７２号公報および特開昭５４‐８７１
９２号公報）に対し、本願発明では、トランジスタがオ
フ状態の場合、ゲート電極１２のゲート絶縁膜４近傍が
空乏化し、逆にオン状態ではこの空乏層が消失するよう
にゲート電極１２の特性、例えば不純物濃度を低く設定
する。図２および図３は、絶縁ゲート型トランジスタの
それぞれオフ状態およびオン状態におけるゲート電極の
状態を説明するための模式図である。同じ領域に、オフ
状態では図２における空乏層１２ａが形成され、オン状
態では空乏層１２ａが消失し、例えば図３におけるアキ
ュムレーション層１２ｂが形成される。このようなゲー
ト絶縁膜１２の不純物の設定については後述する。
【００３９】図４は、図１に示したＭＯＳトランジスタ
において、ソースを０Ｖとし、ドレインに任意の正電圧
を与え、基板電圧を０Ｖまたは任意の負電圧とした場合
のゲート電圧とソース‐ドレイン間電流との関係を示す
グラフである。図４において、一点鎖線は図７５に示す
従来の絶縁ゲート型トランジスタのゲート絶縁膜４が例
えば８ｎｍと薄い場合、波線はゲート絶縁膜４以外の構
造がゲート絶縁膜４の膜厚が８ｎｍと同じで例えばゲー
ト絶縁膜４の厚みのみが異なっていてゲート絶縁膜４が
２０ｎｍと厚い場合を示しており、実線は図１に示す絶
縁ゲート型トランジスタにおいてゲート絶縁膜を８ｎｍ
と薄くした場合を示している。トランジスタがオフ状態
の場合には、ゲート電極１２に生じる空乏層によってゲ
ート絶縁膜厚が実効的に厚くなり、高閾値電圧で電流を
カットオフすることができ、トランジスタがオン状態の
場合には、ゲート電極１２に空乏層が生じずにゲート絶
縁膜４のみで隔てられたゲート電極１２から領域１０に
電界が生じるため、チャネル内に効率的に反転層を形成
でき、高い電流駆動力を得ることができる。また、図４
から、トランジスタがオンする電圧が高くなるのにオフ
する電圧が同じであるためグラフの傾きが急になり、サ
ブスレッショルド係数Ｓを小さくすることができ、従来
に比べて閾値電圧を低く設定することが可能となること
がわかる。
において、ソースを０Ｖとし、ドレインに任意の正電圧
を与え、基板電圧を０Ｖまたは任意の負電圧とした場合
のゲート電圧とソース‐ドレイン間電流との関係を示す
グラフである。図４において、一点鎖線は図７５に示す
従来の絶縁ゲート型トランジスタのゲート絶縁膜４が例
えば８ｎｍと薄い場合、波線はゲート絶縁膜４以外の構
造がゲート絶縁膜４の膜厚が８ｎｍと同じで例えばゲー
ト絶縁膜４の厚みのみが異なっていてゲート絶縁膜４が
２０ｎｍと厚い場合を示しており、実線は図１に示す絶
縁ゲート型トランジスタにおいてゲート絶縁膜を８ｎｍ
と薄くした場合を示している。トランジスタがオフ状態
の場合には、ゲート電極１２に生じる空乏層によってゲ
ート絶縁膜厚が実効的に厚くなり、高閾値電圧で電流を
カットオフすることができ、トランジスタがオン状態の
場合には、ゲート電極１２に空乏層が生じずにゲート絶
縁膜４のみで隔てられたゲート電極１２から領域１０に
電界が生じるため、チャネル内に効率的に反転層を形成
でき、高い電流駆動力を得ることができる。また、図４
から、トランジスタがオンする電圧が高くなるのにオフ
する電圧が同じであるためグラフの傾きが急になり、サ
ブスレッショルド係数Ｓを小さくすることができ、従来
に比べて閾値電圧を低く設定することが可能となること
がわかる。
【００４０】また、図１に示したＭＯＳトランジスタに
おける、ゲート電圧とゲート‐ドレイン間容量ＣGDおよ
びゲート‐ソース間容量ＣGSとの関係、およびゲート電
圧とゲート‐基板間容量ＣGBとの関係を図５に示す。図
５に示すように、トランジスタがオフ状態の場合は、ゲ
ート‐基板間容量ＣGBが小さくなり、ゲート容量が酸化
膜容量ＣOXより小さくなることがわかる。トランジスタ
がオン状態の場合は、従来と同様に、ゲート容量は酸化
膜容量ＣOXに一致することがわかる。オフ時のゲート容
量が小さいため、絶縁ゲート型トランジスタがターンオ
ンするときのスイッチングロスが低減され、素子動作の
高速化が容易になる。
おける、ゲート電圧とゲート‐ドレイン間容量ＣGDおよ
びゲート‐ソース間容量ＣGSとの関係、およびゲート電
圧とゲート‐基板間容量ＣGBとの関係を図５に示す。図
５に示すように、トランジスタがオフ状態の場合は、ゲ
ート‐基板間容量ＣGBが小さくなり、ゲート容量が酸化
膜容量ＣOXより小さくなることがわかる。トランジスタ
がオン状態の場合は、従来と同様に、ゲート容量は酸化
膜容量ＣOXに一致することがわかる。オフ時のゲート容
量が小さいため、絶縁ゲート型トランジスタがターンオ
ンするときのスイッチングロスが低減され、素子動作の
高速化が容易になる。
【００４１】トランジスタがオン状態の場合には、空乏
層によってゲート絶縁膜４の実効的な膜厚が厚くなり、
オン状態におけるゲート絶縁膜の絶縁耐圧が向上する。
ゲート絶縁膜の厚みを変更しなくともゲート絶縁膜の耐
圧を制御できることとなる。それに対し、同一基板に耐
圧の異なる絶縁ゲート型トランジスタを形成する場合、
従来は複数回のデポジションを行うなどによって製造時
にゲート絶縁膜の厚みを制御しているため、ゲート絶縁
膜にレジストなどから不純物が混入されることなどが原
因となってゲート絶縁膜の信頼性が低下していた。従っ
て、ゲート電極の不純物濃度を制御して空乏層が形成さ
れるようにすることにより、集積回路は、その製造工程
を簡素化でるとともに、ゲート絶縁膜の信頼性を向上で
きる。
層によってゲート絶縁膜４の実効的な膜厚が厚くなり、
オン状態におけるゲート絶縁膜の絶縁耐圧が向上する。
ゲート絶縁膜の厚みを変更しなくともゲート絶縁膜の耐
圧を制御できることとなる。それに対し、同一基板に耐
圧の異なる絶縁ゲート型トランジスタを形成する場合、
従来は複数回のデポジションを行うなどによって製造時
にゲート絶縁膜の厚みを制御しているため、ゲート絶縁
膜にレジストなどから不純物が混入されることなどが原
因となってゲート絶縁膜の信頼性が低下していた。従っ
て、ゲート電極の不純物濃度を制御して空乏層が形成さ
れるようにすることにより、集積回路は、その製造工程
を簡素化でるとともに、ゲート絶縁膜の信頼性を向上で
きる。
【００４２】次に、チャネルがＰ型のＭＯＳキャパシタ
を例に、オフ時にゲート電極１２に空乏層を形成するた
めの条件について説明する。図６のシリコン基板１にお
いて、その不純物濃度はシリコン基板１のアクセプタ濃
度Ｎa1とドナー濃度Ｎd1を用いて（Ｎa1−Ｎd1）、その
空乏層１ａの幅はｘd1、その比誘電率はεs1、その電子
親和力はχs1、そのバンドギャップはＥg1、その真性フ
ェルミレベルと疑フェルミレベルの差はΦb1と示す。ま
た、図６のゲート電極１２において、その不純物濃度は
ゲート電極１２中のアクセプタ濃度Ｎa2とドナー濃度Ｎ
d2を用いて（Ｎa2−Ｎd2）、その空乏層１２ａの幅はｘ
d2、その比誘電率はεs2、その電子親和力はχs2、その
バンドギャップはＥg2、その真性フェルミレベルと疑似
フェルミレベルの差はΦb2と示す。さらに、図６の絶縁
膜４において、その容量はＣOX、その膜厚はｔOX、その
界面準位密度はＮSS、その固定電荷分布はρ（ｘ）と示
す。
を例に、オフ時にゲート電極１２に空乏層を形成するた
めの条件について説明する。図６のシリコン基板１にお
いて、その不純物濃度はシリコン基板１のアクセプタ濃
度Ｎa1とドナー濃度Ｎd1を用いて（Ｎa1−Ｎd1）、その
空乏層１ａの幅はｘd1、その比誘電率はεs1、その電子
親和力はχs1、そのバンドギャップはＥg1、その真性フ
ェルミレベルと疑フェルミレベルの差はΦb1と示す。ま
た、図６のゲート電極１２において、その不純物濃度は
ゲート電極１２中のアクセプタ濃度Ｎa2とドナー濃度Ｎ
d2を用いて（Ｎa2−Ｎd2）、その空乏層１２ａの幅はｘ
d2、その比誘電率はεs2、その電子親和力はχs2、その
バンドギャップはＥg2、その真性フェルミレベルと疑似
フェルミレベルの差はΦb2と示す。さらに、図６の絶縁
膜４において、その容量はＣOX、その膜厚はｔOX、その
界面準位密度はＮSS、その固定電荷分布はρ（ｘ）と示
す。
【００４３】以下の説明はゲート電極１２が不純物濃度
の低いＰ型半導体層であるとして行う。まず、全空間電
荷Ｑｓｃと少数キャリアの電荷量Ｑｎの関係は、数５で
与えられる。
の低いＰ型半導体層であるとして行う。まず、全空間電
荷Ｑｓｃと少数キャリアの電荷量Ｑｎの関係は、数５で
与えられる。
【００４４】
【数５】
【００４５】空乏層幅とシリコン基板１にかかる電圧Ｖ
ｓ１およびゲート電極１２にかかる電圧Ｖｓ２の関係は
数６のようになる。
ｓ１およびゲート電極１２にかかる電圧Ｖｓ２の関係は
数６のようになる。
【００４６】
【数６】
【００４７】また、フラットバンド電圧Ｖｆｂを考慮し
て、ゲート電圧Ｖｇとバックゲート電圧Ｖｂが与えられ
たときに、ゲート電極１２、ゲート酸化膜４をおよびシ
リコン基板１にかかる電圧は、数７の関係を有する。
て、ゲート電圧Ｖｇとバックゲート電圧Ｖｂが与えられ
たときに、ゲート電極１２、ゲート酸化膜４をおよびシ
リコン基板１にかかる電圧は、数７の関係を有する。
【００４８】
【数７】
【００４９】上記数５〜数７より、ディープデプレッシ
ョン状態でＱｎ＝０として、数８が得られる。
ョン状態でＱｎ＝０として、数８が得られる。
【００５０】
【数８】
【００５１】チャネルがＶｇ＝０でアキュムレートして
いる状態、つまりｘｄ１＝０，Ｖｇ−Ｖｂ＋Ｖｆｂ＜０
の条件を満たす状態を考えると、このときの空乏層幅ｘ
ｄ２は数９で与えられる。
いる状態、つまりｘｄ１＝０，Ｖｇ−Ｖｂ＋Ｖｆｂ＜０
の条件を満たす状態を考えると、このときの空乏層幅ｘ
ｄ２は数９で与えられる。
【００５２】
【数９】
【００５３】ゲート電圧Ｖｇ＝０でゲート電極１２が空
乏化している条件は、ｘｄ２＞０（但し、Ｖｇ＝０）、
即ちＶｂ−Ｖｆｂ＞０である。また、ゲート電圧Ｖｇ＝
Ｖｇｘでゲート電極１２が蓄積状態である条件はｘｄ２
≦０（但し、Ｖｇ＝Ｖｇｘ）、即ち（Ｖｂ−Ｖｆｂ）≦
Ｖｇｘである。これらの条件から、ゲート電極１２の空
乏化およびアキュムレート化のための条件を求めると、
０＜（Ｖｂ−Ｖｆｂ）≦Ｖｇｘとなる。なお、フラット
バンド電圧Ｖｆｂは数１０で与えられる。
乏化している条件は、ｘｄ２＞０（但し、Ｖｇ＝０）、
即ちＶｂ−Ｖｆｂ＞０である。また、ゲート電圧Ｖｇ＝
Ｖｇｘでゲート電極１２が蓄積状態である条件はｘｄ２
≦０（但し、Ｖｇ＝Ｖｇｘ）、即ち（Ｖｂ−Ｖｆｂ）≦
Ｖｇｘである。これらの条件から、ゲート電極１２の空
乏化およびアキュムレート化のための条件を求めると、
０＜（Ｖｂ−Ｖｆｂ）≦Ｖｇｘとなる。なお、フラット
バンド電圧Ｖｆｂは数１０で与えられる。
【００５４】
【数１０】
【００５５】ゲート電圧Ｖｇ＝０でゲート電極１２の空
乏化によって実効的なゲート容量が９０％以下になると
この発明の効果は誤差等に対し有意差がある。このこと
を数１１に示す。数１１を変形してゲート電極１２の不
純物濃度を示す数１２が得られる。ゲート電極１２の濃
度の上限は、数１２で表される範囲である。
乏化によって実効的なゲート容量が９０％以下になると
この発明の効果は誤差等に対し有意差がある。このこと
を数１１に示す。数１１を変形してゲート電極１２の不
純物濃度を示す数１２が得られる。ゲート電極１２の濃
度の上限は、数１２で表される範囲である。
【００５６】
【数１１】
【００５７】
【数１２】
【００５８】数１２において、例えば、酸化膜の厚みｔ
ox＝１０ｎｍ、ゲート電極材料をＳｉ、Ｖｂ−Ｖｆｂ＝
０．０１Ｖである場合、ゲート電極の不純物濃度は６．
３３×１０16ｃｍ-3以下であれば条件を満たす。このと
き、ゲート電極１２の不純物濃度が３×１０16ｃｍ-3な
らばゲート電極１２は６．５８ｎｍの幅で空乏化し、不
純物濃度が６．３３×１０16ｃｍ-3ならばゲート電極は
３．２８ｎｍの幅で空乏化する。
ox＝１０ｎｍ、ゲート電極材料をＳｉ、Ｖｂ−Ｖｆｂ＝
０．０１Ｖである場合、ゲート電極の不純物濃度は６．
３３×１０16ｃｍ-3以下であれば条件を満たす。このと
き、ゲート電極１２の不純物濃度が３×１０16ｃｍ-3な
らばゲート電極１２は６．５８ｎｍの幅で空乏化し、不
純物濃度が６．３３×１０16ｃｍ-3ならばゲート電極は
３．２８ｎｍの幅で空乏化する。
【００５９】ゲート電圧Ｖｇが０Ｖのときにゲート電極
１２に空乏層を形成する、即ち（Ｖｂ−Ｖｆｂ）の値を
正にする際に、次の条件（１）〜（６）等を満たすこと
によって正の値にすることが容易化される。（１）の場
合、フラットバンド電圧Ｖｂが正であればフラットバン
ド電圧Ｖｆｂの条件が緩和でき、（２）〜（６）の場合
には、数１０に示すようにフラットバンド電圧Ｖｆｂを
小さくする方向にはたらき、フラットバンド電圧Ｖｆｂ
を小さくするための他の条件およびバックゲート電圧Ｖ
ｂの条件を緩和できる。 （１）Ｐ型シリコン基板を用いた場合バックゲート電圧
Ｖｂを正電圧（ただしΦＳ以下）とする。なお、ΦＳは
ソースとチャネルドープ領域との間で形成されるダイオ
ードの閾値電圧である。（２）ゲート電極材料の電子親
和力χｓ２をチャネル材料（シリコン基板）のχｓ１に
比べて小さいものを用いる。（３）ゲート電極材料のバ
ンドギャップＥｇ２をチャネル材料のＥｇ１に比べて小
さいものを用いる。（４）ゲート電極材料の真性フェル
ミレベルと擬フェルミレベルの差Φｂ２がチャネル材料
の真性フェルミレベルと擬フェルミレベルの差Φｂ１に
比べて大きいものを用いる。つまり、チャネルの不純物
濃度に比べて高不純物濃度のゲート電極を用いる。
（５）正の界面準位密度ＮＳＳをゲート絶縁膜４とゲー
ト電極１２の界面に発生させる。（６）正の固定電荷を
ゲート絶縁膜４内に入れる。
１２に空乏層を形成する、即ち（Ｖｂ−Ｖｆｂ）の値を
正にする際に、次の条件（１）〜（６）等を満たすこと
によって正の値にすることが容易化される。（１）の場
合、フラットバンド電圧Ｖｂが正であればフラットバン
ド電圧Ｖｆｂの条件が緩和でき、（２）〜（６）の場合
には、数１０に示すようにフラットバンド電圧Ｖｆｂを
小さくする方向にはたらき、フラットバンド電圧Ｖｆｂ
を小さくするための他の条件およびバックゲート電圧Ｖ
ｂの条件を緩和できる。 （１）Ｐ型シリコン基板を用いた場合バックゲート電圧
Ｖｂを正電圧（ただしΦＳ以下）とする。なお、ΦＳは
ソースとチャネルドープ領域との間で形成されるダイオ
ードの閾値電圧である。（２）ゲート電極材料の電子親
和力χｓ２をチャネル材料（シリコン基板）のχｓ１に
比べて小さいものを用いる。（３）ゲート電極材料のバ
ンドギャップＥｇ２をチャネル材料のＥｇ１に比べて小
さいものを用いる。（４）ゲート電極材料の真性フェル
ミレベルと擬フェルミレベルの差Φｂ２がチャネル材料
の真性フェルミレベルと擬フェルミレベルの差Φｂ１に
比べて大きいものを用いる。つまり、チャネルの不純物
濃度に比べて高不純物濃度のゲート電極を用いる。
（５）正の界面準位密度ＮＳＳをゲート絶縁膜４とゲー
ト電極１２の界面に発生させる。（６）正の固定電荷を
ゲート絶縁膜４内に入れる。
【００６０】表１からゲート電極材料として、例えばゲ
ルマニウムを用いることにより、ゲート電極材料の真性
フェルミレベルと擬フェルミレベルの差Φｂ２が同じで
あっても、−Ｖｂｆ＝０．２８Ｖという条件を得ること
ができる。また、シリコンとゲルマニウムの合金はシリ
コンとゲルマニウム単体の間の値を取るから、０＜−Ｖ
ｂｆ＜０．２８Ｖという条件を得ることができる。な
お、上記（１）〜（６）の条件は、ゲート電極材料がＮ
型の場合には逆になる。
ルマニウムを用いることにより、ゲート電極材料の真性
フェルミレベルと擬フェルミレベルの差Φｂ２が同じで
あっても、−Ｖｂｆ＝０．２８Ｖという条件を得ること
ができる。また、シリコンとゲルマニウムの合金はシリ
コンとゲルマニウム単体の間の値を取るから、０＜−Ｖ
ｂｆ＜０．２８Ｖという条件を得ることができる。な
お、上記（１）〜（６）の条件は、ゲート電極材料がＮ
型の場合には逆になる。
【００６１】
【表１】
【００６２】なお、実施の形態１の説明において、ゲー
ト電圧Ｖｇが０Ｖで空乏化していることを条件に諸条件
を求めたが、例えば信号振幅が０Ｖを含まないような場
合や負電圧まで振れるような場合には、空乏化するゲー
ト電圧Ｖｇの値を０Ｖ以外の値に設定してもよく、空乏
層幅が変化すれば、実施の形態１と同様の効果を奏す
る。このことから、また、空乏層はゲート電圧Ｖｇの範
囲で完全に消失しなくともよく、その空乏層幅が変化す
れば、実施の形態１と同様の効果を奏する。
ト電圧Ｖｇが０Ｖで空乏化していることを条件に諸条件
を求めたが、例えば信号振幅が０Ｖを含まないような場
合や負電圧まで振れるような場合には、空乏化するゲー
ト電圧Ｖｇの値を０Ｖ以外の値に設定してもよく、空乏
層幅が変化すれば、実施の形態１と同様の効果を奏す
る。このことから、また、空乏層はゲート電圧Ｖｇの範
囲で完全に消失しなくともよく、その空乏層幅が変化す
れば、実施の形態１と同様の効果を奏する。
【００６３】実施の形態２．図７はこの発明の実施の形
態２によるＮチャネル絶縁ゲート型トランジスタの構成
の要部断面を示す模式図である。図７において、１３は
ゲート電極１２との界面に正の界面準位密度を発生させ
たゲート絶縁膜であり、その他図１と同一符号のものは
図１の同一符号部分に相当する部分を示す。なお、界面
準位密度を発生させる界面は、シリコン基板１との界面
であってもよいが、電子の移動度等のトランジスタ特性
を考慮するとゲート電極１２との界面の方が好ましい。
また、実施の形態２による効果を得るためにＰチャネル
絶縁ゲート型トランジスタの場合に発生させる界面準位
密度は、負の界面準位密度である。
態２によるＮチャネル絶縁ゲート型トランジスタの構成
の要部断面を示す模式図である。図７において、１３は
ゲート電極１２との界面に正の界面準位密度を発生させ
たゲート絶縁膜であり、その他図１と同一符号のものは
図１の同一符号部分に相当する部分を示す。なお、界面
準位密度を発生させる界面は、シリコン基板１との界面
であってもよいが、電子の移動度等のトランジスタ特性
を考慮するとゲート電極１２との界面の方が好ましい。
また、実施の形態２による効果を得るためにＰチャネル
絶縁ゲート型トランジスタの場合に発生させる界面準位
密度は、負の界面準位密度である。
【００６４】実施の形態２による絶縁ゲート型トランジ
スタにおける効果については、実施の形態１で説明した
と同様であり、加えてゲート電極１２の空乏化が容易に
なり、チャネルドープ領域の不純物濃度を比較的高く設
定することができるなど他の空乏化の条件を緩和でき
る。
スタにおける効果については、実施の形態１で説明した
と同様であり、加えてゲート電極１２の空乏化が容易に
なり、チャネルドープ領域の不純物濃度を比較的高く設
定することができるなど他の空乏化の条件を緩和でき
る。
【００６５】実施の形態３．図８はこの発明の実施の形
態３による絶縁ゲート型トランジスタの構成の要部断面
を示す模式図である。図８において、１４は正の固定電
荷が入れられたゲート絶縁膜であり、その他図１と同一
符号のものは図１の同一符号部分に相当する部分を示
す。
態３による絶縁ゲート型トランジスタの構成の要部断面
を示す模式図である。図８において、１４は正の固定電
荷が入れられたゲート絶縁膜であり、その他図１と同一
符号のものは図１の同一符号部分に相当する部分を示
す。
【００６６】実施の形態２による絶縁ゲート型トランジ
スタにおける効果については、実施の形態１で説明した
と同様であり、加えてゲート電極１２の空乏化が容易に
なり、チャネルドープ領域の不純物濃度を比較的高く設
定することができるなど他の空乏化の条件が緩和でき
る。
スタにおける効果については、実施の形態１で説明した
と同様であり、加えてゲート電極１２の空乏化が容易に
なり、チャネルドープ領域の不純物濃度を比較的高く設
定することができるなど他の空乏化の条件が緩和でき
る。
【００６７】実施の形態４．図９はこの発明の実施の形
態４による絶縁ゲート型トランジスタの構成の要部断面
を示す模式図である。図９において、１５は強誘電体で
形成されたゲート絶縁膜であり、その他図１と同一符号
の部分は図１の同一符号部分に相当するものを示す。ま
た、図１０は強誘電体膜をゲート絶縁膜に用いた場合に
おける、ゲート電圧とゲート−ソース・ドレイン間の電
流との関係を示すグラフである。
態４による絶縁ゲート型トランジスタの構成の要部断面
を示す模式図である。図９において、１５は強誘電体で
形成されたゲート絶縁膜であり、その他図１と同一符号
の部分は図１の同一符号部分に相当するものを示す。ま
た、図１０は強誘電体膜をゲート絶縁膜に用いた場合に
おける、ゲート電圧とゲート−ソース・ドレイン間の電
流との関係を示すグラフである。
【００６８】この場合の絶縁ゲート型トランジスタの動
作について図１１と図１２の模式図に示す。図１１およ
び図１２においては、図９に記載されている構成のうち
説明に不用なサイドウォール１１等の部分は図示省略し
ている。図１１はＰ型の半導体からなるゲート電極１２
に電源電圧ＶＤＤが印加されている状態を示している。
ゲート絶縁膜１５は強誘電体でできているため、自発分
極によってゲート絶縁膜１２に近い側に正の電荷が発生
する。この電荷は、ゲート電極１２に空乏層を発生させ
ないように働き、アキュムレート層１２ｂを発生させる
ように働く。そのため、このトランジスタは、図１０に
示すように、オン状態からオフ状態になるときには高閾
値電圧でオフしているときには低サブスレッショルドリ
ーク電流となる特徴を有する。
作について図１１と図１２の模式図に示す。図１１およ
び図１２においては、図９に記載されている構成のうち
説明に不用なサイドウォール１１等の部分は図示省略し
ている。図１１はＰ型の半導体からなるゲート電極１２
に電源電圧ＶＤＤが印加されている状態を示している。
ゲート絶縁膜１５は強誘電体でできているため、自発分
極によってゲート絶縁膜１２に近い側に正の電荷が発生
する。この電荷は、ゲート電極１２に空乏層を発生させ
ないように働き、アキュムレート層１２ｂを発生させる
ように働く。そのため、このトランジスタは、図１０に
示すように、オン状態からオフ状態になるときには高閾
値電圧でオフしているときには低サブスレッショルドリ
ーク電流となる特徴を有する。
【００６９】次に、ゲート電極１２に接地電圧ＶＳＳが
印加された場合、図１２に示すように、ゲート絶縁膜１
５のうちのゲート電極１２に近い側に自発分極により正
の電荷が発生する。この正の電荷は、実施の形態３の固
定電荷と同様の働きをするため、実施の形態１と同様に
従来と比べオフ状態からオン状態になるときには低閾値
電圧で高電流駆動力を得ることができ、ゲート電極１２
の空乏化を容易にし、チャネルドープ領域の不純物濃度
を比較的高く設定することが容易になる。さらに、ゲー
ト絶縁膜１５が強誘電体でできていることから、ゲート
絶縁膜１５自身の自発分極により、絶縁ゲート型トラン
ジスタがオン状態からオフ状態になるときの閾値電圧高
くでき、更に低いリーク電流を達成できる効果が加わ
る。また、ゲート絶縁膜１５の自発分極により、絶縁ゲ
ート型トランジスタがオフ状態からオン状態になるとき
の閾値電圧を低下させる効果が更に加わる。
印加された場合、図１２に示すように、ゲート絶縁膜１
５のうちのゲート電極１２に近い側に自発分極により正
の電荷が発生する。この正の電荷は、実施の形態３の固
定電荷と同様の働きをするため、実施の形態１と同様に
従来と比べオフ状態からオン状態になるときには低閾値
電圧で高電流駆動力を得ることができ、ゲート電極１２
の空乏化を容易にし、チャネルドープ領域の不純物濃度
を比較的高く設定することが容易になる。さらに、ゲー
ト絶縁膜１５が強誘電体でできていることから、ゲート
絶縁膜１５自身の自発分極により、絶縁ゲート型トラン
ジスタがオン状態からオフ状態になるときの閾値電圧高
くでき、更に低いリーク電流を達成できる効果が加わ
る。また、ゲート絶縁膜１５の自発分極により、絶縁ゲ
ート型トランジスタがオフ状態からオン状態になるとき
の閾値電圧を低下させる効果が更に加わる。
【００７０】上記の効果は、Ｐチャネル絶縁ゲート型ト
ランジスタにおいても実現できる。図１３および図１４
は、それぞれ図１１および図１２に対応する図である。
図１３はＮ型半導体からなるゲート電極１２およびチャ
ネルドープ領域３に電源電圧ＶＤＤが印加されている状
態を示している。この場合には、ゲート電極１２に電源
電圧ＶＤＤが印加される影響で、ゲート絶縁膜１５のう
ちのゲート電極１２に近い側に負の電荷が発生する。図
１４はゲート電極１２に接地電圧ＶＳＳが、そしてチャ
ネルドープ領域３に電源電圧ＶＤＤが印加されている状
態を示している。この場合には、ゲート電極１２に接地
電圧ＶＳＳが印加される影響で、ゲート絶縁膜１５のう
ちのゲート電極１２に近い側に正の電荷が発生する。ゲ
ート電極１２の導電型がＮ型であるためゲート電極１２
の導電型がＰ型である場合とは反対に、図１３に示す状
態で空乏層１２ａが形成される。
ランジスタにおいても実現できる。図１３および図１４
は、それぞれ図１１および図１２に対応する図である。
図１３はＮ型半導体からなるゲート電極１２およびチャ
ネルドープ領域３に電源電圧ＶＤＤが印加されている状
態を示している。この場合には、ゲート電極１２に電源
電圧ＶＤＤが印加される影響で、ゲート絶縁膜１５のう
ちのゲート電極１２に近い側に負の電荷が発生する。図
１４はゲート電極１２に接地電圧ＶＳＳが、そしてチャ
ネルドープ領域３に電源電圧ＶＤＤが印加されている状
態を示している。この場合には、ゲート電極１２に接地
電圧ＶＳＳが印加される影響で、ゲート絶縁膜１５のう
ちのゲート電極１２に近い側に正の電荷が発生する。ゲ
ート電極１２の導電型がＮ型であるためゲート電極１２
の導電型がＰ型である場合とは反対に、図１３に示す状
態で空乏層１２ａが形成される。
【００７１】なお、ゲート絶縁膜１５の構成は、強誘電
体材料のみで構成される場合ばかりではない。図１５に
示すゲート絶縁膜は、強誘電体材料を主に構成する場合
を示しているが、強誘電体材料を主にして構成されてい
るという場合には、図１５（ａ）に示す強誘電体材料１
６のみからなる場合ばかりでなく、図１５（ｂ）に示す
ような、この発明におけるゲート絶縁膜１５の機能上あ
まり重要ではないがその機械的強度等の補強などに用い
る白金や金シリサイド等の薄い層１７が形成されている
場合を含む。なお、白金や金シリサイド等の層１７は密
着性の向上のために設けられるが、極めて薄いため図１
１〜図１４に示された動作を妨げない。
体材料のみで構成される場合ばかりではない。図１５に
示すゲート絶縁膜は、強誘電体材料を主に構成する場合
を示しているが、強誘電体材料を主にして構成されてい
るという場合には、図１５（ａ）に示す強誘電体材料１
６のみからなる場合ばかりでなく、図１５（ｂ）に示す
ような、この発明におけるゲート絶縁膜１５の機能上あ
まり重要ではないがその機械的強度等の補強などに用い
る白金や金シリサイド等の薄い層１７が形成されている
場合を含む。なお、白金や金シリサイド等の層１７は密
着性の向上のために設けられるが、極めて薄いため図１
１〜図１４に示された動作を妨げない。
【００７２】図１６〜図１８はゲート絶縁膜１５の構成
の種類のうち、強誘電体膜と絶縁膜の組合せで構成され
るものを例示したものである。図１６はシリコン基板上
に形成された絶縁膜１８の上に強誘電体膜１６を形成す
る場合、図１７はシリコン基板上に形成された強誘電体
膜１６の上に絶縁膜１８を形成する場合、図１８は絶縁
膜１８で強誘電体膜１６を挟む場合について示してい
る。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）は絶縁
膜１８と強誘電体膜１６との密着性を向上させるための
白金等からなる薄膜１７を使用する場合を示している。
の種類のうち、強誘電体膜と絶縁膜の組合せで構成され
るものを例示したものである。図１６はシリコン基板上
に形成された絶縁膜１８の上に強誘電体膜１６を形成す
る場合、図１７はシリコン基板上に形成された強誘電体
膜１６の上に絶縁膜１８を形成する場合、図１８は絶縁
膜１８で強誘電体膜１６を挟む場合について示してい
る。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）は絶縁
膜１８と強誘電体膜１６との密着性を向上させるための
白金等からなる薄膜１７を使用する場合を示している。
【００７３】また、図１９に示すように強誘電体で形成
されたサイドウォール２０を用いた場合、図２０に示す
ようにサイドウォール１１の内壁に沿って強誘電体から
なる層２１を形成した場合、あるいは図２１に示すよう
にサイドウォール１１の下の領域２２にまで強誘電体膜
を形成する場合には上記の構成に比べてオン時には低閾
値電圧で高電流駆動力を得る効果および、オフ時には高
閾値電圧で低サブスレッショルドリーク電流となる効果
を向上させることができる。
されたサイドウォール２０を用いた場合、図２０に示す
ようにサイドウォール１１の内壁に沿って強誘電体から
なる層２１を形成した場合、あるいは図２１に示すよう
にサイドウォール１１の下の領域２２にまで強誘電体膜
を形成する場合には上記の構成に比べてオン時には低閾
値電圧で高電流駆動力を得る効果および、オフ時には高
閾値電圧で低サブスレッショルドリーク電流となる効果
を向上させることができる。
【００７４】実施の形態５．上記実施の形態１〜４の絶
縁ゲート型トランジスタでは、ゲート電極の導電型をソ
ース‐ドレイン領域とは異なるものとしたが、ゲート電
極の導電型とソース‐ドレイン領域の導電型とを同じに
しても、ゲート絶縁膜に強誘電体を用いるなどして空乏
層の形成を容易化して、その不純物濃度を適当に設定す
ればゲート電極に空乏層を形成することが可能である。
図２２はこの発明の実施の形態５による絶縁ゲート型ト
ランジスタの構成の要部断面を示す模式図である。図２
２において、２３はソース領域７とドレイン領域６と異
なる導電型の半導体で形成されたゲート電極であり、そ
の他図９と同一符号のものは図９の同一符号部分に相当
する部分である。
縁ゲート型トランジスタでは、ゲート電極の導電型をソ
ース‐ドレイン領域とは異なるものとしたが、ゲート電
極の導電型とソース‐ドレイン領域の導電型とを同じに
しても、ゲート絶縁膜に強誘電体を用いるなどして空乏
層の形成を容易化して、その不純物濃度を適当に設定す
ればゲート電極に空乏層を形成することが可能である。
図２２はこの発明の実施の形態５による絶縁ゲート型ト
ランジスタの構成の要部断面を示す模式図である。図２
２において、２３はソース領域７とドレイン領域６と異
なる導電型の半導体で形成されたゲート電極であり、そ
の他図９と同一符号のものは図９の同一符号部分に相当
する部分である。
【００７５】図２２の絶縁ゲート型トランジスタがＮチ
ャネルであれば、ゲート電極２３の導電型はＮ型であ
る。このときの動作について図２３および図２４を用い
て説明する。図２３および図２４においては、図２３に
記載されている構成のうち説明に不用なサイドウォール
１１等の部分は図示省略している。図２３はゲート電極
２３に電源電圧ＶＤＤが印加されている状態を示してい
る。チャネルドープ領域３には接地電圧ＶＳＳが印加さ
れており、ゲート絶縁膜１５は自発分極によりゲート電
極２３に近い側に負の電荷が発生している。この影響に
よってゲート電極２３にはそのゲート絶縁膜１５と接す
る領域に空乏層２３ａが形成される。また、ゲート電極
２３に接地電圧ＶＳＳが印加されたときには、図２４に
示すように、ゲート絶縁膜１５の自発分極によってゲー
ト電極２３のうちのゲート絶縁膜１５に接する領域では
空乏層２３ａが消失しアキュムレーション層２３ｂが生
じる。
ャネルであれば、ゲート電極２３の導電型はＮ型であ
る。このときの動作について図２３および図２４を用い
て説明する。図２３および図２４においては、図２３に
記載されている構成のうち説明に不用なサイドウォール
１１等の部分は図示省略している。図２３はゲート電極
２３に電源電圧ＶＤＤが印加されている状態を示してい
る。チャネルドープ領域３には接地電圧ＶＳＳが印加さ
れており、ゲート絶縁膜１５は自発分極によりゲート電
極２３に近い側に負の電荷が発生している。この影響に
よってゲート電極２３にはそのゲート絶縁膜１５と接す
る領域に空乏層２３ａが形成される。また、ゲート電極
２３に接地電圧ＶＳＳが印加されたときには、図２４に
示すように、ゲート絶縁膜１５の自発分極によってゲー
ト電極２３のうちのゲート絶縁膜１５に接する領域では
空乏層２３ａが消失しアキュムレーション層２３ｂが生
じる。
【００７６】実施の形態１と同様の効果に加えて、実施
の形態５による絶縁ゲート型トランジスタは、強誘電体
の自発分極により発生するる電荷によってオン状態から
オフ状態になるときの閾値電圧を高くできさらに低いリ
ーク電流を達成できる。また、実施の形態５によるトラ
ンジスタは、オフ状態からオン状態になるときの閾値を
低くすることができるため、電流駆動力をさらに大きく
することができる。
の形態５による絶縁ゲート型トランジスタは、強誘電体
の自発分極により発生するる電荷によってオン状態から
オフ状態になるときの閾値電圧を高くできさらに低いリ
ーク電流を達成できる。また、実施の形態５によるトラ
ンジスタは、オフ状態からオン状態になるときの閾値を
低くすることができるため、電流駆動力をさらに大きく
することができる。
【００７７】図２５および図２６はＰチャネル絶縁ゲー
ト型トランジスタの場合の動作を説明するための模式図
である。Ｐチャネル絶縁ゲート型トランジスタにおい
て、ゲート電極２３の導電型はＰ型であり、チャネルド
ープ領域３に電源電圧ＶＤＤが印加されている。ゲート
電極２３に電源電圧ＶＤＤを印加すると、図２５に示す
ように、ゲート絶縁膜１５のうちのゲート電極２３に近
い側に負の電荷が発生し、ゲート電極２３のうちのゲー
ト絶縁膜１５に接する領域にアキュムレート層２３ｂが
生じる。そして、ゲート電極２３に接地電圧ＶＳＳを印
加すると、図２６に示すように、ゲート絶縁膜１５のう
ちのゲート電極２３に近い側に正の電荷が発生し、ゲー
ト電極２３のうちのゲート絶縁膜１５に接する領域に空
乏層２３ａが発生する。トランジスタがオン状態のとき
その効果についてはＮチャネルＭＯＳトランジスタと同
様である。
ト型トランジスタの場合の動作を説明するための模式図
である。Ｐチャネル絶縁ゲート型トランジスタにおい
て、ゲート電極２３の導電型はＰ型であり、チャネルド
ープ領域３に電源電圧ＶＤＤが印加されている。ゲート
電極２３に電源電圧ＶＤＤを印加すると、図２５に示す
ように、ゲート絶縁膜１５のうちのゲート電極２３に近
い側に負の電荷が発生し、ゲート電極２３のうちのゲー
ト絶縁膜１５に接する領域にアキュムレート層２３ｂが
生じる。そして、ゲート電極２３に接地電圧ＶＳＳを印
加すると、図２６に示すように、ゲート絶縁膜１５のう
ちのゲート電極２３に近い側に正の電荷が発生し、ゲー
ト電極２３のうちのゲート絶縁膜１５に接する領域に空
乏層２３ａが発生する。トランジスタがオン状態のとき
その効果についてはＮチャネルＭＯＳトランジスタと同
様である。
【００７８】なお、図２７に示すように強誘電体で形成
されたサイドウォール２０を用いた場合、図２８に示す
ようにサイドウォール１１の内壁に沿って強誘電体から
なる層２１を形成した場合、あるいは図２９に示すよう
にサイドウォール１１の下の領域２２にまで強誘電体膜
を形成する場合には、上記の効果を向上させることがで
きる。
されたサイドウォール２０を用いた場合、図２８に示す
ようにサイドウォール１１の内壁に沿って強誘電体から
なる層２１を形成した場合、あるいは図２９に示すよう
にサイドウォール１１の下の領域２２にまで強誘電体膜
を形成する場合には、上記の効果を向上させることがで
きる。
【００７９】実施の形態６．図３０は実施の形態６によ
る絶縁ゲート型トランジスタのチャネル近傍の要部断面
を拡大した模式図である。図３０の絶縁ゲート型トラン
ジスタは、そのチャネルドープ領域３がＰ型の第１の領
域３１とＮ型の第２の領域３２の２層で形成されてい
る。ゲート絶縁膜４の下のチャネルドープ領域３の表面
すなわちチャネルが形成される領域１０に、Ｎ型半導体
層３２を備えており、その他のチャネルドープ領域３は
第１の領域３１である。そして、ゲート電極等のその他
の構造については、実施の形態１による絶縁ゲート型ト
ランジスタと同様とする。図３０に示す絶縁ゲート型ト
ランジスタは、従来から在る埋め込みチャネル型のトラ
ンジスタである。チャネルドープ領域を２層にすると、
そのチャネルドープ領域間のｐｎ接合により発生する寄
生容量に起因してサブスレッショルド係数が大きくなる
問題がある。しかし、ゲート電極１２が空乏化する絶縁
ゲート型トランジスタにあっては、ゲート絶縁膜４の実
効膜厚が印加されるゲート電圧によって変化してサブス
レッショルド係数を小さくすることができ、従来から在
る問題点は解消される。
る絶縁ゲート型トランジスタのチャネル近傍の要部断面
を拡大した模式図である。図３０の絶縁ゲート型トラン
ジスタは、そのチャネルドープ領域３がＰ型の第１の領
域３１とＮ型の第２の領域３２の２層で形成されてい
る。ゲート絶縁膜４の下のチャネルドープ領域３の表面
すなわちチャネルが形成される領域１０に、Ｎ型半導体
層３２を備えており、その他のチャネルドープ領域３は
第１の領域３１である。そして、ゲート電極等のその他
の構造については、実施の形態１による絶縁ゲート型ト
ランジスタと同様とする。図３０に示す絶縁ゲート型ト
ランジスタは、従来から在る埋め込みチャネル型のトラ
ンジスタである。チャネルドープ領域を２層にすると、
そのチャネルドープ領域間のｐｎ接合により発生する寄
生容量に起因してサブスレッショルド係数が大きくなる
問題がある。しかし、ゲート電極１２が空乏化する絶縁
ゲート型トランジスタにあっては、ゲート絶縁膜４の実
効膜厚が印加されるゲート電圧によって変化してサブス
レッショルド係数を小さくすることができ、従来から在
る問題点は解消される。
【００８０】埋め込みチャネルであることから、比較的
高濃度に不純物がドープされてＰ型になっている第１の
領域３１によってパンチスルーを抑制することができ
る。また、不純物濃度などの第２の領域３２の性質を制
御することによって、絶縁ゲート型トランジスタの閾値
電圧を制御することができる。チャネルドープ領域３の
不純物濃度を低くしてもパンチスルーを起こし難くなる
ことに加え、第２の領域３２が閾値電圧を制御するの
で、ゲート電極１２にＰ型半導体層を用いた場合にゲー
ト電極１２の仕事関数が小さくなることが原因でトラン
ジスタの閾値電圧が高くなるのを防止することが容易に
なる。なお、絶縁ゲート型トランジスタがＰチャネルで
あれば、ゲート電極１２とチャネルドープ領域３の第１
の領域３１および第２の領域３２の導電型は反対のもの
となる。
高濃度に不純物がドープされてＰ型になっている第１の
領域３１によってパンチスルーを抑制することができ
る。また、不純物濃度などの第２の領域３２の性質を制
御することによって、絶縁ゲート型トランジスタの閾値
電圧を制御することができる。チャネルドープ領域３の
不純物濃度を低くしてもパンチスルーを起こし難くなる
ことに加え、第２の領域３２が閾値電圧を制御するの
で、ゲート電極１２にＰ型半導体層を用いた場合にゲー
ト電極１２の仕事関数が小さくなることが原因でトラン
ジスタの閾値電圧が高くなるのを防止することが容易に
なる。なお、絶縁ゲート型トランジスタがＰチャネルで
あれば、ゲート電極１２とチャネルドープ領域３の第１
の領域３１および第２の領域３２の導電型は反対のもの
となる。
【００８１】実施の形態７．図３１は、この発明の実施
の形態７による絶縁ゲート型トランジスタの構成の要部
断面を示す模式図である。図３１において、図１と同一
符号の部分は図１の同一符号部分と同一のものを示し、
符号１２１は不純物濃度の低い半導体で形成された半導
体領域１２１ａとゲート絶縁膜４上に形成され仕事関数
がチャネル領域１０と比べて大きな導電体１２１ｂから
なるゲート電極である。半導体領域１２１ａは低濃度に
例えばホウ素がドープされた多結晶シリコン膜で形成さ
れる。そして、ゲート電極１２１の導電型はソース‐ド
レイン領域の導電型とは異なるものとなっている。
の形態７による絶縁ゲート型トランジスタの構成の要部
断面を示す模式図である。図３１において、図１と同一
符号の部分は図１の同一符号部分と同一のものを示し、
符号１２１は不純物濃度の低い半導体で形成された半導
体領域１２１ａとゲート絶縁膜４上に形成され仕事関数
がチャネル領域１０と比べて大きな導電体１２１ｂから
なるゲート電極である。半導体領域１２１ａは低濃度に
例えばホウ素がドープされた多結晶シリコン膜で形成さ
れる。そして、ゲート電極１２１の導電型はソース‐ド
レイン領域の導電型とは異なるものとなっている。
【００８２】この場合には、実施の形態１で説明したゲ
ート電極１２１に仕事関数が大きな不純物濃度の低いＰ
型半導体材料を用いた場合と同様の効果があり、また、
実施の形態２と同様の効果がある。つまり、ＮＭＯＳト
ランジスタでそのゲート電極１２１のうちのゲート絶縁
膜４に接する領域に仕事関数が大きな導電体１２１ｂが
用いられているため、数１０の仕事関数の差ΦMSが小さ
くなり空乏化の条件が緩和されて、チャネルドープ領域
の不純物濃度を比較的高く設定することが容易になる。
ート電極１２１に仕事関数が大きな不純物濃度の低いＰ
型半導体材料を用いた場合と同様の効果があり、また、
実施の形態２と同様の効果がある。つまり、ＮＭＯＳト
ランジスタでそのゲート電極１２１のうちのゲート絶縁
膜４に接する領域に仕事関数が大きな導電体１２１ｂが
用いられているため、数１０の仕事関数の差ΦMSが小さ
くなり空乏化の条件が緩和されて、チャネルドープ領域
の不純物濃度を比較的高く設定することが容易になる。
【００８３】以上実施の形態７ではＮチャネルＭＯＳト
ランジスタの場合について説明したが、なお、Ｐチャネ
ル絶縁ゲート型トランジスタの場合には、ゲート電極の
半導体領域１２１ａの導電型はＮ型になり、この場合の
導電体１２１ｂは仕事関数がチャネルドープ領域の仕事
関数に比べて小さな材料で形成される。
ランジスタの場合について説明したが、なお、Ｐチャネ
ル絶縁ゲート型トランジスタの場合には、ゲート電極の
半導体領域１２１ａの導電型はＮ型になり、この場合の
導電体１２１ｂは仕事関数がチャネルドープ領域の仕事
関数に比べて小さな材料で形成される。
【００８４】実施の形態８．図３２は、この発明の実施
の形態８による絶縁ゲート型トランジスタの構成の要部
断面を示す模式図である。図３２において、図１と同一
符号の部分は図１の同一符号部分と同一のものを示し、
符号１２３は不純物濃度の低い半導体で形成された半導
体領域１２１ａとゲート絶縁膜４上に形成されゲルマニ
ウム等のようにバンドギャップの小さな低不純物濃度半
導体層１２３ｂからなるゲート電極である。ゲート電極
は低濃度に例えばホウ素がドープされた多結晶シリコン
膜で形成される。そのため、ゲート電極１２の導電型は
ソース‐ドレイン領域の導電型とは異なるものとなって
いる。
の形態８による絶縁ゲート型トランジスタの構成の要部
断面を示す模式図である。図３２において、図１と同一
符号の部分は図１の同一符号部分と同一のものを示し、
符号１２３は不純物濃度の低い半導体で形成された半導
体領域１２１ａとゲート絶縁膜４上に形成されゲルマニ
ウム等のようにバンドギャップの小さな低不純物濃度半
導体層１２３ｂからなるゲート電極である。ゲート電極
は低濃度に例えばホウ素がドープされた多結晶シリコン
膜で形成される。そのため、ゲート電極１２の導電型は
ソース‐ドレイン領域の導電型とは異なるものとなって
いる。
【００８５】この場合は仕事関数を小さくする構成のう
ちのバンドキャップに注目したのであり、実施の形態１
で説明したゲート電極１２にバンドギャップが小さな低
不純物濃度のＰ型半導体材料を用いた場合と同様の効果
がある。また、この場合は実施の形態２と同様の効果が
ある。つまり、ＮＭＯＳトランジスタでそのゲート電極
１２３の絶縁ゲート４に接する領域にバンドギャップが
小さな半導体層１２３ｂを用いられているため、数１０
のバンドギャップＥｇ２からＥｇ１を引いた値が負にな
り空乏化の条件が緩和されて空乏化が容易になり、チャ
ネルドープ領域の不純物濃度を比較的高く設定すること
ができるなどその空乏化条件を緩和することができる。
ちのバンドキャップに注目したのであり、実施の形態１
で説明したゲート電極１２にバンドギャップが小さな低
不純物濃度のＰ型半導体材料を用いた場合と同様の効果
がある。また、この場合は実施の形態２と同様の効果が
ある。つまり、ＮＭＯＳトランジスタでそのゲート電極
１２３の絶縁ゲート４に接する領域にバンドギャップが
小さな半導体層１２３ｂを用いられているため、数１０
のバンドギャップＥｇ２からＥｇ１を引いた値が負にな
り空乏化の条件が緩和されて空乏化が容易になり、チャ
ネルドープ領域の不純物濃度を比較的高く設定すること
ができるなどその空乏化条件を緩和することができる。
【００８６】以上実施の形態８ではＮチャネルＭＯＳト
ランジスタの場合について説明したが、なお、Ｐチャネ
ル絶縁ゲート型トランジスタの場合には、ゲート電極の
半導体領域１２３ａの導電型はＮ型になり、この場合の
導電体１２３ｂはバンドギャップがチャネルドープ領域
３のバンドギャップに比べて大きな材料で形成される。
なお、Ｎチャネルトランジスタの場合、半導体領域１２
３ｂの電子親和力がチャネルドープ領域３の電子親和力
よりも小さいものを用いても同様の効果を奏する。ま
た、Ｎチャネルトランジスタの場合、半導体領域１２３
ｂの真性フェルミレベルを擬フェルミレベルの差がチャ
ネルドープ領域３のそれよりも大きいものを用いても同
様の効果が得られる。
ランジスタの場合について説明したが、なお、Ｐチャネ
ル絶縁ゲート型トランジスタの場合には、ゲート電極の
半導体領域１２３ａの導電型はＮ型になり、この場合の
導電体１２３ｂはバンドギャップがチャネルドープ領域
３のバンドギャップに比べて大きな材料で形成される。
なお、Ｎチャネルトランジスタの場合、半導体領域１２
３ｂの電子親和力がチャネルドープ領域３の電子親和力
よりも小さいものを用いても同様の効果を奏する。ま
た、Ｎチャネルトランジスタの場合、半導体領域１２３
ｂの真性フェルミレベルを擬フェルミレベルの差がチャ
ネルドープ領域３のそれよりも大きいものを用いても同
様の効果が得られる。
【００８７】実施の形態９．上記実施の形態１〜８に示
す絶縁ゲート型トランジスタのゲート電極１２の不純物
濃度は低いため、ゲート電極１２の不純物濃度等の空乏
化に係る要素の設定如何によっては、オン時でもゲート
電極１２がドレイン電圧によって空乏化し、電流駆動力
が低下する場合がある。実施の形態９による絶縁ゲート
型トランジスタは、このような電流駆動力の低下を防止
するための構成を備えている。
す絶縁ゲート型トランジスタのゲート電極１２の不純物
濃度は低いため、ゲート電極１２の不純物濃度等の空乏
化に係る要素の設定如何によっては、オン時でもゲート
電極１２がドレイン電圧によって空乏化し、電流駆動力
が低下する場合がある。実施の形態９による絶縁ゲート
型トランジスタは、このような電流駆動力の低下を防止
するための構成を備えている。
【００８８】図３３はこの発明の実施の形態９による絶
縁ゲート型トランジスタの構成の要部断面を示す模式図
である。図３３において、２５はドレイン領域６の近傍
のゲート電極１２のうちのゲート絶縁膜４とサイドウォ
ール１１に接する角に形成された高濃度不純物領域であ
り、その他図１と同一符号のものは図１の同一符号部分
に相当する部分である。高不純物領域２５はゲート電極
の他の部分と同じ導電型であり、その不純物濃度がゲー
ト電極１２の他の部分より高くなっている。そのため、
ゲート電極１２のゲート絶縁膜４に接する領域におい
て、高不純物領域２５にはゲート電極１２の他の領域に
比べて空乏層が発生し難く、オン時に発生する空乏層に
よる電流駆動力の低下という問題は防ぐことができる。
縁ゲート型トランジスタの構成の要部断面を示す模式図
である。図３３において、２５はドレイン領域６の近傍
のゲート電極１２のうちのゲート絶縁膜４とサイドウォ
ール１１に接する角に形成された高濃度不純物領域であ
り、その他図１と同一符号のものは図１の同一符号部分
に相当する部分である。高不純物領域２５はゲート電極
の他の部分と同じ導電型であり、その不純物濃度がゲー
ト電極１２の他の部分より高くなっている。そのため、
ゲート電極１２のゲート絶縁膜４に接する領域におい
て、高不純物領域２５にはゲート電極１２の他の領域に
比べて空乏層が発生し難く、オン時に発生する空乏層に
よる電流駆動力の低下という問題は防ぐことができる。
【００８９】この高不純物領域２５は、高不純物領域２
５の他の部分と同じに不純物を導入した後、ウェーハと
イオンビーム照射方向にオフアングルを付けたいわゆる
斜め注入を用い、さらに不純物を導入する方法で形成さ
れる。図３４および図３５は、絶縁ゲート型トランジス
タのゲート電極付近の構成の要部断面を示す模式図であ
る。図３３ではゲート電極１２の四隅のうち最もドレイ
ン領域６に近いところに高不純物領域２５を形成した
が、図３４あるいは図３５に示すようにサイドウォール
１１に沿って形成してもよく図３３に示したものと同様
の効果を奏する。また、図３６に示すように、サイドウ
ォールとして高濃度に不純物を添加したサイドウォール
２６をドレイン領域６に近い側に形成してもよく、上記
実施の形態９で説明したと同様の効果を奏する。
５の他の部分と同じに不純物を導入した後、ウェーハと
イオンビーム照射方向にオフアングルを付けたいわゆる
斜め注入を用い、さらに不純物を導入する方法で形成さ
れる。図３４および図３５は、絶縁ゲート型トランジス
タのゲート電極付近の構成の要部断面を示す模式図であ
る。図３３ではゲート電極１２の四隅のうち最もドレイ
ン領域６に近いところに高不純物領域２５を形成した
が、図３４あるいは図３５に示すようにサイドウォール
１１に沿って形成してもよく図３３に示したものと同様
の効果を奏する。また、図３６に示すように、サイドウ
ォールとして高濃度に不純物を添加したサイドウォール
２６をドレイン領域６に近い側に形成してもよく、上記
実施の形態９で説明したと同様の効果を奏する。
【００９０】実施の形態１０．図３７〜図３９はこの発
明の実施の形態１０による絶縁ゲート型トランジスタの
ゲート電極付近の構成の要部断面を示す模式図である。
図３７〜３８において、２６はその比抵抗がゲート電極
１２のたの領域より低い抵抗層であり、その他図１と同
じ符号のものは図１の同一符号部分に相当する部分であ
る。抵抗層２６は金属等の導電体あるいは高不純物濃度
の高い半導体からなる層である。ゲート電極１２に低濃
度半導体を用いるとゲート抵抗が高くなり素子の動作速
度を遅くするという問題が発生する。
明の実施の形態１０による絶縁ゲート型トランジスタの
ゲート電極付近の構成の要部断面を示す模式図である。
図３７〜３８において、２６はその比抵抗がゲート電極
１２のたの領域より低い抵抗層であり、その他図１と同
じ符号のものは図１の同一符号部分に相当する部分であ
る。抵抗層２６は金属等の導電体あるいは高不純物濃度
の高い半導体からなる層である。ゲート電極１２に低濃
度半導体を用いるとゲート抵抗が高くなり素子の動作速
度を遅くするという問題が発生する。
【００９１】図に向かって上下方向に相当するゲート電
極１２の厚み方向の抵抗値は厚みが薄いためあまり問題
とならない。ゲート電極１２の一部に抵抗層２６を設け
るとゲートの長さ方向の抵抗を著しく低くでき、素子の
動作遅延を防止できる。そのため、抵抗層２６は、ゲー
ト電極１２の断面の一部に設けられるが、図に向かって
図面と垂直な方向に連続的に延びる。抵抗層２６のゲー
ト電極１２断面における配置は、図３７〜図３９に示す
以外の配置であってもよいが、チャネルができる領域上
であってゲート絶縁膜４に接する領域には形成してはな
らない。ただし、抵抗層２は領域６２，６３の上に在っ
ても構わない。チャネル上であるゲート電極１２のうち
のゲート絶縁膜４に接する領域が空乏化することによっ
てこの発明の効果を奏するからであり、抵抗層２６の存
在によって空乏層ができなければこの発明の効果は生じ
ない。
極１２の厚み方向の抵抗値は厚みが薄いためあまり問題
とならない。ゲート電極１２の一部に抵抗層２６を設け
るとゲートの長さ方向の抵抗を著しく低くでき、素子の
動作遅延を防止できる。そのため、抵抗層２６は、ゲー
ト電極１２の断面の一部に設けられるが、図に向かって
図面と垂直な方向に連続的に延びる。抵抗層２６のゲー
ト電極１２断面における配置は、図３７〜図３９に示す
以外の配置であってもよいが、チャネルができる領域上
であってゲート絶縁膜４に接する領域には形成してはな
らない。ただし、抵抗層２は領域６２，６３の上に在っ
ても構わない。チャネル上であるゲート電極１２のうち
のゲート絶縁膜４に接する領域が空乏化することによっ
てこの発明の効果を奏するからであり、抵抗層２６の存
在によって空乏層ができなければこの発明の効果は生じ
ない。
【００９２】実施の形態１１．図４０はこの発明の実施
の形態８による絶縁ゲート型トランジスタの構成の要部
断面を示す模式図である。図４０において、２７は不純
物濃度が低い半導体材料よりなるサイドウォールであ
り、その他図１と同一符号のものは図１の同一符号部分
に相当する部分である。サイドウォール２７の導電型は
ソース領域６やドレイン領域７とは異なる導電型であ
る。このサイドウォール２７のゲート絶縁膜４に接する
領域には、トランジスタがオフした状態で空乏層がで
き、トランジスタがオンするときに空乏層を生じ、トラ
ンジスタがオフするときにはその空乏層は消滅するかま
たはその幅を減じる。そのために満足しなければならな
いサイドウォール２７の不純物濃度は、実施の形態１で
説明したゲート電極１２の不純物濃度とほぼ同じような
条件で求められる。
の形態８による絶縁ゲート型トランジスタの構成の要部
断面を示す模式図である。図４０において、２７は不純
物濃度が低い半導体材料よりなるサイドウォールであ
り、その他図１と同一符号のものは図１の同一符号部分
に相当する部分である。サイドウォール２７の導電型は
ソース領域６やドレイン領域７とは異なる導電型であ
る。このサイドウォール２７のゲート絶縁膜４に接する
領域には、トランジスタがオフした状態で空乏層がで
き、トランジスタがオンするときに空乏層を生じ、トラ
ンジスタがオフするときにはその空乏層は消滅するかま
たはその幅を減じる。そのために満足しなければならな
いサイドウォール２７の不純物濃度は、実施の形態１で
説明したゲート電極１２の不純物濃度とほぼ同じような
条件で求められる。
【００９３】このようなサイドウォール２７を用いた場
合、サイドウォール２７とゲート絶縁膜４を介してゲー
ト電極５とドレイン領域６２の間に生じる電界が緩和さ
れることによって、特にサイドウォール２７直下のゲー
ト絶縁膜４へのホットキャリア注入を抑制し、また、バ
ンド間トンネリングリーク電流を抑制する。
合、サイドウォール２７とゲート絶縁膜４を介してゲー
ト電極５とドレイン領域６２の間に生じる電界が緩和さ
れることによって、特にサイドウォール２７直下のゲー
ト絶縁膜４へのホットキャリア注入を抑制し、また、バ
ンド間トンネリングリーク電流を抑制する。
【００９４】なお、図４１に示すように、サイドウォー
ル２７とゲート電極５との間に絶縁膜２８を設けてもよ
く、また、図４２に示すように、ゲート絶縁膜４の厚み
は、サイドウォール２７直下とゲート電極５直下とで異
なっていてもよい。
ル２７とゲート電極５との間に絶縁膜２８を設けてもよ
く、また、図４２に示すように、ゲート絶縁膜４の厚み
は、サイドウォール２７直下とゲート電極５直下とで異
なっていてもよい。
【００９５】実施の形態１２．図７２〜図７４にも示し
たように、外部回路とのインタフェースのために回路の
入出力段には内部回路の電源電圧とは異なる電圧が印加
される場合があり、また、電源電圧が異なる複数の回路
を１チップ内に混載する場合もある。そのような場合に
は、回路の一部トランジスタの耐圧を他のトランジスタ
に比べて大きく設定する必要が生じる。このような場合
に対応するために、空乏化するゲート電極を備える絶縁
ゲート型トランジスタの使用方法について説明する。
たように、外部回路とのインタフェースのために回路の
入出力段には内部回路の電源電圧とは異なる電圧が印加
される場合があり、また、電源電圧が異なる複数の回路
を１チップ内に混載する場合もある。そのような場合に
は、回路の一部トランジスタの耐圧を他のトランジスタ
に比べて大きく設定する必要が生じる。このような場合
に対応するために、空乏化するゲート電極を備える絶縁
ゲート型トランジスタの使用方法について説明する。
【００９６】図４３はこの発明の実施の形態１２による
インバータを構成する絶縁ゲート型トランジスタの要部
断面を示す模式図である。図４３において、１２５はゲ
ート電圧が０Ｖのときに空乏化する材料を用いたＮチャ
ネルあるいはＰチャネルＭＯＳトランジスタのゲート電
極であり、その他図１と同一数字のものは図１の同一数
字の部分に相当する部分である。なお、図中、数字の次
にＮを付記したものはＮチャネルＭＯＳトランジスタ
の、Ｐを付記したものはＰチャネルＭＯＳトランジスタ
での構造に関するものであることを示す。ここで外部の
電源電圧ＶＤＤは５Ｖ、ゲート電圧ＶＧは０Ｖまたは
２．５Ｖ、ソース電圧ＶＳＳは０Ｖ、基板電圧ＶＢＰは
５Ｖ、基板電圧ＶＢＮは０Ｖである。また、内部の電源
電圧は、２．５Ｖであるため入力電圧ＶＩＮ、即ちゲー
ト電圧ＶＧは０Ｖか２．５Ｖの一方の値を取る。
インバータを構成する絶縁ゲート型トランジスタの要部
断面を示す模式図である。図４３において、１２５はゲ
ート電圧が０Ｖのときに空乏化する材料を用いたＮチャ
ネルあるいはＰチャネルＭＯＳトランジスタのゲート電
極であり、その他図１と同一数字のものは図１の同一数
字の部分に相当する部分である。なお、図中、数字の次
にＮを付記したものはＮチャネルＭＯＳトランジスタ
の、Ｐを付記したものはＰチャネルＭＯＳトランジスタ
での構造に関するものであることを示す。ここで外部の
電源電圧ＶＤＤは５Ｖ、ゲート電圧ＶＧは０Ｖまたは
２．５Ｖ、ソース電圧ＶＳＳは０Ｖ、基板電圧ＶＢＰは
５Ｖ、基板電圧ＶＢＮは０Ｖである。また、内部の電源
電圧は、２．５Ｖであるため入力電圧ＶＩＮ、即ちゲー
ト電圧ＶＧは０Ｖか２．５Ｖの一方の値を取る。
【００９７】図４３のＮチャネルおよびＰチャネルＭＯ
Ｓトランジスタは、ゲート電圧ＶＧが０Ｖのとき、即ち
ＮチャネルＭＯＳトランジスタがオフしＰチャネルＭＯ
Ｓトランジスタがオンしているときに、内部の電源電圧
のみで発生する最大電位差よりも大きな最大電位差が外
部電源電圧ＶＤＤによってそれぞれのゲート絶縁膜４
Ｎ，４Ｐに印加される。
Ｓトランジスタは、ゲート電圧ＶＧが０Ｖのとき、即ち
ＮチャネルＭＯＳトランジスタがオフしＰチャネルＭＯ
Ｓトランジスタがオンしているときに、内部の電源電圧
のみで発生する最大電位差よりも大きな最大電位差が外
部電源電圧ＶＤＤによってそれぞれのゲート絶縁膜４
Ｎ，４Ｐに印加される。
【００９８】ＮチャネルＭＯＳトランジスタのゲート電
極１２５Ｎは、不純物濃度の低いＰ型半導体材料で形成
されているため、トランジスタのオフ時にはゲート電極
１２５Ｎが空乏化し、実効的にゲート絶縁膜４Ｎに対す
る電界が緩和されるため入力電圧ＶＩＮを発生する内部
回路（図示省略）のゲート絶縁膜と同一膜厚で形成でき
る。そのため、実施の形態１で説明したような工程の簡
略化やゲート絶縁膜４Ｎの欠陥の減少による耐圧の向上
を図ることができる。なお、ゲート電極１２５Ｎの不純
物濃度を適当に調整することによって、最大電位差が印
加されるＮチャネルＭＯＳトランジスタのドレイン近傍
の空乏層幅を調整することができ、耐圧の程度の調整も
容易である。
極１２５Ｎは、不純物濃度の低いＰ型半導体材料で形成
されているため、トランジスタのオフ時にはゲート電極
１２５Ｎが空乏化し、実効的にゲート絶縁膜４Ｎに対す
る電界が緩和されるため入力電圧ＶＩＮを発生する内部
回路（図示省略）のゲート絶縁膜と同一膜厚で形成でき
る。そのため、実施の形態１で説明したような工程の簡
略化やゲート絶縁膜４Ｎの欠陥の減少による耐圧の向上
を図ることができる。なお、ゲート電極１２５Ｎの不純
物濃度を適当に調整することによって、最大電位差が印
加されるＮチャネルＭＯＳトランジスタのドレイン近傍
の空乏層幅を調整することができ、耐圧の程度の調整も
容易である。
【００９９】また、ＮチャネルＭＯＳトランジスタでは
上記実施の形態１〜４，６〜１０で説明したように閾値
が低くても低いオフリーク電流を達成できることとも相
まって、電流駆動力を高めると同時に、信頼の高い素子
を得ることができる。
上記実施の形態１〜４，６〜１０で説明したように閾値
が低くても低いオフリーク電流を達成できることとも相
まって、電流駆動力を高めると同時に、信頼の高い素子
を得ることができる。
【０１００】さらに、ＰチャネルＭＯＳトランジスタに
関してはオンしているときに最大電界がゲート絶縁膜４
Ｐに発生するので、不純物濃度の低いＰ型半導体からな
るゲート電極１２５Ｐを用いている。そのことによっ
て、ＰチャネルＭＯＳトランジスタがオンしているとき
にゲート電極１２５Ｐが空乏化し、実効的にゲート絶縁
膜４Ｐの電界が緩和されるため内部回路のゲート絶縁膜
と同一膜厚であっても高い耐圧を得ることができる。ゲ
ート電極４Ｐの空乏層幅がゲート電極４Ｐの不純物濃度
で制御できるので、ゲート絶縁膜４Ｐの絶縁耐圧はゲー
ト電極１２５Ｐの不純物濃度の調整によって制御できる
こととなる。
関してはオンしているときに最大電界がゲート絶縁膜４
Ｐに発生するので、不純物濃度の低いＰ型半導体からな
るゲート電極１２５Ｐを用いている。そのことによっ
て、ＰチャネルＭＯＳトランジスタがオンしているとき
にゲート電極１２５Ｐが空乏化し、実効的にゲート絶縁
膜４Ｐの電界が緩和されるため内部回路のゲート絶縁膜
と同一膜厚であっても高い耐圧を得ることができる。ゲ
ート電極４Ｐの空乏層幅がゲート電極４Ｐの不純物濃度
で制御できるので、ゲート絶縁膜４Ｐの絶縁耐圧はゲー
ト電極１２５Ｐの不純物濃度の調整によって制御できる
こととなる。
【０１０１】なお、図４４に示すように、ＰチャネルＭ
ＯＳトランジスタの方だけを空乏層が形成されないゲー
ト電極５としてもＮチャネルＭＯＳトランジスタのゲー
ト電極１２５Ｎにおいては上記の効果を奏し、図４５に
示すように、ＮチャネルＭＯＳトランジスタの方だけを
空乏層が形成されないゲート電極５としてもＰチャネル
ＭＯＳトランジスタのゲート電極１２５Ｐにおいては上
記の効果を奏する。
ＯＳトランジスタの方だけを空乏層が形成されないゲー
ト電極５としてもＮチャネルＭＯＳトランジスタのゲー
ト電極１２５Ｎにおいては上記の効果を奏し、図４５に
示すように、ＮチャネルＭＯＳトランジスタの方だけを
空乏層が形成されないゲート電極５としてもＰチャネル
ＭＯＳトランジスタのゲート電極１２５Ｐにおいては上
記の効果を奏する。
【０１０２】強誘電体膜を含むゲート絶縁膜を備える極
性の異なる複数のトランジスタを用いてＣＭＯＳ回路を
構成することもできる。例えば、図４６は、強誘電体か
らなるゲート絶縁膜１５Ｎ，１５Ｐを備えＣＭＯＳイン
バータ回路を構成するＮチャネルおよびＰチャネルＭＯ
Ｓトランジスタの要部断面を示す模式図である。図４６
において、図９と同一符号のものは図９の同一符号部分
に相当する部分である。図中、数字の次にＮを付記した
ものはＮチャネルＭＯＳトランジスタの、Ｐを付記した
ものはＰチャネルＭＯＳトランジスタでの構造に関する
ものを示す。図４６に示すＣＭＯＳインバータは、図４
７に示すような伝達特性を有している。すなわち、その
変化の仕方（ハイレベルからローレベルに変化するかロ
ーレベルからハイレベルへ変化するか）によって、入力
電圧ＶＩＮが同じであっても出力電圧ＶＯＵＴが異な
る。従って、横軸に入力電圧ＶＩＮを取り、縦軸に出力
電圧を取るとそのグラフはヒステリシス曲線を描く。な
お、図中点線はゲート絶縁膜が強誘電体を含まない場合
の特性を示している。このヒステリシス曲線上のローレ
ベルからハイレベルに立ち下がる電圧とハイレベルから
ローレベルに立ち上がる電圧の間にスタンバイポイント
を設定すれば、ハイレベルとローレベルの２状態でメモ
リセルも構成できる。なお、トランジスタの構成を図１
９〜図２１に示すトランジスタと同じようにしてもよ
く、実施の形態１４と同様の効果を奏する。また、ゲー
ト電極１２Ｐ，１２Ｎを、図２２に示すゲート電極２３
で構成してもよい。
性の異なる複数のトランジスタを用いてＣＭＯＳ回路を
構成することもできる。例えば、図４６は、強誘電体か
らなるゲート絶縁膜１５Ｎ，１５Ｐを備えＣＭＯＳイン
バータ回路を構成するＮチャネルおよびＰチャネルＭＯ
Ｓトランジスタの要部断面を示す模式図である。図４６
において、図９と同一符号のものは図９の同一符号部分
に相当する部分である。図中、数字の次にＮを付記した
ものはＮチャネルＭＯＳトランジスタの、Ｐを付記した
ものはＰチャネルＭＯＳトランジスタでの構造に関する
ものを示す。図４６に示すＣＭＯＳインバータは、図４
７に示すような伝達特性を有している。すなわち、その
変化の仕方（ハイレベルからローレベルに変化するかロ
ーレベルからハイレベルへ変化するか）によって、入力
電圧ＶＩＮが同じであっても出力電圧ＶＯＵＴが異な
る。従って、横軸に入力電圧ＶＩＮを取り、縦軸に出力
電圧を取るとそのグラフはヒステリシス曲線を描く。な
お、図中点線はゲート絶縁膜が強誘電体を含まない場合
の特性を示している。このヒステリシス曲線上のローレ
ベルからハイレベルに立ち下がる電圧とハイレベルから
ローレベルに立ち上がる電圧の間にスタンバイポイント
を設定すれば、ハイレベルとローレベルの２状態でメモ
リセルも構成できる。なお、トランジスタの構成を図１
９〜図２１に示すトランジスタと同じようにしてもよ
く、実施の形態１４と同様の効果を奏する。また、ゲー
ト電極１２Ｐ，１２Ｎを、図２２に示すゲート電極２３
で構成してもよい。
【０１０３】実施の形態１３．図４８は、この発明の実
施の形態１３による絶縁ゲート型トランジスタの構成の
要部断面を示す模式図である。図４８において、１３０
はシリコン基板１上に形成された第１のゲート絶縁膜、
１３１は第１のゲート絶縁膜１３０上に形成された第１
のゲート電極、１３２は第１のゲート電極１３１上に形
成された第２のゲート絶縁膜、１３３は第２のゲート絶
縁膜１３２上に形成された第２のゲート電極であり、そ
の他図１と同一符号のものは図１の同一符号部分に相当
する部分である。
施の形態１３による絶縁ゲート型トランジスタの構成の
要部断面を示す模式図である。図４８において、１３０
はシリコン基板１上に形成された第１のゲート絶縁膜、
１３１は第１のゲート絶縁膜１３０上に形成された第１
のゲート電極、１３２は第１のゲート電極１３１上に形
成された第２のゲート絶縁膜、１３３は第２のゲート絶
縁膜１３２上に形成された第２のゲート電極であり、そ
の他図１と同一符号のものは図１の同一符号部分に相当
する部分である。
【０１０４】図４８に示したトランジスタがフラッシュ
メモリセルを構成するトランジスタである場合には、第
１のゲート電極１３１は情報を蓄えるフローティングゲ
ートであり、第２のゲート電極１３３は情報に応じたゲ
ート電位を与えるコントロールゲートである。またこの
とき、トランジスタのドレインに接続された端子Ｄはフ
ラッシュメモリにおけるビット線に、ゲートに接続され
た端子Ｇはワード線に、ソースに接続された端子Ｓはソ
ース線にそれぞれ接続される。なお、端子Ｂはバックゲ
ート電圧を与えるための端子である。
メモリセルを構成するトランジスタである場合には、第
１のゲート電極１３１は情報を蓄えるフローティングゲ
ートであり、第２のゲート電極１３３は情報に応じたゲ
ート電位を与えるコントロールゲートである。またこの
とき、トランジスタのドレインに接続された端子Ｄはフ
ラッシュメモリにおけるビット線に、ゲートに接続され
た端子Ｇはワード線に、ソースに接続された端子Ｓはソ
ース線にそれぞれ接続される。なお、端子Ｂはバックゲ
ート電圧を与えるための端子である。
【０１０５】ここでは、端子Ｄ‐端子Ｓ間に、端子Ｄ‐
端子Ｇ間にそれぞれ正の電圧を印加した場合にチャネル
がオンする、いわゆるＮチャネルトランジスタの場合に
ついて述べるが、Ｐチャネルトランジスタの場合にあっ
ても同様の効果を奏する。Ｎチャネルトランジスタの場
合、第２のゲート電極１３３は、少なくとも第２のゲー
ト絶縁膜１３２近傍は不純物濃度の低いＰ型不純物層と
なっていることが必要である。
端子Ｇ間にそれぞれ正の電圧を印加した場合にチャネル
がオンする、いわゆるＮチャネルトランジスタの場合に
ついて述べるが、Ｐチャネルトランジスタの場合にあっ
ても同様の効果を奏する。Ｎチャネルトランジスタの場
合、第２のゲート電極１３３は、少なくとも第２のゲー
ト絶縁膜１３２近傍は不純物濃度の低いＰ型不純物層と
なっていることが必要である。
【０１０６】端子Ｇに電圧Ｖを印加したとき、第１のゲ
ート絶縁膜１３０に印加される電圧Ｖ１は、第１のゲー
ト絶縁膜１３０両端のゲート電極１３１とチャネルドー
プ領域３を電極としたときに形成されるキャパシタの容
量をＣ１とし、第２のゲート絶縁膜１３２両端のゲート
電極１３１，１３３を電極として形成されるキャパシタ
の容量をＣ２とすると数１３で表される。従って、容量
Ｃ２が容量Ｃ１に比べて大きいほど第１のゲート絶縁膜
１３０の両端にかかる電圧は大きくなる。
ート絶縁膜１３０に印加される電圧Ｖ１は、第１のゲー
ト絶縁膜１３０両端のゲート電極１３１とチャネルドー
プ領域３を電極としたときに形成されるキャパシタの容
量をＣ１とし、第２のゲート絶縁膜１３２両端のゲート
電極１３１，１３３を電極として形成されるキャパシタ
の容量をＣ２とすると数１３で表される。従って、容量
Ｃ２が容量Ｃ１に比べて大きいほど第１のゲート絶縁膜
１３０の両端にかかる電圧は大きくなる。
【０１０７】
【数１３】
【０１０８】正の電圧Ｖが端子Ｇに印加されてチャネル
が形成された場合、第１のゲート絶縁膜１３０に接した
第１のゲート電極１３１を空乏化させＣ１を小さくする
ようにトランジスタを構成すると、第１のゲート絶縁膜
１３０両端の電極にかかる電圧Ｖ１は大きくなるが、第
１のゲート電極１３１内の空乏層にかかる電圧を考慮す
ると、第１のゲート絶縁膜１３０にかかる電圧は小さく
なる。すなわち、チャネルのポテンシャルは高くなら
ず、電流駆動力は下がる。従って、正の電圧が印加され
る場合は、第１のゲート絶縁膜１３０に接した第１のゲ
ート電極１３１は空乏層に広がらないようにするのがチ
ャネル内のキャリア数を減少させず電流駆動力を上げる
点で望ましい。また、容量Ｃ２を大きくし、第１のゲー
ト絶縁膜１３０に印加される電圧Ｖ１を大きくした方が
チャネル内のポテンシャルが上がり、より多くのキャリ
アを発生させるので、第２のゲート絶縁膜１３１に接し
た第１、第２のゲート電極１３０，１３２の半導体層も
空乏化させない方がよい。
が形成された場合、第１のゲート絶縁膜１３０に接した
第１のゲート電極１３１を空乏化させＣ１を小さくする
ようにトランジスタを構成すると、第１のゲート絶縁膜
１３０両端の電極にかかる電圧Ｖ１は大きくなるが、第
１のゲート電極１３１内の空乏層にかかる電圧を考慮す
ると、第１のゲート絶縁膜１３０にかかる電圧は小さく
なる。すなわち、チャネルのポテンシャルは高くなら
ず、電流駆動力は下がる。従って、正の電圧が印加され
る場合は、第１のゲート絶縁膜１３０に接した第１のゲ
ート電極１３１は空乏層に広がらないようにするのがチ
ャネル内のキャリア数を減少させず電流駆動力を上げる
点で望ましい。また、容量Ｃ２を大きくし、第１のゲー
ト絶縁膜１３０に印加される電圧Ｖ１を大きくした方が
チャネル内のポテンシャルが上がり、より多くのキャリ
アを発生させるので、第２のゲート絶縁膜１３１に接し
た第１、第２のゲート電極１３０，１３２の半導体層も
空乏化させない方がよい。
【０１０９】従って、第１のゲート電極１３１のうちの
第２のゲート絶縁膜１３２側が不純物濃度の低いＮ型不
純物層または不純物濃度の高いＰ型不純物層で、第１の
ゲート電極１３１のうちの第１のゲート絶縁膜１３０側
が不純物濃度の高いＮ型不純物層または不純物濃度の低
いＰ型不純物層になるように構成する。第１のゲート電
極１３１のうちの第１のゲート絶縁膜１３０に接した領
域を空乏層が広がりにくい不純物濃度の高いＮ型半導体
若しくはこの条件ではアキュムレートする不純物濃度の
低いＰ型半導体で形成するため第１のゲート絶縁膜１３
０に接した第１のゲート電極１３１は空乏化しない。ま
た、第１のゲート電極１３１のうちの第２のゲート絶縁
膜１３２に接した領域は、この電圧印加条件ではアキュ
ムレートする不純物濃度の低いＮ型半導体若しくは空乏
層の広がらない不純物濃度の高いＰ型半導体であり、第
２のゲート電極１３３のうちの第２のゲート絶縁膜１３
２に接した領域はこの電圧印加条件ではアキュムレート
する不純物濃度の低いＰ型半導体であるため第２のゲー
ト電極１３２はこの電圧印加条件ではアキュムレートす
る不純物濃度の低いＰ型半導体であるため第２のゲート
絶縁膜１３２を挟む第１および第２のゲート電極１３
１，１３３は空乏化せず、高い電流駆動力を有するトラ
ンジスタが得られる。
第２のゲート絶縁膜１３２側が不純物濃度の低いＮ型不
純物層または不純物濃度の高いＰ型不純物層で、第１の
ゲート電極１３１のうちの第１のゲート絶縁膜１３０側
が不純物濃度の高いＮ型不純物層または不純物濃度の低
いＰ型不純物層になるように構成する。第１のゲート電
極１３１のうちの第１のゲート絶縁膜１３０に接した領
域を空乏層が広がりにくい不純物濃度の高いＮ型半導体
若しくはこの条件ではアキュムレートする不純物濃度の
低いＰ型半導体で形成するため第１のゲート絶縁膜１３
０に接した第１のゲート電極１３１は空乏化しない。ま
た、第１のゲート電極１３１のうちの第２のゲート絶縁
膜１３２に接した領域は、この電圧印加条件ではアキュ
ムレートする不純物濃度の低いＮ型半導体若しくは空乏
層の広がらない不純物濃度の高いＰ型半導体であり、第
２のゲート電極１３３のうちの第２のゲート絶縁膜１３
２に接した領域はこの電圧印加条件ではアキュムレート
する不純物濃度の低いＰ型半導体であるため第２のゲー
ト電極１３２はこの電圧印加条件ではアキュムレートす
る不純物濃度の低いＰ型半導体であるため第２のゲート
絶縁膜１３２を挟む第１および第２のゲート電極１３
１，１３３は空乏化せず、高い電流駆動力を有するトラ
ンジスタが得られる。
【０１１０】端子Ｇに０Ｖまたは負電圧を印加した場
合、第２のゲート電極１３３のうちの第２のゲート絶縁
膜１３２に接した領域は空乏化する。また、第１のゲー
ト電極１３１でも同様に第２のゲート絶縁膜１３２に接
した不純物濃度の低いＮ型不純物層または第１のゲート
絶縁膜１３０に接した不純物濃度の低いＰ型不純物層が
空乏化する。第１のゲート電極１３１の不純物濃度の低
いＮ型不純物層に空乏層が広がる場合、第２のゲート絶
縁膜１３２の両側に空乏層が広がるため、容量Ｃ２が小
さくなりチャネルに印加される電圧が小さくなる。第１
のゲート電極１３０の不純物濃度の低いＰ型不純物層に
空乏層が広がる場合、この空乏化によって容量Ｃ１が小
さくなり、第１のゲート電極１３０とチャネル間の電圧
は大きくなる。しかし、第１のゲート絶縁膜１３０の実
効的な膜厚が厚くなるため、チャネルに印加される電圧
は小さくなる。チャネルが形成されてトランジスタがオ
ンした場合、第１のゲート電極１３１には空乏層が広が
らず、チャネルに十分な電圧が印加できる。チャネルが
消失してトランジスタがオフした場合、チャネルに印加
される電圧を低くすることができるので、実施の形態１
〜４，６〜１０で説明したように低閾値でも低いオフリ
ーク電流を達成できることとも相まって、電流駆動力を
高めると同時に、信頼の高い素子を得ることができる。
合、第２のゲート電極１３３のうちの第２のゲート絶縁
膜１３２に接した領域は空乏化する。また、第１のゲー
ト電極１３１でも同様に第２のゲート絶縁膜１３２に接
した不純物濃度の低いＮ型不純物層または第１のゲート
絶縁膜１３０に接した不純物濃度の低いＰ型不純物層が
空乏化する。第１のゲート電極１３１の不純物濃度の低
いＮ型不純物層に空乏層が広がる場合、第２のゲート絶
縁膜１３２の両側に空乏層が広がるため、容量Ｃ２が小
さくなりチャネルに印加される電圧が小さくなる。第１
のゲート電極１３０の不純物濃度の低いＰ型不純物層に
空乏層が広がる場合、この空乏化によって容量Ｃ１が小
さくなり、第１のゲート電極１３０とチャネル間の電圧
は大きくなる。しかし、第１のゲート絶縁膜１３０の実
効的な膜厚が厚くなるため、チャネルに印加される電圧
は小さくなる。チャネルが形成されてトランジスタがオ
ンした場合、第１のゲート電極１３１には空乏層が広が
らず、チャネルに十分な電圧が印加できる。チャネルが
消失してトランジスタがオフした場合、チャネルに印加
される電圧を低くすることができるので、実施の形態１
〜４，６〜１０で説明したように低閾値でも低いオフリ
ーク電流を達成できることとも相まって、電流駆動力を
高めると同時に、信頼の高い素子を得ることができる。
【０１１１】また、第１のゲート絶縁膜１３０に接した
第１のゲート電極１３１の導電型をＮ型にもＰ型にもで
きるため、第１のゲート電極１３１の仕事関数を任意に
選択でき、閾値電圧の設定の自由度が増すという特徴が
ある。ドレイン領域６およびソース領域７が第１の導電
型の場合、図４９に示すように、第１のゲート絶縁膜１
３０に接する不純物濃度が高い第１導電型の第１の領域
１３１ａと第１のゲート絶縁膜１３２に接する不純物濃
度が低い第１導電型の第２の領域１３１ｂで構成するこ
とができ、また、図５０に示すように、第１のゲート絶
縁膜１３０に接する不純物濃度が低い第２導電型の第１
の領域１３１ｃと第１のゲート絶縁膜１３２に接する不
純物濃度が高い第２導電型の第２の領域１３１ｄで構成
することができる。
第１のゲート電極１３１の導電型をＮ型にもＰ型にもで
きるため、第１のゲート電極１３１の仕事関数を任意に
選択でき、閾値電圧の設定の自由度が増すという特徴が
ある。ドレイン領域６およびソース領域７が第１の導電
型の場合、図４９に示すように、第１のゲート絶縁膜１
３０に接する不純物濃度が高い第１導電型の第１の領域
１３１ａと第１のゲート絶縁膜１３２に接する不純物濃
度が低い第１導電型の第２の領域１３１ｂで構成するこ
とができ、また、図５０に示すように、第１のゲート絶
縁膜１３０に接する不純物濃度が低い第２導電型の第１
の領域１３１ｃと第１のゲート絶縁膜１３２に接する不
純物濃度が高い第２導電型の第２の領域１３１ｄで構成
することができる。
【０１１２】フラッシュメモリセルに用いた場合、情報
である電荷の蓄積・保持待機時に第２のゲート電極１３
３は空乏化して第２のゲート絶縁膜１３２の実効的な膜
厚が厚くなるので、第２のゲート絶縁膜１３２を通して
漏れるリーク電流を減らすことができ、結果的に第２の
ゲート絶縁膜１３２の膜厚を薄くしてトランジスタのオ
ン時に第１のゲート絶縁膜１３１に印加される電圧Ｖ１
を大きくすることができる。
である電荷の蓄積・保持待機時に第２のゲート電極１３
３は空乏化して第２のゲート絶縁膜１３２の実効的な膜
厚が厚くなるので、第２のゲート絶縁膜１３２を通して
漏れるリーク電流を減らすことができ、結果的に第２の
ゲート絶縁膜１３２の膜厚を薄くしてトランジスタのオ
ン時に第１のゲート絶縁膜１３１に印加される電圧Ｖ１
を大きくすることができる。
【０１１３】実施の形態１４．図５１は、この発明の実
施の形態１４による絶縁ゲート型トランジスタの要部断
面を示す模式図である。図５１において、１４０は例え
ばシリコン酸化膜からなる第１のゲート絶縁膜、１４１
はシリコン基板１上に形成されドレイン領域６やソース
領域７と同じ導電型の半導体材料で形成された第１のゲ
ート電極、１４２は第１のゲート電極１４１上に形成さ
れ強誘電体を含む第２のゲート絶縁膜、１４３は第２の
ゲート絶縁膜１４２上に形成され第１のゲート電極１４
１と異なる導電型の半導体材料で形成された第２のゲー
ト電極であり、その他図４８と同一符号のものは図４８
の同一符号部分に相当する部分である。図５２は、この
発明の実施の形態１４による他の絶縁ゲート型トランジ
スタの要部断面を示す模式図である。図５２において、
１４４は強誘電体を含む第１のゲート絶縁膜、１４５は
強誘電体を含むサイドウォールであり、その他の図５１
と同一符号のものは図５１の同一符号部分に相当する部
分である。
施の形態１４による絶縁ゲート型トランジスタの要部断
面を示す模式図である。図５１において、１４０は例え
ばシリコン酸化膜からなる第１のゲート絶縁膜、１４１
はシリコン基板１上に形成されドレイン領域６やソース
領域７と同じ導電型の半導体材料で形成された第１のゲ
ート電極、１４２は第１のゲート電極１４１上に形成さ
れ強誘電体を含む第２のゲート絶縁膜、１４３は第２の
ゲート絶縁膜１４２上に形成され第１のゲート電極１４
１と異なる導電型の半導体材料で形成された第２のゲー
ト電極であり、その他図４８と同一符号のものは図４８
の同一符号部分に相当する部分である。図５２は、この
発明の実施の形態１４による他の絶縁ゲート型トランジ
スタの要部断面を示す模式図である。図５２において、
１４４は強誘電体を含む第１のゲート絶縁膜、１４５は
強誘電体を含むサイドウォールであり、その他の図５１
と同一符号のものは図５１の同一符号部分に相当する部
分である。
【０１１４】第２のゲート絶縁膜１４２は強誘電体を含
むため、そこに発生する電界に応じて自発分極する。図
５１に示したトランジスタの自発分極の様子を図５３〜
図５６に示す。図５３，図５４はＮチャネルトランジス
タについての動作を説明するための概念図であり、図５
５，図５６はＰチャネルトランジスタの動作を説明する
ための概念図である。図５３は、シリコン基板１に０Ｖ
の電圧が印加され、第２のゲート電極１４３に正の電圧
が印加されている状態を示す。このとき第２のゲート絶
縁膜１４２が自発分極を起こし、第２のゲート絶縁膜１
４２のうちで第１のゲート電極１４１に近い所に負電荷
が生じ、第２のゲート電極１４３に近い所に正の電荷が
生じる。そのため、Ｐ型半導体で形成されている第２の
ゲート電極１４３には空乏層を生じない。同様に、Ｎ型
半導体で形成されている第１のゲート電極１４１のうち
第２のゲート絶縁膜１４２近傍にも空乏層を生じない。
次に第２のゲート電極１４３の電圧を反転させた場合に
もこの効果は残有する。この場合の実施の形態１４のト
ランジスタは第２のゲート絶縁膜１４２以外の構成を同
じにした実施の形態１３のトランジスタよりも空乏層が
生じ難い。実施の形態１４のトランジスタにおいてこの
場合に空乏層が生じにくいのは、第２のゲート絶縁膜１
４２の自発分極のためである。そのため、実施の形態１
４のトランジスタにおいては実施の形態１３のトランジ
スタに比べて閾値電圧をさらに低くすることができる。
むため、そこに発生する電界に応じて自発分極する。図
５１に示したトランジスタの自発分極の様子を図５３〜
図５６に示す。図５３，図５４はＮチャネルトランジス
タについての動作を説明するための概念図であり、図５
５，図５６はＰチャネルトランジスタの動作を説明する
ための概念図である。図５３は、シリコン基板１に０Ｖ
の電圧が印加され、第２のゲート電極１４３に正の電圧
が印加されている状態を示す。このとき第２のゲート絶
縁膜１４２が自発分極を起こし、第２のゲート絶縁膜１
４２のうちで第１のゲート電極１４１に近い所に負電荷
が生じ、第２のゲート電極１４３に近い所に正の電荷が
生じる。そのため、Ｐ型半導体で形成されている第２の
ゲート電極１４３には空乏層を生じない。同様に、Ｎ型
半導体で形成されている第１のゲート電極１４１のうち
第２のゲート絶縁膜１４２近傍にも空乏層を生じない。
次に第２のゲート電極１４３の電圧を反転させた場合に
もこの効果は残有する。この場合の実施の形態１４のト
ランジスタは第２のゲート絶縁膜１４２以外の構成を同
じにした実施の形態１３のトランジスタよりも空乏層が
生じ難い。実施の形態１４のトランジスタにおいてこの
場合に空乏層が生じにくいのは、第２のゲート絶縁膜１
４２の自発分極のためである。そのため、実施の形態１
４のトランジスタにおいては実施の形態１３のトランジ
スタに比べて閾値電圧をさらに低くすることができる。
【０１１５】図５４は第２のゲート電極１４３に０Ｖの
電圧または負の電圧が印加された状態を示している。こ
のとき第２のゲート絶縁膜１４２が自発分極を起こし、
第２のゲート絶縁膜１４２のうちで第２のゲート電極１
４３に近い所に正の電荷を生じ、第１のゲート電極１４
１に近い所に負の電荷を生じる。第２のゲート電極１４
３がＰ型半導体で形成されていることから、第２のゲー
ト電極１４３のうちの第２のゲート絶縁膜１４２に接す
る領域に空乏層１４３ａを生じる。また、第１のゲート
電極１４１がＮ型半導体で形成されていることから、第
１のゲート電極１４１のうちの第２のゲート絶縁膜１４
２に接する領域に空乏層１４１ａを生じる。オン状態か
らオフ状態になる場合には、これら空乏層１４１ａ，１
４３ａは第２のゲート絶縁膜１４２が自発分極しない場
合に比べて高い電圧をかけないと消失しないので高い閾
値電圧を得られる。また、フローティングの場合でも空
乏層を形成できる場合があり、その場合オフリーク電流
を低減できる。
電圧または負の電圧が印加された状態を示している。こ
のとき第２のゲート絶縁膜１４２が自発分極を起こし、
第２のゲート絶縁膜１４２のうちで第２のゲート電極１
４３に近い所に正の電荷を生じ、第１のゲート電極１４
１に近い所に負の電荷を生じる。第２のゲート電極１４
３がＰ型半導体で形成されていることから、第２のゲー
ト電極１４３のうちの第２のゲート絶縁膜１４２に接す
る領域に空乏層１４３ａを生じる。また、第１のゲート
電極１４１がＮ型半導体で形成されていることから、第
１のゲート電極１４１のうちの第２のゲート絶縁膜１４
２に接する領域に空乏層１４１ａを生じる。オン状態か
らオフ状態になる場合には、これら空乏層１４１ａ，１
４３ａは第２のゲート絶縁膜１４２が自発分極しない場
合に比べて高い電圧をかけないと消失しないので高い閾
値電圧を得られる。また、フローティングの場合でも空
乏層を形成できる場合があり、その場合オフリーク電流
を低減できる。
【０１１６】図５５はシリコン基板１に正の電圧が印加
され、第２のゲート電極１４３に０Ｖまたは負の電圧が
印加された状態を示している。このとき第２のゲート絶
縁膜１４２が自発分極を起こし、第２のゲート絶縁膜１
４２のうちで第２のゲート電極１４３に近い所に負の電
荷を生じ、第１のゲート電極１４１に近い所に正の電荷
を生じる。第２のゲート電極１４３がＮ型半導体で形成
されていることから、第２のゲート電極１４３のうちの
第２のゲート絶縁膜１４２に接する領域に空乏層１４３
ｃを生じる。また、第１のゲート電極１４１がＰ型半導
体で形成されていることから、第１のゲート電極１４１
のうちの第２のゲート絶縁膜１４２に接する領域に空乏
層１４１ｃを生じる。
され、第２のゲート電極１４３に０Ｖまたは負の電圧が
印加された状態を示している。このとき第２のゲート絶
縁膜１４２が自発分極を起こし、第２のゲート絶縁膜１
４２のうちで第２のゲート電極１４３に近い所に負の電
荷を生じ、第１のゲート電極１４１に近い所に正の電荷
を生じる。第２のゲート電極１４３がＮ型半導体で形成
されていることから、第２のゲート電極１４３のうちの
第２のゲート絶縁膜１４２に接する領域に空乏層１４３
ｃを生じる。また、第１のゲート電極１４１がＰ型半導
体で形成されていることから、第１のゲート電極１４１
のうちの第２のゲート絶縁膜１４２に接する領域に空乏
層１４１ｃを生じる。
【０１１７】図５６は、シリコン基板１に正の電圧が印
加され、第２のゲート電極１４３に正の電圧が印加され
ている状態を示す。このとき第２のゲート絶縁膜１４２
が自発分極を起こし、第２のゲート絶縁膜１４２のうち
で第１のゲート電極１４１に近い所に正の電荷が生じ、
第２のゲート電極１４３に近い所に負の電荷が生じる。
そのため、Ｎ型半導体で形成されている第２のゲート電
極１４３には空乏層を生じない。同様に、Ｐ型半導体で
形成されている第１のゲート電極１４１にも空乏層を生
じない。図５５，図５６に示したトランジスタの効果も
図５３，図５４に示したトランジスタの効果と同様であ
る。図５２に示したトランジスタにあっては、図５１の
トランジスタが示す効果に加えて、第１のゲート絶縁膜
１４４とサイドウォール１４５に強誘電体材料を用いた
効果、すなわち図１９で説明したと同様の効果が加わ
る。
加され、第２のゲート電極１４３に正の電圧が印加され
ている状態を示す。このとき第２のゲート絶縁膜１４２
が自発分極を起こし、第２のゲート絶縁膜１４２のうち
で第１のゲート電極１４１に近い所に正の電荷が生じ、
第２のゲート電極１４３に近い所に負の電荷が生じる。
そのため、Ｎ型半導体で形成されている第２のゲート電
極１４３には空乏層を生じない。同様に、Ｐ型半導体で
形成されている第１のゲート電極１４１にも空乏層を生
じない。図５５，図５６に示したトランジスタの効果も
図５３，図５４に示したトランジスタの効果と同様であ
る。図５２に示したトランジスタにあっては、図５１の
トランジスタが示す効果に加えて、第１のゲート絶縁膜
１４４とサイドウォール１４５に強誘電体材料を用いた
効果、すなわち図１９で説明したと同様の効果が加わ
る。
【０１１８】実施の形態１５．図５７は、この発明の実
施の形態１５による絶縁ゲート型トランジスタの構成の
要部断面を示す模式図である。図５７において１５０は
導電型の異なる第１の半導体領域１５１と第２の半導体
領域１５２からなる第１のゲート電極であり、その他図
５１と同一符号のものは図５１の同一符号部分に相当す
る部分である。
施の形態１５による絶縁ゲート型トランジスタの構成の
要部断面を示す模式図である。図５７において１５０は
導電型の異なる第１の半導体領域１５１と第２の半導体
領域１５２からなる第１のゲート電極であり、その他図
５１と同一符号のものは図５１の同一符号部分に相当す
る部分である。
【０１１９】Ｎチャネルトランジスタの場合には、第２
のゲート絶縁膜１４２に近い側をＮ型とし、Ｐチャネル
トランジスタの場合には、第２のゲート絶縁膜１４２に
近い側をＰ型とすることにより、トランジスタをオフす
るときに第２のゲート絶縁膜１４２に近い領域１５２が
空乏化し、オンするときに第１のゲート絶縁膜１４０に
近い領域１５１の空乏層は消滅するので、実施の形態１
４と同様の効果を奏する。
のゲート絶縁膜１４２に近い側をＮ型とし、Ｐチャネル
トランジスタの場合には、第２のゲート絶縁膜１４２に
近い側をＰ型とすることにより、トランジスタをオフす
るときに第２のゲート絶縁膜１４２に近い領域１５２が
空乏化し、オンするときに第１のゲート絶縁膜１４０に
近い領域１５１の空乏層は消滅するので、実施の形態１
４と同様の効果を奏する。
【０１２０】実施の形態１６．図５８は、この発明の実
施の形態１６による絶縁ゲート型トランジスタの構成の
要部断面を示す模式図である。図５８において、１６０
はシリコン基板１上に形成されたＳＯＩ分離絶縁膜であ
り、その他図１と同一符号のものは図１の同一符号部分
に相当する部分である。なお、チャネルドープ領域３と
ドレイン領域６とソース領域７は、図１に示す絶縁ゲー
ト型トランジスタと異なり、ＳＯＩ分離絶縁膜１６０上
に形成されている。また、分離絶縁膜９はＳＯＩ分離絶
縁膜１６０と接合している。この場合、バックゲート電
圧は端子Ｂを用いて直接チャネルドープ領域３に印加さ
れる。図５８に示すようなＳＯＩ分離絶縁膜上に形成さ
れたトランジスタにおいては、チャネルドープ領域３が
シリコン基板１から絶縁されている場合、シリコン基板
１での電圧降下がない分だけ電圧が上昇し、チャネルが
形成されない場合のゲート電極１２の空乏化の効果はさ
らに大きくなって望ましい。なお、図５９に示すよう
に、チャネルドープ領域３の一部がシリコン基板１と接
続されていても、チャネルドープ領域３に直接電圧を印
加してチャネルドープ領域３の電圧が高くなる場合には
上記と同様の効果を奏する。
施の形態１６による絶縁ゲート型トランジスタの構成の
要部断面を示す模式図である。図５８において、１６０
はシリコン基板１上に形成されたＳＯＩ分離絶縁膜であ
り、その他図１と同一符号のものは図１の同一符号部分
に相当する部分である。なお、チャネルドープ領域３と
ドレイン領域６とソース領域７は、図１に示す絶縁ゲー
ト型トランジスタと異なり、ＳＯＩ分離絶縁膜１６０上
に形成されている。また、分離絶縁膜９はＳＯＩ分離絶
縁膜１６０と接合している。この場合、バックゲート電
圧は端子Ｂを用いて直接チャネルドープ領域３に印加さ
れる。図５８に示すようなＳＯＩ分離絶縁膜上に形成さ
れたトランジスタにおいては、チャネルドープ領域３が
シリコン基板１から絶縁されている場合、シリコン基板
１での電圧降下がない分だけ電圧が上昇し、チャネルが
形成されない場合のゲート電極１２の空乏化の効果はさ
らに大きくなって望ましい。なお、図５９に示すよう
に、チャネルドープ領域３の一部がシリコン基板１と接
続されていても、チャネルドープ領域３に直接電圧を印
加してチャネルドープ領域３の電圧が高くなる場合には
上記と同様の効果を奏する。
【０１２１】また、図６０に示すように、チャネルドー
プ領域３と対向するようにＳＯＩ分離絶縁膜１６０の反
対側に、チャネル１０を制御するバックゲート電極１６
１を設けても上記と同様の効果がある。なお、バックゲ
ート電極１６１は絶縁膜１６２でシリコン基板１からも
絶縁されている。また、図６１に示すように、ＳＯＩ分
離絶縁膜１６０上にゲート電極１２が形成され、その上
にゲート絶縁膜４が形成されるとともにサイドウォール
１１がその側面に形成され、ＳＯＩ分離絶縁膜１６０と
サイドウォール１１とゲート絶縁膜４の上にチャネルド
ープ領域３やドレイン領域６やソース領域７が形成され
た薄膜トランジスタにおいても同様の効果を奏する。
プ領域３と対向するようにＳＯＩ分離絶縁膜１６０の反
対側に、チャネル１０を制御するバックゲート電極１６
１を設けても上記と同様の効果がある。なお、バックゲ
ート電極１６１は絶縁膜１６２でシリコン基板１からも
絶縁されている。また、図６１に示すように、ＳＯＩ分
離絶縁膜１６０上にゲート電極１２が形成され、その上
にゲート絶縁膜４が形成されるとともにサイドウォール
１１がその側面に形成され、ＳＯＩ分離絶縁膜１６０と
サイドウォール１１とゲート絶縁膜４の上にチャネルド
ープ領域３やドレイン領域６やソース領域７が形成され
た薄膜トランジスタにおいても同様の効果を奏する。
【０１２２】さらに、実施の形態５で説明した強誘電体
を含むゲート絶縁膜１５を備える絶縁ゲート型トランジ
スタも同様に、図６２〜図６４に示すようにＳＯＩ分離
絶縁膜１７０上にチャネルドープ領域３を形成すること
ができる。また図６５に示すようなＳＯＩ分離絶縁膜１
６０上にゲート電極２３を形成する場合には層間絶縁膜
１７１の下にチャネルドープ領域３を形成することがで
きる。このＳＯＩ分離絶縁膜１７０及び層間絶縁膜１７
１は強誘電体を含む絶縁膜であり、強誘電体材料を含む
膜を用いれば、オン時に得られる低閾値電圧と高電流駆
動力という特性や、オフ時に得られる高閾値電圧と低サ
ブスレッショルドリーク電流という特性を助長できる。
を含むゲート絶縁膜１５を備える絶縁ゲート型トランジ
スタも同様に、図６２〜図６４に示すようにＳＯＩ分離
絶縁膜１７０上にチャネルドープ領域３を形成すること
ができる。また図６５に示すようなＳＯＩ分離絶縁膜１
６０上にゲート電極２３を形成する場合には層間絶縁膜
１７１の下にチャネルドープ領域３を形成することがで
きる。このＳＯＩ分離絶縁膜１７０及び層間絶縁膜１７
１は強誘電体を含む絶縁膜であり、強誘電体材料を含む
膜を用いれば、オン時に得られる低閾値電圧と高電流駆
動力という特性や、オフ時に得られる高閾値電圧と低サ
ブスレッショルドリーク電流という特性を助長できる。
【０１２３】実施の形態１７．図６６はこの発明の実施
の形態１７による絶縁ゲート型トランジスタの構成の要
部断面を示す模式図である。図６６に示すトランジスタ
は、高い電圧で動作するのに適した縦型の構造を持つパ
ワーＭＯＳトランジスタである。図６６に示した構成の
うち、図７８に示した従来の縦型パワーＭＯＳトランジ
スタに対し発明にとって重要な部分は、不純物が低濃度
にドープされた多結晶シリコンからなるゲート電極１２
Ａであり、その他図７８と同一符号のものは図７８の同
一符号部分に相当する部分である。このゲート電極１２
Ａを用いることで、トランジスタがオフ状態の場合に
は、ゲート電極１２Ａに生じる空乏層によって実効ゲー
ト絶縁膜厚が厚くなり、トランジスタがオン状態の場合
には、ゲート電極１２Ａには空乏層が生じないので、ゲ
ート電極１２Ａから領域１０Ａにゲート絶縁膜４Ａのみ
を介して電界が生じ、実施の形態１と同様の効果を奏す
る。さらに、オフ時のゲート容量を小さくできるので、
高耐圧素子の場合、電圧増幅率が大きいためゲート容量
増加がミラー効果により増幅されて素子のスイッチング
速度が低下するのを防止して素子の高速化が図れる。
の形態１７による絶縁ゲート型トランジスタの構成の要
部断面を示す模式図である。図６６に示すトランジスタ
は、高い電圧で動作するのに適した縦型の構造を持つパ
ワーＭＯＳトランジスタである。図６６に示した構成の
うち、図７８に示した従来の縦型パワーＭＯＳトランジ
スタに対し発明にとって重要な部分は、不純物が低濃度
にドープされた多結晶シリコンからなるゲート電極１２
Ａであり、その他図７８と同一符号のものは図７８の同
一符号部分に相当する部分である。このゲート電極１２
Ａを用いることで、トランジスタがオフ状態の場合に
は、ゲート電極１２Ａに生じる空乏層によって実効ゲー
ト絶縁膜厚が厚くなり、トランジスタがオン状態の場合
には、ゲート電極１２Ａには空乏層が生じないので、ゲ
ート電極１２Ａから領域１０Ａにゲート絶縁膜４Ａのみ
を介して電界が生じ、実施の形態１と同様の効果を奏す
る。さらに、オフ時のゲート容量を小さくできるので、
高耐圧素子の場合、電圧増幅率が大きいためゲート容量
増加がミラー効果により増幅されて素子のスイッチング
速度が低下するのを防止して素子の高速化が図れる。
【０１２４】実施の形態１８．図６７はこの発明の実施
の形態１８による絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）の構成の要部断面を示す模式図である。図
６７において、１８０はＰ型半導体からなるコレクタ領
域、１８１はコレクタ領域１８０に接してＮ型半導体で
形成されたバッファ領域、１８２はバッファ領域１８１
よりも不純物濃度が低いＮ型半導体で形成された半導体
層、１８３はＰ型半導体で形成されたウェル、１８４は
コンタクトのためにウェル１８３よりも不純物濃度が高
いＰ型半導体領域、１８５はウェル１８３から半導体層
１８２に達する溝に形成された埋め込み型のゲート電
極、ゲート電極１８５と半導体層１８２やウェル１８３
をゲート絶縁膜、１８８はゲート絶縁膜１８６に接する
ようにウェル１８３に形成されたエミッタ領域、１８８
はウェル１８３に生じたチャネル、１８９はゲート電極
１８５の側面に形成されたサイドウォールである。
の形態１８による絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）の構成の要部断面を示す模式図である。図
６７において、１８０はＰ型半導体からなるコレクタ領
域、１８１はコレクタ領域１８０に接してＮ型半導体で
形成されたバッファ領域、１８２はバッファ領域１８１
よりも不純物濃度が低いＮ型半導体で形成された半導体
層、１８３はＰ型半導体で形成されたウェル、１８４は
コンタクトのためにウェル１８３よりも不純物濃度が高
いＰ型半導体領域、１８５はウェル１８３から半導体層
１８２に達する溝に形成された埋め込み型のゲート電
極、ゲート電極１８５と半導体層１８２やウェル１８３
をゲート絶縁膜、１８８はゲート絶縁膜１８６に接する
ようにウェル１８３に形成されたエミッタ領域、１８８
はウェル１８３に生じたチャネル、１８９はゲート電極
１８５の側面に形成されたサイドウォールである。
【０１２５】ゲート電極１８５は、実施の形態１７に示
すゲート電極１２Ａと同様に、トランジスタがオフ状態
の場合には、ゲート電極１８５に空乏層が生じ、トラン
ジスタがオン状態の場合には、ゲート電極１８５には空
乏層が生じないように構成されており、ゲート絶縁膜１
８６の膜厚を変化させずに空乏層の厚みによって閾値電
圧を設定することができる。また、実施の形態１８のＩ
ＧＢＴによれば、閾値電圧を高く設定する場合に、大き
な電流駆動力が維持できる。
すゲート電極１２Ａと同様に、トランジスタがオフ状態
の場合には、ゲート電極１８５に空乏層が生じ、トラン
ジスタがオン状態の場合には、ゲート電極１８５には空
乏層が生じないように構成されており、ゲート絶縁膜１
８６の膜厚を変化させずに空乏層の厚みによって閾値電
圧を設定することができる。また、実施の形態１８のＩ
ＧＢＴによれば、閾値電圧を高く設定する場合に、大き
な電流駆動力が維持できる。
【０１２６】実施の形態１９．図６８は実施の形態１に
よるトランジスタをダイナミック・ランダム・アクセス
・メモリのメモリセルに用いた状態を示す概念図であ
る。図６８において、１９０はソース領域７に接続され
たキャパシタであり、その他図１と同一符号のものは図
１の同一符号部分に相当する部分である。ダイナミック
・ランダム・アクセス・メモリのメモリセルでは、メモ
リセルを構成するトランジスタがオフしている時のリー
ク電流が低いこととオンしているときの駆動電流が大き
いことが重要である。そのため、実施の形態１９に示す
ダイナミック・ランダム・アクセス・メモリのメモリセ
ルを構成するトランジスタは、実施の形態１〜４および
実施の形態６〜１０に示したトランジスタの用途として
適している。なお、図６９には、図１９に示すトランジ
スタをダイナミック・ランダム・アクセス・メモリに適
用した場合を示す。
よるトランジスタをダイナミック・ランダム・アクセス
・メモリのメモリセルに用いた状態を示す概念図であ
る。図６８において、１９０はソース領域７に接続され
たキャパシタであり、その他図１と同一符号のものは図
１の同一符号部分に相当する部分である。ダイナミック
・ランダム・アクセス・メモリのメモリセルでは、メモ
リセルを構成するトランジスタがオフしている時のリー
ク電流が低いこととオンしているときの駆動電流が大き
いことが重要である。そのため、実施の形態１９に示す
ダイナミック・ランダム・アクセス・メモリのメモリセ
ルを構成するトランジスタは、実施の形態１〜４および
実施の形態６〜１０に示したトランジスタの用途として
適している。なお、図６９には、図１９に示すトランジ
スタをダイナミック・ランダム・アクセス・メモリに適
用した場合を示す。
【０１２７】実施の形態２０．図７０および図７１はダ
イナミック・ランダム・アクセス・メモリのメモリセル
の構成を示す概念図である。図７０および図７１におい
て、Ｍ２０はトランスファゲートトランジスタとして働
くＮチャネルＭＯＳトランジスタ、２００はＮチャネル
ＭＯＳトランジスタＭ２０の一方の電流電極と接地電位
点との間に接続されたセンスアンプの容量、２０１はＮ
チャネルＭＯＳトランジスタＭ２０の他方の電流電極と
接地電位点との間に接続され情報を記憶するキャパシタ
である。キャパシタ２０１の誘電体層には強誘電体を含
む膜が用いられており、そのためその膜に電界が加わる
と自発分極を起こす。キャパシタ２０１の一方の電極２
０３は、Ｐ型半導体で形成され、ＮチャネルＭＯＳトラ
ンジスタの他方の電流電極に接続されている。キャパシ
タ２０１の他方の電極２０４は、Ｎ型半導体で形成され
ており、接地されている。トランジスタＭ２０の電流電
極との間でＰＮ接合を形成しないように、適当な金属、
金属化合物または半導体等の導電体をそれら電極間に挟
むようにする。
イナミック・ランダム・アクセス・メモリのメモリセル
の構成を示す概念図である。図７０および図７１におい
て、Ｍ２０はトランスファゲートトランジスタとして働
くＮチャネルＭＯＳトランジスタ、２００はＮチャネル
ＭＯＳトランジスタＭ２０の一方の電流電極と接地電位
点との間に接続されたセンスアンプの容量、２０１はＮ
チャネルＭＯＳトランジスタＭ２０の他方の電流電極と
接地電位点との間に接続され情報を記憶するキャパシタ
である。キャパシタ２０１の誘電体層には強誘電体を含
む膜が用いられており、そのためその膜に電界が加わる
と自発分極を起こす。キャパシタ２０１の一方の電極２
０３は、Ｐ型半導体で形成され、ＮチャネルＭＯＳトラ
ンジスタの他方の電流電極に接続されている。キャパシ
タ２０１の他方の電極２０４は、Ｎ型半導体で形成され
ており、接地されている。トランジスタＭ２０の電流電
極との間でＰＮ接合を形成しないように、適当な金属、
金属化合物または半導体等の導電体をそれら電極間に挟
むようにする。
【０１２８】トランジスタのソースに正の電圧が印加さ
れれば情報が書き込まれる方式を採用するものとする。
図７０に示すように、書き込み時には両電極２０３，２
０４共にアキュムレーション層２０３ｂ，２０４ｂが形
成されるため、容量が大きくなって多くの電荷を蓄積で
き、図７１に示すように、読み出し時に容量が小さくな
り蓄積している電荷量が同じでも電圧が上昇するため、
リフレッシュの間隔を長くすることができる。また、ビ
ット線とワード線の電圧のいずれかがハイレベルになっ
ていないセルの容量は、ビット線とワード線の電圧が共
にハイレベルになっているときに比べて小さくなり、書
き込みの速度および信頼性を向上することができる。さ
らに、読み出し時には、両電極２０３，２０４とも空乏
層２０３ａ，２０４ａが形成されてトランジスタＭ２０
によってビット線と切り放されているときに比べて容量
が小さくなるため、読み出しの高速化を図れる。
れれば情報が書き込まれる方式を採用するものとする。
図７０に示すように、書き込み時には両電極２０３，２
０４共にアキュムレーション層２０３ｂ，２０４ｂが形
成されるため、容量が大きくなって多くの電荷を蓄積で
き、図７１に示すように、読み出し時に容量が小さくな
り蓄積している電荷量が同じでも電圧が上昇するため、
リフレッシュの間隔を長くすることができる。また、ビ
ット線とワード線の電圧のいずれかがハイレベルになっ
ていないセルの容量は、ビット線とワード線の電圧が共
にハイレベルになっているときに比べて小さくなり、書
き込みの速度および信頼性を向上することができる。さ
らに、読み出し時には、両電極２０３，２０４とも空乏
層２０３ａ，２０４ａが形成されてトランジスタＭ２０
によってビット線と切り放されているときに比べて容量
が小さくなるため、読み出しの高速化を図れる。
【０１２９】なお、実施の形態２０ではキャパシタ２０
１の誘電体層２０２に強誘電体を用いたが、強誘電体を
用いなくても空乏層を形成するような電極を用いれば、
同種の効果を得ることができる。さらに、誘電体層２０
２の自発分極により情報を蓄積する性能が向上する。ま
た、トランスファゲートトランジスタの導電型の異なる
もの、キャパシタの対向電極の電位や負論理で情報を取
り扱うものであっても、電極を形成する半導体の導電型
を適宜選択することにより同様の効果を得ることができ
る。
１の誘電体層２０２に強誘電体を用いたが、強誘電体を
用いなくても空乏層を形成するような電極を用いれば、
同種の効果を得ることができる。さらに、誘電体層２０
２の自発分極により情報を蓄積する性能が向上する。ま
た、トランスファゲートトランジスタの導電型の異なる
もの、キャパシタの対向電極の電位や負論理で情報を取
り扱うものであっても、電極を形成する半導体の導電型
を適宜選択することにより同様の効果を得ることができ
る。
【０１３０】
【発明の効果】以上のように、請求項１記載の半導体装
置は、ゲート電極に形成される空乏層の変化によってゲ
ート絶縁膜の見かけ上の厚みを変化させることができ、
絶縁ゲート型トランジスタのチャネルやゲート絶縁膜の
耐電圧を制御することができ、それによってトランジス
タの特性を向上させることができるという効果がある。
置は、ゲート電極に形成される空乏層の変化によってゲ
ート絶縁膜の見かけ上の厚みを変化させることができ、
絶縁ゲート型トランジスタのチャネルやゲート絶縁膜の
耐電圧を制御することができ、それによってトランジス
タの特性を向上させることができるという効果がある。
【０１３１】請求項２記載の絶縁ゲート型トランジスタ
は、第１の半導体領域に第２の電圧が印加されたときに
第１の電圧が印加されたときよりもチャネルを通して多
くの電流を流し、つまりトランジスタがオンの状態のと
きにオフの状態より空乏層の幅が減少しまたは０になる
ので、高い電流駆動力を得るとともにスイッチングロス
の低減を図ることができるという効果がある。
は、第１の半導体領域に第２の電圧が印加されたときに
第１の電圧が印加されたときよりもチャネルを通して多
くの電流を流し、つまりトランジスタがオンの状態のと
きにオフの状態より空乏層の幅が減少しまたは０になる
ので、高い電流駆動力を得るとともにスイッチングロス
の低減を図ることができるという効果がある。
【０１３２】請求項３記載の絶縁ゲート型トランジスタ
は、空乏層を形成するために不純物濃度が低くなる分だ
け比較的高抵抗になるゲート電極の抵抗値を低くするこ
とができ、動作速度の低下を防止できるという効果があ
る。
は、空乏層を形成するために不純物濃度が低くなる分だ
け比較的高抵抗になるゲート電極の抵抗値を低くするこ
とができ、動作速度の低下を防止できるという効果があ
る。
【０１３３】請求項４記載の半導体装置は、抵抗層によ
ってゲート電極のドレイン領域に近い部分が空乏化し難
くなり、トランジスタがオンしたときドレイン領域に発
生する空乏層による電流駆動力の低下を防止することが
できるという効果がある。
ってゲート電極のドレイン領域に近い部分が空乏化し難
くなり、トランジスタがオンしたときドレイン領域に発
生する空乏層による電流駆動力の低下を防止することが
できるという効果がある。
【０１３４】請求項５記載の半導体装置は、発生する空
乏層によって最大電圧に対してゲート絶縁膜の実効的な
厚みが増し、トランジスタのゲート絶縁膜の耐電圧が向
上する。
乏層によって最大電圧に対してゲート絶縁膜の実効的な
厚みが増し、トランジスタのゲート絶縁膜の耐電圧が向
上する。
【０１３５】請求項６記載の半導体装置は、絶縁体上に
形成されたエピタキシャル層にチャネルが形成されるの
で、基板全体を半導体とする場合に比べ、ゲート電極の
空乏化の効果がさらに大きくなる。
形成されたエピタキシャル層にチャネルが形成されるの
で、基板全体を半導体とする場合に比べ、ゲート電極の
空乏化の効果がさらに大きくなる。
【０１３６】請求項７記載の半導体装置は、第２のゲー
ト電極に形成される空乏層の変化によって第２のゲート
絶縁膜の見かけ上の厚みを変化させることができ、絶縁
ゲート型トランジスタのチャネルや第２のゲート絶縁膜
の耐電圧を制御することができ、それによってトランジ
スタの特性を向上させることができるという効果があ
る。
ト電極に形成される空乏層の変化によって第２のゲート
絶縁膜の見かけ上の厚みを変化させることができ、絶縁
ゲート型トランジスタのチャネルや第２のゲート絶縁膜
の耐電圧を制御することができ、それによってトランジ
スタの特性を向上させることができるという効果があ
る。
【０１３７】請求項８記載の半導体装置は、誘電体によ
りゲート絶縁膜に発生する電荷によってゲート絶縁膜自
身の自発分極により、絶縁ゲート型トランジスタがオン
状態からオフ状態になるときの閾値電圧高くでき、更に
低いリーク電流を達成できる効果が加わる。また、ゲー
ト絶縁膜の自発分極により、絶縁ゲート型トランジスタ
がオフ状態からオン状態になるときの閾値電圧を低下さ
せる効果が更に加わる。
りゲート絶縁膜に発生する電荷によってゲート絶縁膜自
身の自発分極により、絶縁ゲート型トランジスタがオン
状態からオフ状態になるときの閾値電圧高くでき、更に
低いリーク電流を達成できる効果が加わる。また、ゲー
ト絶縁膜の自発分極により、絶縁ゲート型トランジスタ
がオフ状態からオン状態になるときの閾値電圧を低下さ
せる効果が更に加わる。
【０１３８】請求項９記載の半導体装置は、空乏層によ
って容量を変化させることができるとともに、誘電体膜
の実効的な厚みを変えることができるので、例えばメモ
リセルに用いた場合に、リフレッシュの間隔を長くする
ことができ、アクセスされていないセルの容量が小さく
なり書き込みの速度および信頼性を向上することがで
き、また読み出し時には、容量が小さくなるため、読み
出しの高速化を図れるという効果がある。
って容量を変化させることができるとともに、誘電体膜
の実効的な厚みを変えることができるので、例えばメモ
リセルに用いた場合に、リフレッシュの間隔を長くする
ことができ、アクセスされていないセルの容量が小さく
なり書き込みの速度および信頼性を向上することがで
き、また読み出し時には、容量が小さくなるため、読み
出しの高速化を図れるという効果がある。
【０１３９】請求項１０記載の半導体装置は、誘電体に
よってゲート絶縁膜に発生する電荷によってオン、オフ
時の空乏層が発生消滅する際の電圧を制御できるため、
空乏層による効果をさらに高めることができるという効
果がある。
よってゲート絶縁膜に発生する電荷によってオン、オフ
時の空乏層が発生消滅する際の電圧を制御できるため、
空乏層による効果をさらに高めることができるという効
果がある。
【図１】 実施の形態１による絶縁ゲート型トランジス
タの要部断面の一例を示す模式図である。
タの要部断面の一例を示す模式図である。
【図２】 図１の絶縁ゲート型トランジスタの動作を説
明するための模式図である。
明するための模式図である。
【図３】 図１の絶縁ゲート型トランジスタの動作を説
明するための模式図である。
明するための模式図である。
【図４】 図１の絶縁ゲート型トランジスタにおけるゲ
ート電圧とソース‐ドレイン間電流の関係を示すグラフ
である。
ート電圧とソース‐ドレイン間電流の関係を示すグラフ
である。
【図５】 図１の絶縁ゲート型トランジスタにおけるゲ
ート電圧とゲート容量との関係を示すグラフである。
ート電圧とゲート容量との関係を示すグラフである。
【図６】 空乏層の設定方法を説明するためのＭＯＳキ
ャパシタの断面を示す模式図である。
ャパシタの断面を示す模式図である。
【図７】 実施の形態２による絶縁ゲート型トランジス
タの要部断面の一例を示す模式図である。
タの要部断面の一例を示す模式図である。
【図８】 実施の形態３による絶縁ゲート型トランジス
タの要部断面の一例を示す模式図である。
タの要部断面の一例を示す模式図である。
【図９】 実施の形態４による絶縁ゲート型トランジス
タの要部断面の一例を示す模式図である。
タの要部断面の一例を示す模式図である。
【図１０】 実施の形態４によるゲート電圧とソース‐
ドレイン間電流の関係を示すグラフである。
ドレイン間電流の関係を示すグラフである。
【図１１】 図１０の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図１２】 図１０の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図１３】 図１０の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図１４】 図１０の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図１５】 実施の形態４によるゲート絶縁膜の断面の
一例を示す模式図である。
一例を示す模式図である。
【図１６】 実施の形態４によるゲート絶縁膜の断面の
他の例を示す模式図である。
他の例を示す模式図である。
【図１７】 実施の形態４によるゲート絶縁膜の断面の
他の例を示す模式図である。
他の例を示す模式図である。
【図１８】 実施の形態４によるゲート絶縁膜の断面の
他の例を示す模式図である。
他の例を示す模式図である。
【図１９】 実施の形態４による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図２０】 実施の形態４による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図２１】 実施の形態４による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図２２】 実施の形態５による絶縁ゲート型トランジ
スタの要部断面の一例を示す模式図である。
スタの要部断面の一例を示す模式図である。
【図２３】 図２１の絶縁ゲート型トランジスタの動作
を説明するための模式図である。
を説明するための模式図である。
【図２４】 図２１の絶縁ゲート型トランジスタの動作
を説明するための模式図である。
を説明するための模式図である。
【図２５】 図２１の絶縁ゲート型トランジスタの動作
を説明するための模式図である。
を説明するための模式図である。
【図２６】 図２１の絶縁ゲート型トランジスタの動作
を説明するための模式図である。
を説明するための模式図である。
【図２７】 実施の形態５による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図２８】 実施の形態５による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図２９】 実施の形態５による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図３０】 実施の形態６による絶縁ゲート型トランジ
スタの要部断面の一例を示す模式図である。
スタの要部断面の一例を示す模式図である。
【図３１】 実施の形態７による絶縁ゲート型トランジ
スタの要部断面の一例を示す模式図である。
スタの要部断面の一例を示す模式図である。
【図３２】 実施の形態８による絶縁ゲート型トランジ
スタの要部断面の一例を示す模式図である。
スタの要部断面の一例を示す模式図である。
【図３３】 実施の形態９による絶縁ゲート型トランジ
スタの要部断面の一例を示す模式図である。
スタの要部断面の一例を示す模式図である。
【図３４】 実施の形態９による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図３５】 実施の形態９による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図３６】 実施の形態９による絶縁ゲート型トランジ
スタの要部断面の他の例を示す模式図である。
スタの要部断面の他の例を示す模式図である。
【図３７】 実施の形態１０による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図３８】 実施の形態１０による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図３９】 実施の形態１０による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図４０】 実施の形態１１による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図４１】 実施の形態１１による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図４２】 実施の形態１１による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図４３】 実施の形態１２によるＣＭＯＳインバータ
を構成する絶縁ゲート型トランジスタの要部断面の一例
を示す模式図である。
を構成する絶縁ゲート型トランジスタの要部断面の一例
を示す模式図である。
【図４４】 実施の形態１２によるＣＭＯＳインバータ
を構成する絶縁ゲート型トランジスタの要部断面の他の
例を示す模式図である。
を構成する絶縁ゲート型トランジスタの要部断面の他の
例を示す模式図である。
【図４５】 実施の形態１２によるＣＭＯＳインバータ
を構成する絶縁ゲート型トランジスタの要部断面を示す
模式図である。
を構成する絶縁ゲート型トランジスタの要部断面を示す
模式図である。
【図４６】 実施の形態１２による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図４７】 図４６のトランジスタの動作を示すグラフ
である。
である。
【図４８】 実施の形態１３による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図４９】 実施の形態１３による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図５０】 実施の形態１３による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図５１】 実施の形態１４による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図５２】 実施の形態１４による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図５３】 図５１の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図５４】 図５１の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図５５】 図５１の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図５６】 図５１の絶縁ゲート型トランジスタの動作
を説明するための概念図である。
を説明するための概念図である。
【図５７】 実施の形態１５による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図５８】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図５９】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６０】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６１】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６２】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６３】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６４】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６５】 実施の形態１６による絶縁ゲート型トラン
ジスタの要部断面の他の例を示す模式図である。
ジスタの要部断面の他の例を示す模式図である。
【図６６】 実施の形態１７による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図６７】 実施の形態１８による絶縁ゲート型トラン
ジスタの要部断面の一例を示す模式図である。
ジスタの要部断面の一例を示す模式図である。
【図６８】 実施の形態１９によるＤＲＡＭの構成の概
要を示す模式図である。
要を示す模式図である。
【図６９】 実施の形態１９によるＤＲＡＭの構成の概
要を示す模式図である。
要を示す模式図である。
【図７０】 実施の形態２０によるキャパシタの動作を
説明するための概念図である。
説明するための概念図である。
【図７１】 実施の形態２０によるキャパシタの動作を
説明するための概念図である。
説明するための概念図である。
【図７２】 ＭＯＳトランジスタを用いたインバータの
構成を示す回路図である。
構成を示す回路図である。
【図７３】 ＭＯＳトランジスタを用いたＯＲ回路の構
成を示す回路図である。
成を示す回路図である。
【図７４】 ＭＯＳトランジスタを用いたＮＡＮＤ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図７５】 従来のＮチャネルＭＯＳトランジスタの要
部断面の一例を示す模式図である。
部断面の一例を示す模式図である。
【図７６】 従来のＮチャネルＭＯＳトランジスタのチ
ャネルドープ領域周辺を拡大して示した模式図である。
ャネルドープ領域周辺を拡大して示した模式図である。
【図７７】 従来のＮチャネルＭＯＳトランジスタのチ
ャネルドープ領域周辺を拡大して示した模式図である。
ャネルドープ領域周辺を拡大して示した模式図である。
【図７８】 従来の縦型パワーＭＯＳトランジスタの要
部断面の一例を示す模式図である。
部断面の一例を示す模式図である。
【図７９】 図７５または図７８に示したＭＯＳトラン
ジスタのゲート電圧とソース‐ドレイン間電流との関係
を示すグラフである。
ジスタのゲート電圧とソース‐ドレイン間電流との関係
を示すグラフである。
【図８０】 図７５または図７８に示したＭＯＳトラン
ジスタのゲート電圧とゲート容量との関係を示すグラフ
である。
ジスタのゲート電圧とゲート容量との関係を示すグラフ
である。
１ シリコン基板、２ ウェル、３ チャネルドープ領
域、４ ゲート絶縁膜、５，１２ ゲート電極、６ ド
レイン領域、７ ソース領域、１１ サイドウォール。
域、４ ゲート絶縁膜、５，１２ ゲート電極、６ ド
レイン領域、７ ソース領域、１１ サイドウォール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ６１７Ｌ 29/792 29/786
Claims (10)
- 【請求項１】 チャネルが形成される第１の半導体領域
にゲート絶縁膜を挟んで対向するゲート電極を備えた半
導体装置において、 前記ゲート電極は、前記ゲート絶縁膜に接する第２の半
導体領域を備え、 前記ゲート電極に第１の電圧が印加されている場合には
前記第１の半導体領域に空乏層を生じ、前記第１の電圧
を印加した場合とは異なる排他的なトランジスタの動作
を行わしめる第２の電圧が印加されている場合には、前
記第１の電圧が印加されている場合と比べて前記空乏層
の幅が狭くなりまたは前記空乏層が消滅することを特徴
とする、半導体装置。 - 【請求項２】 前記第２の半導体領域は、前記第１の半
導体領域に接して配置されたソース領域またはドレイン
領域とは反対の導電型を持つことを特徴とする、請求項
１記載の半導体装置。 - 【請求項３】 前記ゲート電極は、前記第２の半導体領
域よりも抵抗値が低い抵抗層を有する、請求項１記載の
半導体装置。 - 【請求項４】 前記抵抗層は、前記第２の半導体領域に
おける前記ドレイン領域に近い端部に、前記第２の半導
体領域よりも電気伝導度の高い第３の半導体領域を含
む、請求項２記載の半導体装置。 - 【請求項５】 前記ゲート電極は、該ゲート電極と他の
電極間に半導体装置に供給される最大電圧が印加される
条件下で、前記ゲート電極に空乏層を発生させることを
特徴とする、請求項１記載の半導体装置。 - 【請求項６】 前記第１の半導体領域は、絶縁体上に配
置された半導体層中に形成されていることを特徴とす
る、請求項１記載の半導体装置。 - 【請求項７】 チャネルが形成される第１の半導体領域
に第１のゲート絶縁膜を挟んで対向する第１の面を有す
る第１のゲート電極と、 前記第１の面と反対側の前記第１のゲート電極表面に形
成された第２のゲート絶縁膜と、 前記第２のゲート絶縁膜を介して前記第１のゲート電極
と対向する第２のゲート電極とを備え、 前記第２のゲート電極は、前記第２のゲート絶縁膜に接
する第２の半導体領域を有し、 第１の電圧が印加されている場合に前記第２の半導体領
域に空乏層を生じ、前記第１の電圧よりも前記チャネル
を通して多くの電流を流す第２の電圧が印加されている
場合には、前記第１の電圧が印加されている場合に比べ
て前記空乏層の幅が狭くなりまたは前記空乏層が消滅す
ることを特徴とする、半導体装置。 - 【請求項８】 前記ゲート絶縁膜は、強誘電体を含むこ
とを特徴とする、請求項１から請求項７のうちのいずれ
か一項に記載の半導体装置。 - 【請求項９】 誘電体膜と、 前記誘電体膜の一方主面側に設けられ半導体で形成され
た第１の電極と、 前記誘電体膜の他方主面側に設けられ前記第２の電極と
異なる導電型の半導体で形成された第２の電極とを備
え、 前記第１および第２の電極は、電圧印加時に比べて電圧
を印加しないときには空乏層の幅が大きくなることを特
徴とする、半導体装置。 - 【請求項１０】 前記誘電体膜は強誘電体を含むことを
特徴とする、請求項９記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229735A JPH1168105A (ja) | 1997-08-26 | 1997-08-26 | 半導体装置 |
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