JPH1168105A5

JPH1168105A5 -

Info

Publication number: JPH1168105A5
Application number: JP1997229735A
Authority: JP
Filing date: 1997-08-26
Publication date: 2005-06-09

Description

【００２７】
【課題を解決するための手段】
第１の発明に係る半導体装置は、チャネルが形成される第１の半導体領域にゲート絶縁膜を挟んで対向するゲート電極を備えた半導体装置であって、前記ゲート電極は、前記ゲート絶縁膜に接する第２の半導体領域を備え、前記第２の半導体領域は、前記第１の半導体領域に接して配置されたソース領域またはドレイン領域とは反対の導電型を持ち、前記ゲート電極に第１の電圧が印加されている場合には前記第１の半導体領域に空乏層を生じ、前記第１の電圧を印加した場合とは異なる排他的なトランジスタの動作を行わしめる第２の電圧が印加されている場合には、前記第１の電圧が印加されている場合と比べて前記空乏層の幅が狭くなりまたは前記空乏層が消滅することを特徴とする。

第２の発明に係る半導体装置は、第１の発明の半導体装置において、前記第２の半導体領域は、前記ゲート電極は、前記第２の半導体領域よりも抵抗値が低い抵抗層を有するように構成される。

第３の発明に係る半導体装置は、第１の発明の半導体装置において、前記抵抗層は、前記第２の半導体領域における前記ドレイン領域に近い端部に、前記第２の半導体領域よりも電気伝導度の高い第３の半導体領域を含むことを特徴とする。

第４の発明に係る半導体装置は、第１の発明の半導体装置において、前記ゲート電極は、該ゲート電極と他の電極間に半導体装置に供給される最大電圧が印加される条件下で、前記ゲート電極に空乏層を発生させることを特徴とする。

第５の発明に係る半導体装置は、第１の発明の半導体装置において、前記第１の半導体領域は、絶縁体上に配置された半導体層中に形成されていることを特徴とする。

第６の発明に係る半導体装置は、チャネルが形成される第１の半導体領域に第１のゲート絶縁膜を挟んで対向する第１の面を有する第１のゲート電極と、前記第１の面と反対側の前記第１のゲート電極表面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第１のゲート電極と対向する第２のゲート電極とを備え、前記第２のゲート電極は、前記第２のゲート絶縁膜に接する第２の半導体領域を有し、前記第２のゲート電極に第１の電圧が印加されている場合に前記第２の絶縁膜から前記第２のゲート電極へと空乏層が延び、前記第１の電圧よりも前記チャネルを通して多くの電流を流す第２の電圧が前記第２のゲート電極に印加されている場合には、前記第１の電圧が印加されている場合に比べて前記空乏層の幅が狭くなりまたは前記空乏層が消滅し、前記第２のゲート電極の誘電率ε並びにアクセプタ濃度Ｎａ及びドナー濃度Ｎｄ、前記第２のゲート絶縁膜の静電容量ＣOX及びフラットバンド電圧Ｖｆｂ、素電荷ｑ、前記第１のゲート電極に印加される電圧Ｖｂの間には、Ｎａ−Ｎｄ≦８．５３・ＣOX ² ・（Ｖｂ−Ｖｆｂ）／（ｑ・ε）の関係がある。

第７の発明に係る半導体装置は、第１から第６の発明の半導体装置において、前記ゲート電極は、強誘電体を含むことを特徴とする。

第８の発明に係る半導体装置は、誘電体膜と、前記誘電体膜の一方主面側に設けられ半導体で形成された第１の電極と、前記誘電体膜の他方主面側に設けられ前記第２の電極と異なる導電型の半導体で形成された第２の電極とを備え、前記第１および第２の電極は、電圧印加時に比べて電圧を印加しないときには空乏層の幅が大きくなることを特徴とする。

第９の発明に係る半導体装置は、第７の発明の半導体装置において、前記誘電体膜が強誘電体を含むことを特徴とする。

また、フラットバンド電圧Ｖｆｂを考慮して、ゲート電圧Ｖｇとバックゲート電圧Ｖｂが与えられたときに、ゲート電極１２、ゲート酸化膜４およびシリコン基板１にかかる電圧は、数７の関係を有する。

実施の形態１８．
図６７はこの発明の実施の形態１８による絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の構成の要部断面を示す模式図である。図６７において、１８０はＰ型半導体からなるコレクタ領域、１８１はコレクタ領域１８０に接してＮ型半導体で形成されたバッファ領域、１８２はバッファ領域１８１よりも不純物濃度が低いＮ型半導体で形成された半導体層、１８３はＰ型半導体で形成されたウェル、１８４はコンタクトのためにウェル１８３よりも不純物濃度が高いＰ型半導体領域、１８５はウェル１８３から半導体層１８２に達する溝に形成された埋め込み型のゲート電極、１８６はゲート電極１８５と半導体層１８２やウェル１８３を絶縁するゲート絶縁膜、１８７はゲート絶縁膜１８６に接するようにウェル１８３に形成されたエミッタ領域、１８８はウェル１８３に生じたチャネル、１８９はゲート電極１８５の側面に形成されたサイドウォールである。

【０１３０】
【発明の効果】
以上のように、請求項１記載の半導体装置は、ゲート電極に形成される空乏層の変化によってゲート絶縁膜の見かけ上の厚みを変化させることができ、絶縁ゲート型トランジスタのチャネルやゲート絶縁膜の耐電圧を制御することができ、それによってトランジスタの特性を向上させることができるという効果がある。また第１の半導体領域に第２の電圧が印加されたときに第１の電圧が印加されたときよりもチャネルを通して多くの電流を流し、つまりトランジスタがオンの状態のときにオフの状態より空乏層の幅が減少しまたは０になるので、高い電流駆動力を得るとともにスイッチングロスの低減を図ることができるという効果がある。

請求項２記載の絶縁ゲート型トランジスタは、空乏層を形成するために不純物濃度が低くなる分だけ比較的高抵抗になるゲート電極の抵抗値を低くすることができ、動作速度の低下を防止できるという効果がある。

請求項３記載の半導体装置は、抵抗層によってゲート電極のドレイン領域に近い部分が空乏化し難くなり、トランジスタがオンしたときドレイン領域に発生する空乏層による電流駆動力の低下を防止することができるという効果がある。

請求項４記載の半導体装置は、発生する空乏層によって最大電圧に対してゲート絶縁膜の実効的な厚みが増し、トランジスタのゲート絶縁膜の耐電圧が向上する。

請求項５記載の半導体装置は、絶縁体上に形成されたエピタキシャル層にチャネルが形成されるので、基板全体を半導体とする場合に比べ、ゲート電極の空乏化の効果がさらに大きくなる。

請求項６記載の半導体装置は、第２のゲート電極に形成される空乏層の変化によって第２のゲート絶縁膜の見かけ上の厚みを変化させることができ、絶縁ゲート型トランジスタのチャネルや第２のゲート絶縁膜の耐電圧を制御することができ、それによってトランジスタの特性を向上させることができるという効果がある。

請求項７記載の半導体装置は、誘電体によりゲート絶縁膜に発生する電荷によってゲート絶縁膜自身の自発分極により、絶縁ゲート型トランジスタがオン状態からオフ状態になるときの閾値電圧高くでき、更に低いリーク電流を達成できる効果が加わる。また、ゲート絶縁膜の自発分極により、絶縁ゲート型トランジスタがオフ状態からオン状態になるときの閾値電圧を低下させる効果が更に加わる。

請求項８記載の半導体装置は、空乏層によって容量を変化させることができるとともに、誘電体膜の実効的な厚みを変えることができるので、例えばメモリセルに用いた場合に、リフレッシュの間隔を長くすることができ、アクセスされていないセルの容量が小さくなり書き込みの速度および信頼性を向上することができ、また読み出し時には、容量が小さくなるため、読み出しの高速化を図れるという効果がある。

請求項９記載の半導体装置は、誘電体によってゲート絶縁膜に発生する電荷によってオン、オフ時の空乏層が発生消滅する際の電圧を制御できるため、空乏層による効果をさらに高めることができるという効果がある。

Claims

チャネルが形成される第１の半導体領域にゲート絶縁膜を挟んで対向するゲート電極を備えた半導体装置において、
前記ゲート電極は、前記ゲート絶縁膜に接する第２の半導体領域を備え、
前記第２の半導体領域は、前記第１の半導体領域に接して配置されたソース領域またはドレイン領域とは反対の導電型を持ち、
前記ゲート電極に第１の電圧が印加されている場合には前記第１の半導体領域に空乏層を生じ、前記第１の電圧を印加した場合とは異なる排他的なトランジスタの動作を行わしめる第２の電圧が印加されている場合には、前記第１の電圧が印加されている場合と比べて前記空乏層の幅が狭くなりまたは前記空乏層が消滅することを特徴とする、半導体装置。
前記ゲート電極は、前記第２の半導体領域よりも抵抗値が低い抵抗層を有する、請求項１記載の半導体装置。
前記抵抗層は、前記第２の半導体領域における前記ドレイン領域に近い端部に、前記第２の半導体領域よりも電気伝導度の高い第３の半導体領域を含む、請求項１記載の半導体装置。
前記ゲート電極は、該ゲート電極と他の電極間に半導体装置に供給される最大電圧が印加される条件下で、前記ゲート電極に空乏層を発生させることを特徴とする、請求項１記載の半導体装置。
前記第１の半導体領域は、絶縁体上に配置された半導体層中に形成されていることを特徴とする、請求項１記載の半導体装置。
チャネルが形成される第１の半導体領域に第１のゲート絶縁膜を挟んで対向する第１の面を有する第１のゲート電極と、
前記第１の面と反対側の前記第１のゲート電極表面に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して前記第１のゲート電極と対向する第２のゲート電極とを備え、
前記第２のゲート電極は、前記第２のゲート絶縁膜に接する第２の半導体領域を有し、
前記第２のゲート電極に第１の電圧が印加されている場合に前記第２の絶縁膜から前記第２のゲート電極へと空乏層が延び、前記第１の電圧よりも前記チャネルを通して多くの電流を流す第２の電圧が前記第２のゲート電極に印加されている場合には、前記第１の電圧が印加されている場合に比べて前記空乏層の幅が狭くなりまたは前記空乏層が消滅し、
前記第２のゲート電極の誘電率ε並びにアクセプタ濃度Ｎａ及びドナー濃度Ｎｄ、前記第２のゲート絶縁膜の静電容量Ｃ OX 及びフラットバンド電圧Ｖｆｂ、素電荷ｑ、前記第１のゲート電極に印加される電圧Ｖｂの間には、Ｎａ−Ｎｄ≦８．５３・Ｃ OX ² ・（Ｖｂ−Ｖｆｂ）／（ｑ・ε）の関係がある、半導体装置。
前記ゲート絶縁膜は、強誘電体を含むことを特徴とする、請求項１から請求項６のうちのいずれか一項に記載の半導体装置。
誘電体膜と、
前記誘電体膜の一方主面側に設けられ半導体で形成された第１の電極と、
前記誘電体膜の他方主面側に設けられ前記第２の電極と異なる導電型の半導体で形成された第２の電極とを備え、
前記第１および第２の電極は、電圧印加時に比べて電圧を印加しないときには空乏層の幅が大きくなることを特徴とする、半導体装置。
前記誘電体膜は強誘電体を含むことを特徴とする、請求項８記載の半導体装置。