JPH1168107A - Ｍｏｓ制御型パワー半導体要素 - Google Patents

Ｍｏｓ制御型パワー半導体要素

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JPH1168107A
JPH1168107A JP10180853A JP18085398A JPH1168107A JP H1168107 A JPH1168107 A JP H1168107A JP 10180853 A JP10180853 A JP 10180853A JP 18085398 A JP18085398 A JP 18085398A JP H1168107 A JPH1168107 A JP H1168107A
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JP
Japan
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finger
collector
base layer
semiconductor element
emitter
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JP10180853A
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Friedhelm Bauer
バウアー フリートヘルム
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ABB Asea Brown Boveri Ltd
ABB AB
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ABB Asea Brown Boveri Ltd
Asea Brown Boveri AB
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    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
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    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
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Abstract

(57)【要約】 【課題】ＭＯＳ制御型パワー半導体要素を提供するこ
と。 【解決手段】エミッタフィンガー（７）とコレクタフィ
ンガー（11）がトレンチによって形成される。エミッタ
フィンガーのみがソース領域を有する。コレクタフィン
ガーはこれらの領域を持たない。コレクタフィンガー
は、カソードと電気的接続を可能にする薄い、高くドー
プされた層を備える。少なくとも１つ、好ましくは、少
なくとも３つのコレクタフィンガー（11）が２つのエミ
ッタフィンガー間に配列される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パワー半導体技術
に関する。請求項１に記載された制御されたＭＯＳパワ
ー半導体要素に基づかれている。
【０００２】
【従来の技術】この一般的な形式のパワー半導体要素
は、例えば、ドイツ国公開公報ＤＥ 19500 588 に記載
されている。IGBT(bipolar transistor with a control
electrode arranged in an insulated manner) はこの
資料に記載されている。IGBTは、三次元ＭＯＳ構造を有
している。軸方向に直角の三次元構造の大きさは、この
場合ほぼ同じオーダーの大きさのである。列形状の構造
が特に好ましい。トレンチ構造のＭＯＳ制御型パワー半
導体要素も同様にＥＰ 0 490 597B1により公知である。
トレンチの底の部分に埋め込まれた層は、順抵抗を減少
し、高い破壊電圧を得るために用いられる。カソード側
でプラズマを増強するために、このようなトレンチのIG
BTsは、GTOsの領域における順方向の電圧降下がシフト
されるようにする。更に順方向の損失を減少するため
に、トータルの累積面積、即ち、トレンチばかりでな
く、トレンチの底を最小にし、同時にトレンチによって
形成されたフィンガーを最小にすることが望ましい。こ
の関係において最適化されたトレンチの幾何学形状は、
同時に深く、広いトレンチによって、また狭いフィンガ
ーによって区別される。しかし、このような形状を作る
ことは、非常に困難である。
【０００３】更に、この最適な形状を得ようとする従来
技術による解決の共通の特徴は、要素が非常に技術的に
複雑になることである。特に、現在利用できるトレンチ
技術を用いると、約１マイクロメーターの幅をこえない
場合のみに、酸化されたトレンチがポリシリコン電極で
満たされ、閉じられる。
【０００４】
【発明が解決しようとする課題】従って、本発明の１つ
の目的は、低い順方向損失と高い逆電圧によって特徴づ
けられるが、受け入れ可能な技術的複雑性のレベルで製
造される新規なＭＯＳ制御型パワー半導体要素を提供す
ることである。この目的は、独立請求項の特徴によって
達成される。
【０００５】
【課題を解決するための手段】本発明の本質は、２つの
形式のフィンガー、即ち、いわゆるエミッタフィンガー
とコレクタフィンガーが設けられることである。カソー
ドはあらゆるフィンガーと接触し、それらは全て同じゲ
ートによって作動される。しかし、エミッタフィンガー
のみは、ソース領域を有する。コレクタフィンガーは、
これらの領域を有しない。しかし、コレクタフィンガー
には、カソードと良好な接触を可能にする薄く、高くド
ープされた層が設けられる。少なくとも３つ、好ましく
は少なくとも３つのカソードフィンガーが２つのエミッ
タフィンガー間に設けられる。更に、有利な実施の形態
は、対応する従属請求項から生じる。
【０００６】
【発明の実施の形態】図面を参照すると、同じ参照番号
は、同じ部分または対応する部品を示す。図１は、本発
明によるＭＯＳ制御型パワー半導体要素の断面の詳細を
示す。この要素は、特に、いわゆるトレンチIGBTであ
る。多くの異なってドープされた半導体層がだい１の主
面２と第２の主面３の間にある半導体基体１に配置され
る。ｎドープされた層と領域は、左上から右下へ走るラ
インによって斜線がつけられているが、一方、ｐドープ
された領域は、右上から左下へ走るラインによって斜線
がつられている。斜線の密度は、ドーピングの強さを示
す。第２の主面にｐドープされたアノードエミッタ４、
第１のｎドープされたベース層５、および第２のp-ドー
プされたベース層６が続く。第１の主面２は、カソード
メタライゼーション１３によってカバーされ、そして第
２の主面３は、アノードメタライゼーション１４によっ
てかばーされる。更に、トレンチが第１の主面２から半
導体基体１へ挿入される。これらのトレンチは、絶縁フ
ィルム８と共に並べられ、例えば、ポリシリコンからな
る制御電極、即ち、ゲート電極９で満たされる。これら
のトレンチは、フィンガー７と１１を形成し、２つの形
式のフィンガー、エミッタフィンガー７とコレクタフィ
ンガー１１が本発明によって提供される。これら２つの
形式のフィンガーは、それらの領域にある層や部分の性
質が異なっている。n+ドープされたソース領域１０は、
エミッタフィンガー７に配置される。このソース領域に
変えて、コレクタ領域１１は、第２のベース層６と同じ
極性ではあるが、高くドープされたコレクタ領域１２を
有する。原則として、２つのエミッタフィンガー間に配
置されたカソードフィンガー１１の数は制限されない。
しかし、少なくとも１つ、好ましくは３つのカソードフ
ィンガー１１が２つのエミッタフィンガー間に配置され
るのが好ましい。
【０００７】本発明によるカソードフィンガーは、以下
の機能を達成する。スイッチオンされたとき、要素は正
のゲート電圧（例えば１５ボルト）で動ｓれる。それを
スイッチオフするために、負の電圧、（例えば -１５ボ
ルト）がゲートに印加される。スイッチオン領域におい
て、正のゲート電圧が反転層（第２のベース層６）と累
積層（第１のベース層５）における高濃度レベルで形成
されている二次元エレクトロンガスを生じる。コレクタ
ーフィンガー１１におけるホールに対するバルク抵抗
は、スイッチオンされたとき、無視できるほど小さな電
流のみがコレクタフィンガー１１を通して流れるよう
に、十分高くなければならない。これはバルク抵抗によ
って達成することができる。即ち、コレクタフィンガー
１１において、ホールが持つ抵抗はエミッタフィンガー
７のそれより少なくとも１０倍の大きさに選択される。
このパラメータは、コレクタフィンガー１１の断面の大
きさによって影響される。従って、スイッチオンされる
と、コレクタフィンガー１１によって覆われた全領域が
累積面として用いられる。本発明による構造は、コレク
タフィンガーによって利用可能とされる比較的大きな累
積層のために、最小の順電圧降下と飽和電流密度の減少
が達成されるトレンチIGBT用の最適な形状に相当する。
【０００８】スイッチオフされ、ブロックされる（負の
ゲート電圧）、二次元エレクトロンガスが消え、従っ
て、IGBTのベース電流も消える。要素が第２のベース層
５から第１のベース層５までの接合において電圧を確立
する。結果として生じる空間電荷ゾーンにおける電流は
ホールをドリフトすることによって、達成される。負の
ゲート電圧は、累積層（第２のベース層６）と反転層
（第１のベース層５）における二次元ホールガスの形成
を導く。このホールガスは、ホール電流の原因である。
従って、スイッチオフされると、すべてのコレクタフィ
ンガー１１は、電流に含まれ、ホール電流のために利用
できる断面領域を増加する。従ってエミッタフィンガー
におけるホール電流は、スイッチングオフプロセス中に
落ちる。この理由のために、誘導性負荷をスイッチする
と、突然のイオン化（動的アバランシェ）および動的ラ
ッチアップの危険性が減少され、その結果パワー半導体
要素も理想的な場合に、スナッバーなしに動作させるこ
とができる。
【０００９】実例のトレンチ形状は、3.5 μｍのトレン
チ深さによって区別される。２μｍのセル分離および0.
3 μｍの絶縁フィルムの酸化物厚さの場合。トレンチお
よびフィンガー７と１１は、0.7 μｍの幅を有する。実
施の形態の第２のベース層６は2.5 μｍの深さと５×10
16cm-3のエッジ濃度を有するガウスプロフィールを有す
る。高くドープされたソース領域１０とコレクタ領域１
２の深さは、0.2 μｍである。コレクタフィンガーのな
い従来のトレンチIGBTに対して本発明による構造の利点
は、特に、スイッチングオフの間、エミッタフィンガー
上の負荷は、ＭＯＳ制御型コレクタフィンガー１１の存
在とジョイント効果によって、かなり減少される。これ
は、本発明によるＭＯＳ制御型パワー半導体要素のスナ
ッバーのない動作を可能にする。説明したように、スイ
ッチオン（正のゲート電圧）されると、コレクタフィン
ガー１１は、事実上ホール電流を完全に阻止し、その結
果、この電流はエミッタフィンガーを介して主として流
れる。対照的に、スイッチオフされると、コレクタフィ
ンガーは、導電性になり、ホール電流の大多数を運ぶ。
この理解により、エミッタフィンガー７とコレクタフィ
ンガー１１は、形状寸法により、他の特性に関して最適
化される。
【００１０】図２から図４までは、エミッタフィンガー
の他の実施形態を詳細に示す。図２は、すでに説明され
たエミッタフィンガー７を示す。２つのソース領域１０
が第２のベース層６の領域にフィンガーごとに設けら
れ、フィンガーの長手方向に沿ってある。図３による実
施形態において、ソース領域１０は阻止され、エミッタ
フィンガー７の長手軸に沿ってラッチアップ抵抗を増大
する。反対に、非常に狭いエミッターフィンガー１０の
場合、フィンガーの横方向における全幅にわたって伸び
るソース領域１０がフィンガーの軸に沿って構成される
ことは有利である(図４を参照されたい)。コレクタフィ
ンガー１１のいろいろな実施形態が図５から図８まで示
されている。図５は、第２のベース層６上に配置され、
コレクタフィンガー１１の長手方向におけるフィンガー
１１の全長上に伸びるコレクタ領域１２を有する基本的
な実施形態を示す。図６によると、コレクタ領域１２
は、フィンガーの長手方向において阻止されるように設
計されてもよい。その結果、ストリップがコレクタセル
になる。これは、累積面積を増大する。しかし、同時
に、コレクタ通路を介する抵抗は、減少した断面積のた
めに、高くなる。これは、再びコレクタフィンガーの臨
界幅を増大するために用いられる。
【００１１】コレクタフィンガーにおける非常に大きな
抵抗を得るために、第２のベース層６は、コレクタフィ
ンガーの面積が省略されてもよい。フィンガー７は、コ
レクタ領域１２が第１のベース層５に直接隣接して配置
されている対応する実施の形態を示す。コレクタフィン
ガー１１のバルク抵抗における更なる増加は、コレクタ
領域１１と第１のベース層５間に、第１のベース層５よ
り高くドープされた変換ゾーンを設けることによって、
達成するこができる。図８は対応する実施の形態を示
す。
【００１２】
【発明の効果】結局、本発明による構造は、順方向損失
が大幅に減少され、いかなる問題もなくスイッチオンお
よびスイッチオフされることができるＭＯＳ制御型トレ
ンチパワー半導体要素を提供する。明らかに、本発明の
多くの変更や変形が上述の教示に照らして可能である。
従って、請求項の範囲内において、本発明は特にここに
記載されたもの以外にも実行可能であることを理解すべ
きである。
【図面の簡単な説明】
【図１】本発明によるパワー半導体要素の断面の詳細を
示す。
【図２】エミッタフィンガーを示す。
【図３】エミッタフィンガーの他の実施形態を示す。
【図４】エミッタフィンガーの他の実施形態を示す。
【図５】カソードフィンガーを示す。
【図６】カソードフィンガーの他の実施形態を示す。
【図７】カソードフィンガーの他の実施形態を示す。
【図８】カソードフィンガーの他の実施形態を示す。
【符号の説明】
１ 半導体基体 ２ 第１の主面 ３ 第２の主面 ４ アノードエミッタ ５ 第１のベース層 ６ 第２のベース層 ７ エミッタフィンガー ８ 絶縁フィルム ９ 制御電極 10 ソース領域 11 コレクタフィンガー 12 コレクタ領域 13 カソードメタライゼーション 14 アノードメタライゼーション 15 変換層

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】絶縁されて配列された、ＭＯＳ制御型パワ
    ー半導体要素、特に制御電極を有するバイポーラトラン
    ジスタであって、 （ａ）第１の主面（２）と第２の主面（３）間で、第２
    の主面から見られる半導体基体におけるアノードエミッ
    タ（４）、第１のベース層（５）および第２のベース層
    （６）、 （ｂ）第１の主面（２）から第１のベース層（５）の領
    域まで延び、トレンチの表面を覆う絶縁フィルム（８）
    を備えるトレンチによって形成されるエミッタフィンガ
    ー（７）、前記トレンチは制御電極（９）によって満た
    されており、 （ｃ）第１の主面（２）からエミッタフィンガーにおけ
    る第２のベース層（６）へ組み込まれたソース領域を備
    え、 （ｄ）第１の主面（２）から第１のベース層（５）の領
    域へ延び、トレンチの表面を覆う絶縁フィルムを備える
    トレンチによって形成されたコレクタフィンガーが設け
    られ、前記トレンチは、制御電極（９）と第２のベース
    層（６）より高くドープされたコレクタ領域（１２）に
    よって満たされ、第１の主面（２）からコレクタフィン
    ガー（１１）に組み込まれており、 （ｅ）少なくとも１つのコレクタフィンガー（１１）が
    ２つのエミッタフィンガー（７）間に設けられている、 ことを特徴とするＭＯＳ制御型パワー半導体要素。
  2. 【請求項２】２つのソース領域（１０）は、エミッタフ
    ィンガーごとに設けられ、それらの間に第２のベース層
    （６）が第１の主面（２）を貫通していることを特徴と
    する請求項１に記載のＭＯＳ制御型パワー半導体要素。
  3. 【請求項３】前記ソース領域は、エミッタフィンガー
    （７）の横方向において、前記エミッタフィンガー
    （７）の全幅にわたって延びていることを特徴とする請
    求項１に記載のＭＯＳ制御型半導体要素。
  4. 【請求項４】前記ソース領域（１０）は、エミッタフィ
    ンガー（７）の長手軸に沿って阻止されていることを特
    徴とする請求項２または請求項３に記載のＭＯＳ制御型
    半導体要素。
  5. 【請求項５】前記コレクタ領域（１２）は、コレクタフ
    ィンガー（１１）の横方向において、前記コレクタフィ
    ンガー（１１）の全幅にわたって延びていることを特徴
    とする請求項１乃至請求項４のいずれか１つに記載のＭ
    ＯＳ制御型半導体要素。
  6. 【請求項６】前記コレクタ領域（１２）は、コレクタフ
    ィンガー（１１）の長手軸に沿ってコレクタフィンガー
    （１１）において阻止されることを特徴とする請求項５
    に記載のＭＯＳ制御型半導体要素。
  7. 【請求項７】コレクタフィンガー（１１）は、第２のベ
    ース層（６）の代わりに拡大した第１のベース層（５）
    を有することを特徴とする請求項１乃至請求項４のいず
    れか１つに記載のＭＯＳ制御型半導体要素。
  8. 【請求項８】前記コレクタ領域（１２）と第１のベース
    層（５）間に、第１のベース層（５）より高くドープさ
    れているが、前記第１のベース層（５）と同一の極性の
    変換層（１５）が設けられているいることを特徴とする
    請求項７に記載のＭＯＳ制御型半導体要素。
JP10180853A 1997-06-30 1998-06-26 Ｍｏｓ制御型パワー半導体要素 Pending JPH1168107A (ja)

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ID=7834036

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005062386A1 (ja) * 2003-12-22 2005-07-07 Matsushita Electric Industrial Co., Ltd. 縦型ゲート半導体装置およびその製造方法
JP2017168638A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745557B1 (ko) * 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
JP4731848B2 (ja) 2004-07-16 2011-07-27 株式会社豊田中央研究所 半導体装置
GB0426412D0 (en) * 2004-12-02 2005-01-05 Koninkl Philips Electronics Nv Insulated gate field effect transistors
CN107644903B (zh) * 2017-09-14 2020-03-17 全球能源互联网研究院 具有高抗短路能力的沟槽栅igbt器件及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991003078A1 (en) * 1989-08-17 1991-03-07 Ixys Corporation Insulated gate thyristor with gate turn on and turn off
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
DE69233105T2 (de) * 1991-08-08 2004-05-06 Kabushiki Kaisha Toshiba, Kawasaki Bipolartransistor mit isoliertem Graben-Gate
JP3156300B2 (ja) * 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
JP2810821B2 (ja) * 1992-03-30 1998-10-15 三菱電機株式会社 半導体装置及びその製造方法
JP3156487B2 (ja) * 1994-03-04 2001-04-16 富士電機株式会社 絶縁ゲート型バイポーラトランジスタ
US5468982A (en) * 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
US5581100A (en) * 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
DE19500588A1 (de) * 1995-01-11 1996-07-18 Abb Management Ag Bipolartransistor mit isolierter Steuerelektrode (IGBT) und dreidimensionaler MOS Struktur
EP0746030B1 (en) * 1995-06-02 2001-11-21 SILICONIX Incorporated Trench-gated power MOSFET with protective diodes in a periodically repeating pattern
DE69631995T2 (de) * 1995-06-02 2005-02-10 Siliconix Inc., Santa Clara Bidirektional sperrender Graben-Leistungs-MOSFET
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP3352592B2 (ja) * 1996-05-16 2002-12-03 三菱電機株式会社 半導体装置およびその製造方法
JPH09331062A (ja) * 1996-06-11 1997-12-22 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005062386A1 (ja) * 2003-12-22 2005-07-07 Matsushita Electric Industrial Co., Ltd. 縦型ゲート半導体装置およびその製造方法
US7187041B2 (en) 2003-12-22 2007-03-06 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
JPWO2005062386A1 (ja) * 2003-12-22 2007-10-04 松下電器産業株式会社 縦型ゲート半導体装置およびその製造方法
KR100789033B1 (ko) * 2003-12-22 2007-12-26 마쯔시다덴기산교 가부시키가이샤 종형게이트 반도체장치 및 그 제조방법
JP4754353B2 (ja) * 2003-12-22 2011-08-24 パナソニック株式会社 縦型トレンチゲート半導体装置およびその製造方法
JP2017168638A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
US10468511B2 (en) 2016-03-16 2019-11-05 Kabushiki Kaisha Toshiba Semiconductor device
US10573733B2 (en) 2016-03-16 2020-02-25 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

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DE19727676A1 (de) 1999-01-07
EP0889531A1 (de) 1999-01-07

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