JPH1168531A - Ｈｖｌｄｍｏｓトランジスタのゲート電圧を制御する保護回路 - Google Patents
Ｈｖｌｄｍｏｓトランジスタのゲート電圧を制御する保護回路Info
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- JPH1168531A JPH1168531A JP10177185A JP17718598A JPH1168531A JP H1168531 A JPH1168531 A JP H1168531A JP 10177185 A JP10177185 A JP 10177185A JP 17718598 A JP17718598 A JP 17718598A JP H1168531 A JPH1168531 A JP H1168531A
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 ＬＤＭＯＳトランジスタが不所望にスイッチ
オンすることを回避するためにそのゲート電圧を制御す
る技術を提供する。 【解決手段】 ＬＤＭＯＳ集積化トランジスタ（ＬＤ）
によって容量（Ｃ）を充電する回路において、ブートス
トラップコンデンサ（Ｃｐ）の充電用ノードとインバー
タ（ＩＯ１）の出力ノード（Ａ）との間に接続されてお
り、論理信号（ＵＶＬＯｂ）が印加される入力端とＬＤ
ＭＯＳトランジスタ（ＬＤ）のゲートノードへ結合して
いる出力端とを具備するインバータ（Ｍ１，Ｍ２）を有
しており、ＬＤＭＯＳトランジスタが偶発的にスイッチ
オンすることを防止する。
オンすることを回避するためにそのゲート電圧を制御す
る技術を提供する。 【解決手段】 ＬＤＭＯＳ集積化トランジスタ（ＬＤ）
によって容量（Ｃ）を充電する回路において、ブートス
トラップコンデンサ（Ｃｐ）の充電用ノードとインバー
タ（ＩＯ１）の出力ノード（Ａ）との間に接続されてお
り、論理信号（ＵＶＬＯｂ）が印加される入力端とＬＤ
ＭＯＳトランジスタ（ＬＤ）のゲートノードへ結合して
いる出力端とを具備するインバータ（Ｍ１，Ｍ２）を有
しており、ＬＤＭＯＳトランジスタが偶発的にスイッチ
オンすることを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関する
ものであって、更に詳細には、パワー段の駆動回路に関
するものである。更に詳細には、本発明は、容量が高電
圧ダイオードをエミュレーションするＬＤＭＯＳ集積化
トランジスタによって充電される場合のブートストラッ
プシステム等に関するものである。
ものであって、更に詳細には、パワー段の駆動回路に関
するものである。更に詳細には、本発明は、容量が高電
圧ダイオードをエミュレーションするＬＤＭＯＳ集積化
トランジスタによって充電される場合のブートストラッ
プシステム等に関するものである。
【０００２】
【従来の技術】ディスクリートなパワー装置を駆動する
ように構成された出力段を有するか又は制御回路を包含
する同一のチップ上にそれ自身が集積化されている出力
段を有する集積回路において、駆動段の正しいパワー供
給を確保するためにブートストラップコンデンサを使用
することが一般的である。これらのシステムにおいて
は、ブートストラップ容量が非常に短い時間期間で充電
されることが基本的であり且つそのことは、通常、ブー
トストラップ容量を迅速に充電するために使用されるダ
イオードエミュレータＬＤＭＯＳトランジスタを介して
行なわれている。
ように構成された出力段を有するか又は制御回路を包含
する同一のチップ上にそれ自身が集積化されている出力
段を有する集積回路において、駆動段の正しいパワー供
給を確保するためにブートストラップコンデンサを使用
することが一般的である。これらのシステムにおいて
は、ブートストラップ容量が非常に短い時間期間で充電
されることが基本的であり且つそのことは、通常、ブー
トストラップ容量を迅速に充電するために使用されるダ
イオードエミュレータＬＤＭＯＳトランジスタを介して
行なわれている。
【０００３】半ブリッジ出力段の所謂高側ドライバ（Ｈ
ＳＤ）用の駆動回路の場合においては、ＬＤＭＯＳは、
ＨＳＤが低電圧を参照している場合（即ち、その出力が
低である場合）にブートストラップ容量を充電すること
が可能であり、一方ＬＤＭＯＳは、ＨＳＤが高電圧を参
照している場合（即ち、その出力が高である場合）には
高インピーダンスをエミュレーションすべきである。こ
れらの機能条件は、パワー装置の高電圧供給を維持せね
ばならないＬＤＭＯＳ集積化構成体に関連する容量の充
電プロセス及び放電プロセスから派生することのある電
流注入にも拘らずに、高電圧から低電圧又は低電圧から
高電圧へのＨＳＤスイッチングフェーズ期間中において
も確保されねばならない。
ＳＤ）用の駆動回路の場合においては、ＬＤＭＯＳは、
ＨＳＤが低電圧を参照している場合（即ち、その出力が
低である場合）にブートストラップ容量を充電すること
が可能であり、一方ＬＤＭＯＳは、ＨＳＤが高電圧を参
照している場合（即ち、その出力が高である場合）には
高インピーダンスをエミュレーションすべきである。こ
れらの機能条件は、パワー装置の高電圧供給を維持せね
ばならないＬＤＭＯＳ集積化構成体に関連する容量の充
電プロセス及び放電プロセスから派生することのある電
流注入にも拘らずに、高電圧から低電圧又は低電圧から
高電圧へのＨＳＤスイッチングフェーズ期間中において
も確保されねばならない。
【０００４】刊行物ＷＯ９４／２７３７０は、低パワー
装置の駆動モジュールと高パワー装置の駆動フローティ
ングモジュールとを有する半ブリッジ回路を開示してお
り、その場合に、高パワートランジスタの駆動モジュー
ルは分離されたウエル領域内に構成されており且つ適切
に制御されたＬＤＭＯＳトランジスタがブートストラッ
プコンデンサの高電圧充電用ダイオードをエミュレーシ
ョンしている。
装置の駆動モジュールと高パワー装置の駆動フローティ
ングモジュールとを有する半ブリッジ回路を開示してお
り、その場合に、高パワートランジスタの駆動モジュー
ルは分離されたウエル領域内に構成されており且つ適切
に制御されたＬＤＭＯＳトランジスタがブートストラッ
プコンデンサの高電圧充電用ダイオードをエミュレーシ
ョンしている。
【０００５】これらの場合において、ＬＤＭＯＳ集積化
構成体に関連している寄生バイポーラ接合トランジスタ
の効果を制御することが必要である。
構成体に関連している寄生バイポーラ接合トランジスタ
の効果を制御することが必要である。
【０００６】欧州特許出願ＥＰ−Ａ−０７４３７５２
は、ＬＤＭＯＳ集積化構成体の寄生トランジスタのスイ
ッチオンに関連する問題を発生させるある条件について
指摘しており且つそれについて記載しており、更に、Ｌ
ＤＭＯＳ集積化構成体の寄生トランジスタのスイッチオ
ンによって発生される電流消費を回避し且つ集積回路自
身を破壊させる場合のある条件が発生することを回避す
ることの可能な異なる回路レイアウトについても記載し
ている。
は、ＬＤＭＯＳ集積化構成体の寄生トランジスタのスイ
ッチオンに関連する問題を発生させるある条件について
指摘しており且つそれについて記載しており、更に、Ｌ
ＤＭＯＳ集積化構成体の寄生トランジスタのスイッチオ
ンによって発生される電流消費を回避し且つ集積回路自
身を破壊させる場合のある条件が発生することを回避す
ることの可能な異なる回路レイアウトについても記載し
ている。
【０００７】上述した欧州特許出願ＥＰ−Ａ−０７４３
７５２は、引用によって本明細書に取込む。図１は、上
述した欧州特許出願において記載されている保護用回路
装置を概略的に示している。
７５２は、引用によって本明細書に取込む。図１は、上
述した欧州特許出願において記載されている保護用回路
装置を概略的に示している。
【０００８】上述した欧州特許出願において記載されて
いる解決方法によれば、電圧供給ＶｓがＬＤＭＯＳをも
包含する全体的な集積回路の最小スイッチオン電圧より
低い場合であってＵＶＬＯと呼称される集積回路の機能
フェーズが存在しており、その期間中においては、スイ
ッチＳＷ１及びＳＷ２の両方が開成であり、ＬＤＭＯＳ
構成体のＶＢ基板ノードの電圧は回路接地電圧に維持さ
れる。
いる解決方法によれば、電圧供給ＶｓがＬＤＭＯＳをも
包含する全体的な集積回路の最小スイッチオン電圧より
低い場合であってＵＶＬＯと呼称される集積回路の機能
フェーズが存在しており、その期間中においては、スイ
ッチＳＷ１及びＳＷ２の両方が開成であり、ＬＤＭＯＳ
構成体のＶＢ基板ノードの電圧は回路接地電圧に維持さ
れる。
【０００９】図１は、低ゲート駆動信号及びＶｓ供給電
圧が集積化装置の最小スイッチオン電圧より低い場合で
あるフェーズ期間中にアクティブ即ち活性状態である第
二論理駆動信号（ＵＶＬＯｂ）の関数として論理制御回
路によって駆動されるインバータＩＯ１により回路Ｖｓ
供給ノードへ接続されているダイオードＤ１によって充
電されるブートストラップコンデンサＣｐを介してＬＤ
ＭＯＳトランジスタが制御されることを示している。
圧が集積化装置の最小スイッチオン電圧より低い場合で
あるフェーズ期間中にアクティブ即ち活性状態である第
二論理駆動信号（ＵＶＬＯｂ）の関数として論理制御回
路によって駆動されるインバータＩＯ１により回路Ｖｓ
供給ノードへ接続されているダイオードＤ１によって充
電されるブートストラップコンデンサＣｐを介してＬＤ
ＭＯＳトランジスタが制御されることを示している。
【００１０】図１として示した前述した欧州特許出願に
記載されているような保護回路は、通常、偶発的なスイ
ッチオンを防止する上では効果的なものであるが、この
ような機能を達成するためには、該電流が、抵抗Ｒ上の
電圧がトランジスタＱ１をスイッチオンさせるのに充分
なものであることを必要とするという欠点を有してお
り、このような条件は、例えば、準静的条件において又
はリーク電流が存在する場合等の幾つかの場合において
は発生しない場合がある。
記載されているような保護回路は、通常、偶発的なスイ
ッチオンを防止する上では効果的なものであるが、この
ような機能を達成するためには、該電流が、抵抗Ｒ上の
電圧がトランジスタＱ１をスイッチオンさせるのに充分
なものであることを必要とするという欠点を有してお
り、このような条件は、例えば、準静的条件において又
はリーク電流が存在する場合等の幾つかの場合において
は発生しない場合がある。
【００１１】実際に、ＬＤＭＯＳトランジスタ（ＬＤ）
がオフであると（ノードＡがインバータＩＯ１を介して
接地電圧へ接続している）、そのゲート（Ｇ）は高イン
ピーダンスノードを提供する。このことは、ノードＧへ
入るリーク電流の観点から、又は高電圧スイッチング期
間中に急峻な前端によって発生されるＬＤＭＯＳトラン
ジスＴのゲート・ドレイン容量とブートストラップ容量
Ｃｐとの間の容量結合を介して同一のノードＧ上で発生
することのある電荷注入の観点から、特に重要な条件を
構成している。
がオフであると（ノードＡがインバータＩＯ１を介して
接地電圧へ接続している）、そのゲート（Ｇ）は高イン
ピーダンスノードを提供する。このことは、ノードＧへ
入るリーク電流の観点から、又は高電圧スイッチング期
間中に急峻な前端によって発生されるＬＤＭＯＳトラン
ジスＴのゲート・ドレイン容量とブートストラップ容量
Ｃｐとの間の容量結合を介して同一のノードＧ上で発生
することのある電荷注入の観点から、特に重要な条件を
構成している。
【００１２】ノードＧ上に偶発的に注入される可能性の
ある電荷は、その電圧を上昇する傾向となり、該電圧
は、制限されない場合には、理論的にはＶｓ＋Ｖｚに等
しい電圧に到達することが可能であり、尚Ｖｚはブート
ストラップ容量Ｃｐを充電するダイオードＤ１のブレー
クダウン電圧である。
ある電荷は、その電圧を上昇する傾向となり、該電圧
は、制限されない場合には、理論的にはＶｓ＋Ｖｚに等
しい電圧に到達することが可能であり、尚Ｖｚはブート
ストラップ容量Ｃｐを充電するダイオードＤ１のブレー
クダウン電圧である。
【００１３】いずれの場合においても、制御インバータ
ＩＯ１の出力ノードＡ上にスイッチオフ論理信号が存在
するにも拘らずに、ＬＤＭＯＳ（ＬＤ）トランジスタの
不所望のスイッチオンを発生するためには電圧Ｖｇｓが
数ボルトのレベルに到達するだけで十分である。
ＩＯ１の出力ノードＡ上にスイッチオフ論理信号が存在
するにも拘らずに、ＬＤＭＯＳ（ＬＤ）トランジスタの
不所望のスイッチオンを発生するためには電圧Ｖｇｓが
数ボルトのレベルに到達するだけで十分である。
【００１４】同様に不当なＬＤＭＯＳトランジスタのス
イッチオンは、ＬＤＭＯＳトランジスタのゲート電圧が
ソース電圧に追従することを可能としないような時間の
長さにおいて接地へ移行される場合には、スイッチオフ
フェーズにおいて発生する場合がある。異常なスイッチ
オンの結果として逆電流が発生し、それは集積化トラン
ジスタＬＤＭＯＳに損傷を発生する場合があり、又は、
いずれの場合においても、集積化トランジスタＬＤＭＯ
Ｓによって充電された容量Ｃが放電される。
イッチオンは、ＬＤＭＯＳトランジスタのゲート電圧が
ソース電圧に追従することを可能としないような時間の
長さにおいて接地へ移行される場合には、スイッチオフ
フェーズにおいて発生する場合がある。異常なスイッチ
オンの結果として逆電流が発生し、それは集積化トラン
ジスタＬＤＭＯＳに損傷を発生する場合があり、又は、
いずれの場合においても、集積化トランジスタＬＤＭＯ
Ｓによって充電された容量Ｃが放電される。
【００１５】従って、不所望なスイッチオンの発生を回
避するためにＬＤＭＯＳトランジスタゲート電圧を確実
に制御することが必要である。
避するためにＬＤＭＯＳトランジスタゲート電圧を確実
に制御することが必要である。
【００１６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ＬＤＭＯＳトランジスタが不所望にスイッ
チオンされることがないようにそのゲート電圧を確実に
制御することを可能とした技術を提供することを目的と
する。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ＬＤＭＯＳトランジスタが不所望にスイッ
チオンされることがないようにそのゲート電圧を確実に
制御することを可能とした技術を提供することを目的と
する。
【００１７】
【課題を解決するための手段】本発明は、供給電圧がコ
ンデンサを充電するための高電圧ダイオードをエミュレ
ーションするＬＤＭＯＳトランジスタを有する集積化装
置のスイッチオン電圧より低い場合のフェーズ期間中に
アクティブな論理信号によって条件付けされるＬＤＭＯ
Ｓゲートノード電圧のクランプ回路を使用することによ
って上述した従来技術の問題を効果的に解決することを
可能としている。集積化トランジスタのゲートノードと
接地との間に配置させた通常のアクティブクランプは供
給電圧からＶｂｅを差し引いたものの２倍より大きな電
圧を担持することが可能なものであるが、本発明の条件
付けさせたクランプ回路は、供給電圧のレベルと同様の
レベルに制限された電圧に耐えることが必要とされる集
積化させたコンポーネントで構成することが可能であ
る。
ンデンサを充電するための高電圧ダイオードをエミュレ
ーションするＬＤＭＯＳトランジスタを有する集積化装
置のスイッチオン電圧より低い場合のフェーズ期間中に
アクティブな論理信号によって条件付けされるＬＤＭＯ
Ｓゲートノード電圧のクランプ回路を使用することによ
って上述した従来技術の問題を効果的に解決することを
可能としている。集積化トランジスタのゲートノードと
接地との間に配置させた通常のアクティブクランプは供
給電圧からＶｂｅを差し引いたものの２倍より大きな電
圧を担持することが可能なものであるが、本発明の条件
付けさせたクランプ回路は、供給電圧のレベルと同様の
レベルに制限された電圧に耐えることが必要とされる集
積化させたコンポーネントで構成することが可能であ
る。
【００１８】本発明の保護回路レイアウトは、請求項１
に記載してあり、且つ実質的にＬＤＭＯＳ集積化トラン
ジスタのブートストラップコンデンサ制御回路の充電用
ノード及び制御用インバータの出力ノードとの間に接続
されており且つ出力端を介してＬＤＭＯＳゲートノード
を駆動する論理信号ＵＶＬＯｂによって駆動されるイン
バータを使用している。
に記載してあり、且つ実質的にＬＤＭＯＳ集積化トラン
ジスタのブートストラップコンデンサ制御回路の充電用
ノード及び制御用インバータの出力ノードとの間に接続
されており且つ出力端を介してＬＤＭＯＳゲートノード
を駆動する論理信号ＵＶＬＯｂによって駆動されるイン
バータを使用している。
【００１９】
【発明の実施の形態】図２を参照して説明すると、ｐＭ
ＯＳトランジスタＭ１は、そのソースをダイオードＤ１
のカソードへ接続すると共にブートストラップコンデン
サＣｐの充電用端子へ接続しており、且つそのドレイン
をｎＭＯＳトランジスタＭ２のドレインへ接続すると共
にＬＤＭＯＳ（ＬＤ）集積化トランジスタのゲートへ接
続している。トランジスタＭ２のソースは制御インバー
タＩＯ１の出力ノードＡへ接続すると共にブートストラ
ップコンデンサＣｐの他方の端子へ接続している。
ＯＳトランジスタＭ１は、そのソースをダイオードＤ１
のカソードへ接続すると共にブートストラップコンデン
サＣｐの充電用端子へ接続しており、且つそのドレイン
をｎＭＯＳトランジスタＭ２のドレインへ接続すると共
にＬＤＭＯＳ（ＬＤ）集積化トランジスタのゲートへ接
続している。トランジスタＭ２のソースは制御インバー
タＩＯ１の出力ノードＡへ接続すると共にブートストラ
ップコンデンサＣｐの他方の端子へ接続している。
【００２０】トランジスタＭ１及びＭ２のゲートは論理
信号ＵＶＬＯｂによって制御され、該制御信号は本装置
の供給電圧Ｖｓが本集積化装置の最小スイッチオン電圧
より低い場合（「アンダーボルテージロックアウト（ｕ
ｎｄｅｒ ｖｏｌｔａｇｅｌｏｃｋ−ｏｕｔ）」と呼ば
れる条件）、０であり且つこのスレッシュホールドを超
えた場合には供給電圧Ｖｓの値をとる。
信号ＵＶＬＯｂによって制御され、該制御信号は本装置
の供給電圧Ｖｓが本集積化装置の最小スイッチオン電圧
より低い場合（「アンダーボルテージロックアウト（ｕ
ｎｄｅｒ ｖｏｌｔａｇｅｌｏｃｋ−ｏｕｔ）」と呼ば
れる条件）、０であり且つこのスレッシュホールドを超
えた場合には供給電圧Ｖｓの値をとる。
【００２１】従って、通常の動作条件下においては（Ｕ
ＶＬＯｂ＝Ｖｓ）、半ブリッジ回路を駆動している場合
には、低パワー装置の駆動信号を発生する場合のある低
ゲート駆動信号がインバータＩＯ１の出力ノードＡ上に
おいて接地電圧（ＬＤＭＯＳオフ）と供給電圧Ｖｓ（Ｌ
ＤＭＯＳオン）との間で電圧振動を発生させる。
ＶＬＯｂ＝Ｖｓ）、半ブリッジ回路を駆動している場合
には、低パワー装置の駆動信号を発生する場合のある低
ゲート駆動信号がインバータＩＯ１の出力ノードＡ上に
おいて接地電圧（ＬＤＭＯＳオフ）と供給電圧Ｖｓ（Ｌ
ＤＭＯＳオン）との間で電圧振動を発生させる。
【００２２】ノードＡが接地を基準としているフェーズ
期間中においては、容量ＣｔはＶｓ−Ｖｂｅ（尚、Ｖｂ
ｅはダイオードＤ１の順方向電圧）に等しい電圧へ充電
される。この条件においては、トランジスタＭ１は正の
Ｖｇｓ（＝Ｖｂｅ）を有しており、従って、オフであ
り、一方トランジスタＭ２はＶｇｓ＝Ｖｓを有してお
り、従ってオンであり、ゲートノードＧの電圧を強制的
にノードＡの値、即ち接地とさせる。従って、このフェ
ーズにおいては、ＬＤＭＯＳトランジスタ（ＬＤ）のゲ
ートは、強制的に接地とされ、従って該トランジスタの
スイッチオフ条件を確保する。
期間中においては、容量ＣｔはＶｓ−Ｖｂｅ（尚、Ｖｂ
ｅはダイオードＤ１の順方向電圧）に等しい電圧へ充電
される。この条件においては、トランジスタＭ１は正の
Ｖｇｓ（＝Ｖｂｅ）を有しており、従って、オフであ
り、一方トランジスタＭ２はＶｇｓ＝Ｖｓを有してお
り、従ってオンであり、ゲートノードＧの電圧を強制的
にノードＡの値、即ち接地とさせる。従って、このフェ
ーズにおいては、ＬＤＭＯＳトランジスタ（ＬＤ）のゲ
ートは、強制的に接地とされ、従って該トランジスタの
スイッチオフ条件を確保する。
【００２３】その後の機能フェーズにおいては、インバ
ータＩＯ１上の論理コマンドが低へ移行し且つ該インバ
ータの出力ノードＡ上の電圧が供給電圧Ｖｓの値に到達
する。ノードＧ１はノードＡの電圧＋容量Ｃｐの貢献分
に等しい電圧の値、即ち、２Ｖｓ−Ｖｂｅに等しい電圧
値に到達する。
ータＩＯ１上の論理コマンドが低へ移行し且つ該インバ
ータの出力ノードＡ上の電圧が供給電圧Ｖｓの値に到達
する。ノードＧ１はノードＡの電圧＋容量Ｃｐの貢献分
に等しい電圧の値、即ち、２Ｖｓ−Ｖｂｅに等しい電圧
値に到達する。
【００２４】これらの条件下において、トランジスタＭ
１はオンであって、Ｖｇｓ＝−Ｖｓ＋Ｖｂｅを有してお
り、従ってゲートノードＧ上の電圧はノードＧ１上の電
圧と同一であり、２Ｖｓ−Ｖｂｅによって与えられ、そ
れは、ＬＤＭＯＳ（ＬＤ）のスイッチオンを確保するこ
との可能な値である。このフェーズにおいてトランジス
タＭ２は、Ｖｇｓ＝０であるので、オフである。
１はオンであって、Ｖｇｓ＝−Ｖｓ＋Ｖｂｅを有してお
り、従ってゲートノードＧ上の電圧はノードＧ１上の電
圧と同一であり、２Ｖｓ−Ｖｂｅによって与えられ、そ
れは、ＬＤＭＯＳ（ＬＤ）のスイッチオンを確保するこ
との可能な値である。このフェーズにおいてトランジス
タＭ２は、Ｖｇｓ＝０であるので、オフである。
【００２５】所謂「アンダーボルテージ（ｕｎｄｅｒ
ｖｏｌｔａｇｅ）」条件が発生すると、即ち、論理信号
ＵＶＬＯｂ＝０である場合には、トランジスタＭ１及び
Ｍ２のゲート及び出力ノードＡがゼロである場合には、
トランジスタＭ１はオンであり（Ｖｇｓ＝−Ｖｓ＋Ｖｂ
ｅ）、一方トランジスタＭ２はオフである（Ｖｇｓ＝
０）。
ｖｏｌｔａｇｅ）」条件が発生すると、即ち、論理信号
ＵＶＬＯｂ＝０である場合には、トランジスタＭ１及び
Ｍ２のゲート及び出力ノードＡがゼロである場合には、
トランジスタＭ１はオンであり（Ｖｇｓ＝−Ｖｓ＋Ｖｂ
ｅ）、一方トランジスタＭ２はオフである（Ｖｇｓ＝
０）。
【００２６】この場合においても、トランジスタＬＤＭ
ＯＳのゲートノードＧ上の電圧はノードＧ１上に存在す
る電圧に等しく且つトランジスタＬＤＭＯＳはオンであ
り、従って容量Ｃを充電することが可能である（それ
は、図１の公知の回路において発生することと同じであ
る）。
ＯＳのゲートノードＧ上の電圧はノードＧ１上に存在す
る電圧に等しく且つトランジスタＬＤＭＯＳはオンであ
り、従って容量Ｃを充電することが可能である（それ
は、図１の公知の回路において発生することと同じであ
る）。
【００２７】従って、本発明回路は、動作的には、それ
が禁止条件にある場合にはトランジスタＬＤのゲートノ
ード上の電圧を強制的にゼロとさせ（一方、図１の公知
の回路においては、それはＶｓ−Ｖｂｅと等しいか又は
それ以上の制御されることのない値に止まる）、一方Ｕ
ＶＬＯフェーズ期間中においては、本回路は、図１の公
知の回路と同様の動作を有している。
が禁止条件にある場合にはトランジスタＬＤのゲートノ
ード上の電圧を強制的にゼロとさせ（一方、図１の公知
の回路においては、それはＶｓ−Ｖｂｅと等しいか又は
それ以上の制御されることのない値に止まる）、一方Ｕ
ＶＬＯフェーズ期間中においては、本回路は、図１の公
知の回路と同様の動作を有している。
【００２８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 公知技術に基づくＬＤＭＯＳ集積化構成体の
駆動及び制御方法を示した概略図。
駆動及び制御方法を示した概略図。
【図２】 本発明の１実施例に基づいて構成したＬＤＭ
ＯＳゲートの制御回路を示した概略図。
ＯＳゲートの制御回路を示した概略図。
Ａ 出力ノード Ｃｐ ブートストラップコンデンサ Ｄ１ ダイオード ＩＯ１ 制御用インバータ ＬＤ ＬＤＭＯＳ集積化トランジスタ Ｍ１ ＰチャンネルＭＯＳトランジスタ Ｍ２ ＮチャンネルＭＯＳトランジスタ ＵＶＬＯｂ 論理信号 Ｖｓ 供給電圧
フロントページの続き (72)発明者 アンジェロ ジェノバ イタリア国， 93010 デリア， ビア アルピ 169 (72)発明者 ロベルト ガリボルディ イタリア国， 20084 ラッチアレッラ , ビア エフ． バラッカ ６／３
Claims (1)
- 【請求項１】 ソースホロワ段として機能し且つ第一低
ゲート駆動信号及び供給電圧（Ｖｓ）が集積回路の最小
スイッチオン電圧より低い場合のフェーズ期間中にアク
ティブである第二論理信号（ＵＶＬＯｂ）の関数として
論理制御回路によって駆動されるインバータ（ＩＯ１）
によって本回路の供給ノード（Ｖｓ）へ接続しているダ
イオード（Ｄ１）によって充電されるブートストラップ
コンデンサ（Ｃｐ）を介して前記容量の高電圧充電用ダ
イオードをエミュレーションする態様で制御されるＬＤ
ＭＯＳ集積化トランジスタ（ＬＤ）によって容量（Ｃ）
を充電する回路において、 前記ブートストラップコンデンサ（Ｃｐ）の充電ノード
及び前記インバータ（ＩＯ１）の出力ノード（Ａ）の電
圧との間に接続されており且つ前記第二論理信号（ＵＶ
ＬＯｂ）が入力される入力端と、前記ＬＤＭＯＳトラン
ジスタ（ＬＤ）のゲートノードへ結合している出力端と
を具備する第二インバータ（Ｍ１，Ｍ２）、を有するこ
とを特徴とする回路。
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