JPH116867A

JPH116867A - 多目的テスト・チップ入力／出力回路

Info

Publication number: JPH116867A
Application number: JP10146638A
Authority: JP
Inventors: Dwight Jaynes; ドゥワイト・ジェインズ; Michael D Bienek; マイケル・ディー・ビエネック
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-05-27
Filing date: 1998-05-12
Publication date: 1999-01-12
Also published as: US6535049B2; US20020030531A1; DE19805500A1; GB9809763D0; GB2327273B; GB2327273A; US6407613B1

Abstract

(57)【要約】（修正有）【課題】例えば、クロストークの問題に関して、チップ
を極めて小さい部分に還元して、クロストークだけしか
検査しなければ、接地跳ね返りまたは接地平面の崩壊と
いった、クロストークの一因となる可能性がある、また
は、クロストークとの相互作用によって、より悪い複合
事態を生じる可能性のある、他の関連する影響が無視さ
れ、シミュレーション結果に反映されないことになる。【解決手段】本発明の回路によれば、該回路を利用し
て、同時出力スイッチング（ＳＳＯ）事象を生じさせる
か、あるいは、同時入力スイッチング（ＳＳＩ）事象を
生じさせることが可能である。該回路は、トグル・レジ
スタを利用して、トグル信号を発生し、信号ラインを利
用して、論理回路を操作し、ＳＳＯ事象に関する回路か
らの出力としてトグル信号を選択させる。信号ライン
は、外部ピンに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、信号保全
性に関する相互接続のシステム・レベル・テストに関す
るものであり、とりわけ、ほぼ信頼できる条件下におい
て特定のパラメータのテストを行うことによって、特定
の設計要素から信号及びノイズ・マージンに対する影響
を判定することに関するものである。

【０００２】

【発明の背景】従来、パラメータがシステムの信号保全
性及びノイズ・マージンにどの程度影響するかの判定
は、一般に、還元及び敷衍を伴う推定技法によって実施
された。まず、チップまたはチップの問題領域を極めて
単純な事例に還元することによって、一般に、チップが
極めてよく制御された条件下におけるほんの少数のピン
に還元される。この還元によって、チップ回路要素のシ
ミュレーションが可能になる。次に、シミュレーション
結果が、少数のピンに合わせた還元の狭い焦点から、よ
りピン・カウントの多いより一般的な事例、例えば、チ
ップ全体または問題領域に敷衍される。

【０００３】このアプローチは、数年間にわたって有効
に役立つものである。しかし、時間の経過につれて産業
界が発展を遂げると、チップの複雑さが増すため、チッ
プ上のピン数が大幅に増大した。さらに、電流量及びス
イッチされる出力数が、時間の経過につれて指数関数的
に増大した。この結果、この推定技法では、信号及びノ
イズ・マージン測定に関して意義のある結果をもたらす
のに十分なほど、実際のチップ・システムに近いモデル
に敷衍することが可能なシミュレーションは不可能にな
った。

【０００４】推定アプローチでは、還元及びその後の敷
衍に関するパターンとして実際のピン・カウントの多い
デバイスの対称性及び幾何学形状が利用される。例え
ば、ピン・カウントの多いデバイスは、単一象限をなす
ピンまで還元され、従って、領域が、さらに、見つける
ことが可能な最小対称部分まで狭められる。これによっ
て、問題がシミュレーションを可能にするのに十分なほ
ど単純化される。シミュレーションは、その小さいサブ
セット部分についてのみ実行されることになり、従っ
て、その結果を敷衍することによって、チップ全体また
はチップのより大きい領域に関する結果が得られること
になる。

【０００５】このアプローチには、２つの問題がある。
第１に、このアプローチでは、正確な結果を得るのが不
可能になるまで問題が単純化され、第２に、このアプロ
ーチでは、評価が孤立するか、または、単一の問題に制
限される。例えば、クロストークの問題に関して、チッ
プを極めて小さい部分に還元して、クロストークだけし
か検査しなければ、接地跳ね返りまたは接地平面の崩壊
といった、クロストークの一因となる可能性がある、ま
たは、クロストークとの相互作用によって、より悪い複
合事態を生じる可能性のある、他の関連する影響が無視
され、計算結果に反映されないことになる。

【０００６】従って、これらの問題の複合効果が、単純
な問題から敷衍する場合に見落とされると、その事象に
関するタイミング関係の実際的な表現が得られていない
ので、この結果、かなりのエラーが導入されることにな
る。従って、複合事象全体及びそのシステム性能に対す
る影響が正確に反映されないことになる。

【０００７】最も多いのは、過度に悲観的な結果が得ら
れることである。これらの結果から設計されるシステム
は、テクノロジの能力を十分に活用せず、マージンが必
要以上に大きくなる。該システムは、他のシステムに比
べると十分に機能することができない。これを補償する
ため、経験に基づいて、実際には、解析によって示され
ているよりも厳しい要求をシステムに強いることが可能
であることが分かると、設計者は、実際的な結果がどう
なるかを推測または推定して、そうしようと試みる。こ
のアプローチでは、データのシミュレーションによって
支援されるよりも積極果敢な設計が採用されるので、設
計故障の危険を被る場合が多い。

【０００８】また、上述のテスト手順から過度に楽天的
な結果が得られる可能性もある。これらの結果から設計
されるシステムは、テクノロジの能力を超えて酷使する
ので、マージンがほとんどまたは全くなくなるか、負の
マージンになる可能性もある。該システムは、不安定に
なり、頻繁に故障する可能性がある。やはり、経験から
このことが分かると、設計者は、より保守的なアプロー
チを選択し、この結果、より大きい設計マージンを利用
して、誤りの埋め合わせが行われることになる。このシ
ナリオによれば、誤りによる過剰補償のため、市場にお
いて当然得られるはずの競争力がない最終製品を生じる
ことになる。

【０００９】従って、この推定アプローチでは、正確な
結果が得られず、設計者は、システムの真の値に関する
近似を強いられる。該推定アプローチでは、問題のある
ことが分かった場合に、問題のフラグが立てられない。
従って、このアプローチは、チップの複雑さ及びそのピ
ン・カウントの増大のため、挫折し始めている。

【００１１】

【発明の概要】以上の及びその他の目的、特徴、及び、
技術的利点は、複数の個別にプログラム可能な入力／出
力（Ｉ／Ｏ）回路を備えるテスト・チップを利用するシ
ステム及び方法によって実現される。

【００１２】本明細書に解説の本発明によれば、テスト
・チップ上の回路は、Ｉ／Ｏ機能に関して個別にプログ
ラム可能であり、テスト・チップを横切って何回もこの
回路の複製が行われるため、ピン・カウントの極めて多
い専用集積回路（ＡＳＩＣ）デバイスの実際の利用を表
した、同時出力スイッチング（ＳＳＯ）に関する事象パ
ターンの生成、及び、同時入力スイッチング（ＳＳＩ）
に関する受信パターンの生成が可能になる。

【００１３】本発明によれば、テスト時にテスト方法を
リアル・タイムに適合させ、オン・ザ・フライ式に変更
可能な他のＩ／Ｏ位置のパターンが存在する場合に、遷
移するデバイスの任意のピンを調べるテスト状況を生成
するフレキシビリティが得られる。これによって、検査
者は、これらのタイプの事象の複合効果、及び、それら
が、例えば、クロストーク、接地跳ね返り、及び、信号
保全性の問題といった、信号及びノイズ・マージンに関
する設計マージンにどれほどの影響を及ぼすかについて
はるかに豊富なテスト及びはるかに完全な調査を実施す
ることが可能になる。このアプローチによれば、これら
のさまざまな効果の相互作用を組み込みんだ、実際の設
計プロセスに関する１組の簡潔な制約をもたらす、カテ
ゴリに基づく実際の設計マージンのより明確な例が得ら
れる。このプロセスによれば、設計者は、バランスのと
れた設計を実現して、より優れた性能を得ることができ
るようにするため、設計における必要な危険対マージン
の最良の組み合わせを表した、最終設計において用いら
れる１組の設計規則を得ることが可能になる。

【００１４】今日のチップは、ＩＣチップが、第２レベ
ル相互接続層を形成するパッケージに納められて、さら
に、第１レベルまたは主相互接続層を形成するボードに
ソケットまたはハンダ球で取り付けられる、マルチレベ
ル相互接続を行う設計を利用している。本発明は、各相
互接続層における相互作用の調査を可能にする。例え
ば、犠牲（クロストーク受信側）となるように施される
Ｉ／Ｏ位置の選択とトーカ（クロストーク送信側）とな
るように施されるＩ／Ｏ位置の選択を通じて、異なる効
果を分離して取り出すことによって、チップ相互接続層
レベルまたは第２レベルの相互接続層レベルにおけるク
ロストークを調べることが可能である。さらに、事例の
選択または組み合わせによって、各層における物理的近
接のために、クロストークに関する最悪の事例がどこに
位置するかを判定することができる。これによって、設
計者は、最悪の事例の条件下におけるクロストークの全
体的な概要を受信し、異なる条件下における反復測定値
によってその数を分析することが可能になる。設計者
は、各相互接続層レベルから原因となる構成要素を判定
することが可能である。

【００１５】これによって、設計者は、問題が生じる可
能性のある場合の原因となる全ての要素をより十分に理
解することが可能になり、さらに、将来の問題を回避す
るように、パッケージ相互接続の性能に改良を加えて、
個々の設計によって必要とされる適正なマージンが得ら
れるようにすることに関して、どの解決法が最良となり
得るかの明確な示唆が与えられる。

【００１６】これは、極めて単純なアプローチである。
アプローチが単純であることが重要な理由は２つある。
第１の理由は、設計プログラムに着手する時点と実際の
最終システムのための物理的設計が市販される時点との
間の時間内に、テスト・チップが完成されるので、時間
である。従って、テスト・チップにおけるテストは、該
時間フレーム内に実施しなければならない。従って、該
アプローチは、単純で、かつ、容易に実施が可能であ
り、結果が最小限のオーバヘッド及び遅延で得られるも
のでなければならない。これは、得られる情報が、時間
的にクリティカルな最終システムの設計プロセスにフィ
ードバックされるためである。より複雑で凝ったテスト
解決法では、テスト・チップを迅速に実行して、役に立
つデータを獲得できるようにするために必要な迅速なタ
ーン・アラウンドが不可能である。従って、本発明の目
的の１つは、その単純さを保持して、制御論理、基板設
計、及び、データ及び測定値の処理が、全て、最終シス
テム設計に対するフィードバックを実現するのに必要な
時間内に実行できるようにすることであり、従って、該
システムは、その時間を市場のサイクルに合わせること
を目標とすることが可能である。

【００１７】第２の理由は、テストには、時限事象が含
まれるということである。テストの１つは、同時事象を
生じさせようとするが、それを実施するには、テスト回
路は、変動が生じないように、高度な複製を行うことが
必要になる。本発明のアプローチによれば、同時出力ス
イッチングの極めて均一な送出、及び、設計における正
確な最悪の事例の判定に必要な、全体的な電流サージ・
プロフィールを供給する同時入力スイッチングの極めて
均一な捕捉が可能になるので、そうした結果が得られ
る。

【００１８】ここまで、下記の本発明に関する詳細な説
明をより十分に理解することができるように、本発明の
特徴及び技術的利点についてかなり大まか概要を示して
きた。以下では、本発明の請求項の内容を形成する、本
発明の特徴及び利点についてさらに説明を加えることに
する。当業者には明らかなように、開示される概念及び
特定の実施態様は、本発明の前記目的を実施するために
修正を加える、あるいは、他の構造を設計する根拠とし
て、容易に理解することが可能である。やはり、当業者
には明らかなように、こうした同等の構成は、付属の請
求項に記載の本発明の精神及び範囲を逸脱するものでは
ない。

【００１９】

【好適な実施例の説明】図１には、表面実装デバイス
（ＳＭＤ）層１０１、第２レベル相互接続層１０３、及
び、メイン・ボード層１０４から成るサンドイッチ構成
を備えた積層ボード・システム１００が示されている。
これらの層は、それぞれ、互いに固定され、ボール・グ
リッド・アレイ（ＢＧＡ）のボール１０２層によって電
気的に接続されている。メイン・ボード１０４には、複
数ＳＭＤ１０１と相互接続層１０３が取り付けられてい
る。この構成は例示のために示されたものであり、該層
は、ＢＧＡ１０２を用いる代わりに、ソケット（不図
示）または他の取り付け方法を利用することが可能であ
る。さらに、ＳＭＤ１０１は、例えば、パッケージにワ
イヤ・ボンディングを施されるデバイスのような、他の
タイプのデバイスとすることが可能である。

【００２０】ＳＭＤ１０１は、通常、ピン・カウントの
多い、高性能な専用集積回路（ＡＳＩＣ）チップであ
る。ＳＭＤ１０１におけるダイは、第２レベルの相互接
続層１０３に取り付けられるフリップ・チップである、
すなわち、ダイのトランジスタ機構が裏返しにされ、Ｂ
ＧＡ１０２を介して、ダイのパッドが第２レベル相互接
続１０３に取り付けられるということになる。ＢＧＡプ
ロセスは、通常、ＩＢＭによって開発されたＧ４として
知られる標準的なプロセスである。

【００２１】ＳＭＤ層１０１のダイは、それ自体、一般
に４つの金属相互接続層による、多層相互接続回路であ
る。第２レベルの相互接続層１０３は、やはり、８〜１
２層からなる多層相互接続層である。メイン・ボード
は、２０を超える層を備えることが可能である。

【００２２】これらの相互接続層、すなわち、ダイ１０
１、第２レベル１０３、及び、ボード１０４のそれぞれ
に、該層を介して電力を分配する電力及び接地平面と共
に、互いに近接して通る複数信号層が設けられている。
異なる層及び経路が近接していることによって、とりわ
け、デバイスの大部分が同時に遷移する場所では、デバ
イスのエラー動作が生じる可能性がある。

【００２３】例えば、同時出力スイッチング（ＳＳＯ）
事象時には、おそらく３５０もの多数の出力ドライバ
が、おそらく、全て、高にしようとして、同時に駆動を
試みることになる。このＳＳＯ事象によって、低から高
へ遷移する全信号トレースからのキャパシタンス及びイ
ンダクタンスに起因する大量のノイズが発生することに
なる。この結果、システム全体にわたって、接地の跳ね
返り及びクロストークが生じる、すなわち、信号がない
はずの経路に信号が誘導されることになる。

【００２４】同時に、ＳＳＯ事象によって、デバイス
は、チップから電流を送り出すのに必要な電力供給を受
けなければならないので、大量の電力の排出を生じるこ
とになる。電力は、ボード１０４の電力平面から供給さ
れ、第２レベルの相互接続層１０３の平面を通って、ダ
イ１０１に達する。これらの平面を介して供給される電
圧は、それら自体の抵抗、インダクタンス、及び、キャ
パシタンス（ＲＬＣ）特性のために、ＳＳＯ電流排出に
応答して降下する。従って、それらもＳＳＯ事象に反応
することになる。

【００２５】接続点は、各レベルから次のレベルに扇形
に広がる。すなわち、ダイ１０１は、それが取り付けら
れる第２レベル相互接続層１０３ほどサイズが大きくな
いので、ダイ取り付け側における接続ポイントまたはバ
ンプからメイン・ボード取り付け側に扇形に広がること
になる。同様に、第２レベル相互接続層１０３とボード
１０４の間が扇形に広がっている。例えば、一般にサイ
ズが半インチのダイ１０１が、一辺を２インチとするこ
とが可能な第２レベルの相互接続層１０３に取り付けら
れ、相互接続層１０３は、一辺を１８インチとすること
が可能なボード１０４に取り付けられる。

【００２６】例えば、図１には、回路の総合性能、及
び、ダイ１０１における信号と、ボード１０４に送り出
されて、別のダイによって受信されることになる信号の
両方の信号の保全性に影響を及ぼすＲＬＣ特性が極めて
複雑に組み合わせられた、ボード１０４からダイ１０１
に信号と電力の両方を供給し、ダイからボードにそれら
を送り返す３レベル相互接続システムが示されている。

【００２７】図２には、テスト・チップ上に再生される
テスト回路要素２００が示されている。テスト・チップ
は、図１に示すように実装される。該回路要素は、テス
ト機能性を実現する４つのレジスタ２０４、２０５、２
０６、及び、２０７から構成される。これらのレジスタ
は、チップのＩ／Ｏバッファ及びドライバ（不図示）を
介して、個々のチップＩ／Ｏセル位置、すなわち、チッ
プ・ピンを制御する。各Ｉ／Ｏセルは、入力または出力
として機能することが可能である。出力としては、各Ｉ
／Ｏセルは、トライステートにすることが可能であり、
この場合、各Ｉ／Ｏセルが使用可能にならないで、ドラ
イバがトライステートまたは高インピーダンスになる
か、あるいは、各Ｉ／Ｏセルによる駆動が可能で、回路
２００がＩ／Ｏピンを介して信号を送り出すことにな
る。

【００２８】Ｉ／Ｏセルは、チップ１０１から第２レベ
ルの相互接続層１０３に出力を送り込む場合、ＯＤＡＴ
信号ライン２０１を利用するが、この信号が、出力ドラ
イバが高と低のいずれに駆動するかを制御している。同
様に、Ｉ／Ｏセル出力ドライバは、使用可能またはトラ
イステートにすることが可能であり、この状態を制御す
る信号は、ＢＥＮＡ信号２０２である。Ｉ／Ｏセルが出
力しようとしているのではなく、第２レベル相互接続層
１０３からチップ１０１に送られてくる入力信号を受信
しようとしている場合、出力許可が、ＢＥＮＡ信号２０
２によるトライステートを介して除外され、チップに送
られてくる入力は、信号経路ＩＤＡＴ２０８を介してレ
ジスタ２０４に捕捉される。レジスタ２０４によって捕
捉されるデータ値は、走査することができるが、純粋な
テスト状況の場合、データ値は、事象のノイズほど重要
ではない。

【００２９】これらのテスト回路２００は、チップ１０
１上において何回も複製され、結果得られるチップは、
ボード１０４における多重具体化例に用いられる。これ
らのチップのうちの２つは、その一方がドライバになる
ようにセットして、並べて配置することが可能であり、
その出力が使用可能になると、あるパターンを第２のチ
ップすなわち受信側チップに送り出す。受信チップは、
駆動側チップの複製であるが、そのＩ／Ｏ位置は、入力
の受信だけにセットされている。本質的に、駆動側チッ
プは、ＳＳＯにセットされ、受信側チップは、ＳＳＩに
セットされる。

【００３０】ＤＤＩＳ信号ライン２０３によって、設計
者／検査者は、これら２つのチップのセッティングを直
接行うことが可能になる。ハードワイヤードＤＤＩＳ制
御ライン２０３は、デバイス・ピンから、セルの出力ド
ライバを使用可能とトライステートのいずれかにセット
する論理回路に直接通じている。この信号２０３の表明
によって、所定の位置について入力を受信するようにセ
ットすることが可能になる。従って、設計者／検査者
は、チップに対する単一ピン制御信号をセットすること
によって、そのチップのＩ／Ｏ位置の全てまたは一部に
ついて、入力を受信するようにセット・アップすること
が可能になり、また、同時入力スイッチング（ＳＳＩ）
事象を生じさせることが可能になる。

【００３１】チップは、補助制御論理回路（不図示）を
備えており、該回路によって、設計者／検査者は、ＤＤ
ＩＳ信号経路２０３を用いて出力ドライバをトライステ
ートにすることにより、回路のうち特定のものについ
て、入力を受信するようにセットすることが可能にな
る。

【００３２】レジスタ２０７を用いて、個々のセルの出
力ドライバをトライステートにすることも可能である。
走査経路を通じてセルのレジスタ２０７にロードされる
値によって、そのセルのＤＤＩＳ信号経路２０３と走査
信号経路２０９のいずれかが表明されない場合に、該セ
ルの出力ドライバを使用可能にするか、トライステート
にするかが決まる。

【００３３】走査信号経路２０９も、表明されると、走
査操作中、出力ドライバを沈黙状態に保つため、セルの
出力ドライバをトライステートにする。従って、トライ
ステートをセット・アップする方法が３つ存在する。１
つは、デバイス１０１の外部ピンに接続されるハードワ
イヤード制御ＤＤＩＳ信号２０３である。もう１つは、
制御論理回路に通されて、やはり、ＢＥＮＡ２０２信号
を起動するレジスタ２０７からのＱ出力であり、最後
は、ＳＣＡＮ信号２０９によるものである。走査操作に
ついては、この開示においてさらに詳細に後述する。

【００３４】レジスタ２０６は、非常に厳格に同期して
Ｉ／Ｏをトグルし、時間に関して、出力のスイッチング
が同時に生じるようにする手段をもたらす、トグル・レ
ジスタである。レジスタ２０６は、そのＱバーまたはＸ
Ｑ出力がその入力にフィードバックするようにセット・
アップされるので、クロック信号ＣＫ２１０を受信する
毎にトグルすることになる。リセット信号ＲＳＴ２１１
がアクティブ・ローのため、ＳＣＡＮ２０９が低で、Ｒ
ＳＴ２１１がアクティブでない限りは、レジスタ２０６
のＭＵＸは常にＢ側にセットされる。

【００３５】従って、回路１００の全ての具体化例は、
ＲＳＴ２１１の表明によって同じ位相で開始するように
セットすることが可能であり、その後、レジスタ２０６
（並びに、レジスタ２０６の他の全ての具体化例）は、
トグルして、順次オン／オフになるだけである。個々の
回路に関するリセットの表明の仕方を制御することによ
って、回路１００のさまざまな具体化例間におけるさま
ざまな位相関係をセット・アップすることが可能にな
る。

【００３６】トグル・レジスタ２０６の出力は、２つの
場所に送り込まれる。第１に、その出力は、走査入力と
してレジスタ２０７に送り込まれる。第２に、該出力
は、ＭＵＸ２１２のＢ側に送り込まれ、ＯＤＡＴ信号ラ
イン２０１に送られ、チップから送り出される。ＭＵＸ
２１２のＡ、Ｂ側は、ＳＳＯ強制信号ＦＳＳＯ２１３に
よって選択される。ＦＳＳＯ信号２１３は、出力ＯＤＡ
Ｔ２０１を使用可能にし、トグル・レジスタ２０６から
送られてくるＳＳＯ事象信号を選択することによって、
ＳＳＯ事象を強制する。ＦＳＳＯ信号２１３は、また、
ＢＥＮＡ信号２０２を介して出力ドライバの起動も行
う。ＦＳＳＯ信号２１３とトグル・レジスタ２０６を組
み合わせると、回路１００の多数の具体化例をＳＳＯに
セットし、それらを同時にスイッチして、ノイズを発生
させる、極めて簡単な外部スイッチが得られる。該チッ
プは、設計者／検査者が回路のうち特定のものをＳＳＯ
にセットできるようにする補助制御論理回路（不図示）
を備えているであろう。従って、検査者／設計者は、チ
ップ上の回路１００の全てまたは一部をＳＳＯにセット
することができる。

【００３７】この操作を実施するもう１つの方法は、レ
ジスタ対２０４、２０５を用いることである。このプロ
セスによって、レジスタ対２０４、２０５内に納められ
ている、これらの出力に関する個々のビット制御が可能
になる。レジスタ２０４のＱ出力を順次レジスタ２０５
のＤ入力に直接送り込むことによって、これら２つのレ
ジスタ内において特定の値のセット・アップが可能にな
り、回路テストに関する精密なＩ／Ｏ制御が施されるこ
とになる。この構成には、信号発生源のような他の用途
も存在する可能性がある。

【００３８】レジスタ２０５からのＱバーまたはＸＱ出
力は、再反転されると（このアプローチを利用して、レ
ジスタ２０５のＱ出力におけるファン・アウト負荷が低
に保たれる）、ＭＵＸ２１４のＡ側経由で、レジスタ２
０４のＭＵＸのＢ側に送り込まれて、レジスタ２０４の
入力に戻り、走査アクティビティ対非走査アクティビテ
ィの選択が行われて、その後、２０４にフィードバック
される。

【００３９】従って、この２つのレジスタ対２０４、２
０５は、走査セット可能レジスタ対である。２つのレジ
スタは、走査モードにおいて論理「１」をロードするこ
とが可能であり、それによって、出力は定常状態の
「１」を保つことになる。２つのレジスタは、論理
「０」をロードすることが可能であり、それによって低
状態にとどまることになる。この２つのレジスタのレジ
スタについては、レジスタ２０４に論理「１」を、レジ
スタ２０５に論理「０」をロードして、この２つのレジ
スタの組み合わせから立ち上がりエッジの出力が生じる
ようにすることも可能である。この２つのレジスタのレ
ジスタについては、レジスタ２０４に論理「０」を、レ
ジスタ２０５に論理「１」をロードして、この２つのレ
ジスタの組み合わせから立ち下がりエッジの出力が生じ
るようにすることも可能である。従って、このレジスタ
対によって、走査可能にプログラムすることができる、
立ち上がり出力、立ち下がり出力、高の定常状態出力、
または、低の定常状態出力の直接制御が可能になる。こ
れら２つのレジスタによって、設計者／検査者は、ある
設計がなされている任意の出力を既知の状態に保つこと
が可能になる。

【００４０】２つのレジスタ対によって得られるプログ
ラム能力は、回路１００が複製される各個別Ｉ／Ｏ毎に
発揮することが可能である。テストのため、走査である
が、各個別Ｉ／Ｏを別様に動作させることができるよう
に、この回路は、一般に、３５０回以上複製される。そ
れらの出力が、全て、立ち上がり、それらのうちの１つ
が立ち下がるようにすることもできるし、あるいは、そ
れらの出力の全てが立ち上がり、それらのうちの１つ
が、高の定常状態または低の定常状態に保持されるよう
にすることもできるし、あるいは、それらの出力とそれ
らのうちの任意のいくつかの出力との他の任意の組み合
わせが、４つの出力状態のうちの任意の状態になるよう
にすることも可能である。

【００４５】これによって、極めて決定的なテストの大
部分を容易に実施することが可能になり、現実的なノイ
ズ環境事例の評価について優れた分離能力が得られる。
他の出力の全てが低になる場合に、定常状態の高出力に
どれほど大きいマージンがあるかを判定するとか、ノイ
ズ・マージンに対する特定の特性の効果がいかなるもの
であるかを判定するといったように、特定の特性に関し
て直接測定することが可能になる。もう１つの例として
は、ある出力が低にしようとしており、一方、その隣接
出力の全ては高にしようとしている場合のノイズを測定
することを挙げることができる。

【００４６】レジスタ２０４は、入力信号ＩＤＡＴ２０
８も受信する。回路１００が、Ｉ／Ｏバッファを介して
チップに送られてくる入力を受信するようにセット・ア
ップされている場合、出力ドライバが使用禁止になり、
信号は、Ｉ／Ｏデータ入力ラインＩＤＡＴ２０８を介し
て入力され、次のクロック信号ＣＫ２１０と共にレジス
タ２０４にラッチされる。データの読み取りが必要な場
合には、走査モードにおいて、通常の走査経路でレジス
タ２０４の走査を行うことによって、読み取ること可能
である。従って、設計者／検査者は、入力において実際
に受信されたのがどちらのレベルであるかを読み取るこ
とができる。

【００４７】走査モードでロードすると、走査信号ＳＣ
ＡＮ２０９によって、ＭＵＸがＢ側にスイッチされる。
ＭＵＸ規約では、アクティブ・ハイの場合、制御信号
は、Ｂ側である低いほうの入力にスイッチする。従っ
て、ＭＵＸ２１５は、レジスタ２０６の入力としてのス
キャン・イン信号Ｓ＿ＩＮ２１６にスイッチする。Ｓ＿
ＩＮ２１６は、一般に、別の回路ブロックから入力され
るが、いくつかの回路は、Ｓ＿２１６に接続するＳ＿Ｏ
ＵＴ２１７によって互いに連鎖されている。従って、Ｓ
＿ＩＮ２１６は、ＭＵＸ２１５のＢ側、そして、レジス
タ２０６のＭＵＸのＢ側を通って、レジスタ２０６に入
力され、送り込まれる。レジスタ２０６のＱ出力は、分
岐して、レジスタ２０７のＭＵＸのＢ側に送り込まれ
る。レジスタ２０７のＱ出力は、ＭＵＸ２１４のＢ側に
送り込まれ、走査モードで通過して、レジスタ２０４の
ＭＵＸのＢ側に達する。次に、レジスタ２０４のＱ出力
は、レジスタ２０５のＤ入力にフィードバックされる。
レジスタ２０５のＱバーまたはＸＱ出力は、再反転され
て、走査連鎖における反転が防止され、スキャン・アウ
ト・ラインＳ＿２１７によって、Ｓ＿ＩＮ２１６として
の走査連鎖における次の回路１００に送り出される。

【００４８】これによって、走査連鎖においてシーケン
スをなす４つのレジスタが完成する。走査連鎖は、複製
回路１００を互いに接続し、先行回路のスキャン・アウ
ト信号Ｓ＿ＯＵＴ２１７を後続回路１００のスキャン・
イン信号Ｓ＿ＩＮ２１６に接続して、１つの連続した走
査連鎖における全ての回路をリンクすることによって形
成される。この結果、データのスキャン・イン・セット
・アップによって、ＳＳＯ事象に関する出力許可を制御
することが可能になるが、この場合、出力遷移制御のた
めにレジスタ２０４、２０５の開始値がスキャン・イン
される。ＳＳＩ事象に関する入力モードにある場合、こ
の走査連鎖によって、出力ドライバをトライステートに
して、出力が禁止されるようにする状態のレジスタ２０
７に対するスキャン・インが可能になる。走査は、一般
に、入力において捕捉されるものと予測される値とは逆
の値をレジスタ２０４にスキャン・インするためにも利
用される、例えば、ＩＤＡＴに送られてくる入力として
立ち上がりエッジが捕捉されると予測される場合、捕捉
しようとしているものとは逆の状態になるように、レジ
スタにはゼロが送り込まれる。捕捉後、その値は、チッ
プＩ／Ｏセルの出力ドライバから送り出されるチップ出
力として、走査モード時にスキャン・アウトすることが
可能である。

【００４９】留意すべきは、図２は、ＳＳＯ及びＳＳＩ
事象を実施するための実施態様の１つを表したものであ
って、他のレジスタ構成を開発して、ＳＳＯ及びＳＳＩ
機能を実施することも可能であるという点である。

【００５０】本発明及びその利点について詳述してきた
が、もちろん、付属の請求項によって規定された本発明
の精神及び範囲を逸脱することなく、さまざまな変更、
代替、及び、改変を行うことが可能である。

【図面の簡単な説明】

【図１】デバイス層、第２レベルの相互接続層、及び、
メイン・ボード層から成るサンドイッチ構成による積層
ボード・システムを示す図である。

【図２】テスト・チップ上に再生されるテスト回路要素
を示す図である。

【符号の説明】

１００積層ボード・システム１０１表面実装デバイス層１０２ボール・グリッド・アレイ層１０３第２レベル相互接続層１０４メイン・ボード層２００テスト回路要素２０４レジスタ２０５レジスタ２０６レジスタ２０７レジスタ２１２マルチプレクサ２１４マルチプレクサ２１５マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの同様の回路と連係して動
作し、同時出力スイッチング（ＳＳＯ）事象を生じさせ
る回路であって、トグル信号を発生するトグル・レジスタと、信号ピンに接続されて、論理回路を作動させ、その事象
に関する回路からの出力としてトグル信号を選択する信
号ラインが含まれていることを特徴とする、回路。
【請求項２】回路が、一般にチップ・デバイスに配置さ
れた複数の回路の１つであり、信号ピンが、複数の回路の信号ラインの一部に接続され
ている、請求項１に記載の回路。
【請求項３】複数の回路の一部をなす各回路が、それぞ
れのトグル信号を同時に出力し、ＳＳＯ事象を形成す
る、請求項２に記載の回路。
【請求項４】少なくとも１つの同様の回路と連係して動
作し、同時入力スイッチング（ＳＳＩ）事象の発生を可
能にする回路であって、入力／出力（Ｉ／Ｏ）ピンに接続された出力ドライバ
と、信号ピンに接続されて、出力ドライバを使用禁止にし、
回路がその事象に関する入力を受信できるようにする働
きをする信号ラインが含まれていることを特徴とする、回路。
【請求項５】回路が、一般にチップ・デバイスに配置さ
れた複数の回路の１つであり、信号ピンが、複数の回路の信号ラインの一部に接続され
ている、請求項４に記載の回路。
【請求項６】複数の回路の一部をなす各回路によって、
ＳＳＩ事象を生じさせるため、それぞれの出力ドライバ
が使用禁止になる、請求項５に記載の回路。
【請求項７】同時出力スイッチング（ＳＳＯ）事象を生
じさせ、同時入力スイッチング（ＳＳＩ）事象を生じさ
せることによって、ＳＳＯ事象がＳＳＩ事象に送り込ま
れるようにするシステムであって、そのシステムには、
少なくとも２つのチップ・デバイス、すなわち、ＳＳＯ
事象を生じさせるように設定された第１のチップ・デバ
イスと、ＳＳＩ事象を受信するように設定された第２の
チップ・デバイスが含まれており、その中で第１のチッ
プ・デバイスには、第１の信号ピン、第１の入力／出力
（Ｉ／Ｏ）ピン、及び、複数の第１の回路が含まれてお
り、各第１の回路に、トグル信号を発生するトグル・レジスタと、第１の信号
ピンに接続されて、論理回路を作動させ、第１のＩ／Ｏ
ピンを介して第２のチップ・デバイスに送られるＳＳＯ
事象に関する回路からの出力としてトグル信号を選択す
る第１の信号ラインが含まれており、第２のチップ・デ
バイスに、第２の信号ピン、第１のＩ／Ｏピン、及び、
複数の第２の回路が含まれていることと、各第２の回路
に、第２のＩ／Ｏピンに接続された出力ドライバと、第２の信号ピンに接続されて、出力ドライバを使用禁止
にし、第２の回路が第２のＩ／Ｏピンを介して第１のチ
ップ・デバイスからＳＳＩ事象に関する入力を受信でき
るようにする働きをする第２の信号ラインが含まれてい
ることを特徴とする、システム。
【請求項８】第１のチップ・デバイスが、第１の相互接
続層に取り付けられることと、第２のチップ・デバイスが、第２の相互接続層に取り付
けられることと、第１と第２の相互接続層が、メイン・ボードに取り付け
られることと、ＳＳＯ事象及びＳＳＩ事象が、第１と第２のチップ・デ
バイス、第１と第２の相互接続層、及び、メイン・ボー
ドの間におけるノイズ特性のテストに利用されることを
特徴とする、請求項７に記載のシステム。
【請求項９】あるシステムに実装されたチップ・デバイ
スに配置されて、システム設計の特性をテストするため
の回路であって、カスケード構成が施されて、入力信号ラインから入力デ
ータを受信し、出力信号ラインを介して送り出される第
１の出力データに対する精密な制御を加える第１と第２
のレジスタと、同時出力スイッチング（ＳＳＯ）事象時に、出力信号ラ
インを介して送り出される第２の出力データとして用い
られるトグル信号を供給する第３のレジスタと、第１の出力データと第２の出力データの間で選択を行う
ためのマルチプレクサと、第１の信号ピンに接続されて、マルチプレクサに制御を
加え、ＳＳＯ事象中に第１の出力データから第２の出力
データにスイッチさせる第１の信号ラインと、出力信号ラインとＩ／Ｏピンの間に接続された出力ドラ
イバと、第２の信号ピンに接続されて、出力ドライバを使用禁止
にし、回路が同時入力スイッチング（ＳＳＩ）事象に関
する入力を受信できるようにする働きをする第２の信号
ラインと、第２の信号ラインが表明されない場合、出力ドライバを
使用禁止にし、回路がＳＳＩ事象に関する入力を受信で
きるようにする働きをする第４のレジスタが含まれてい
る、回路
【請求項１０】第１のレジスタの出力が、直接第２のレ
ジスタの入力に直列に送り込まれることと、第２のレジスタからの出力が、第１のレジスタの入力に
送り込まれることを特徴とする、請求項９に記載の回路。