JPH0786526B2 - 複数モードのテスト装置 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は半導体回路、より具体的に言えば、公知のシフ
トレジスタ・ラツチを使用したレベル・センシテイブ・
スキヤン・デザイン（Level Sensitive Scan Design）
（電圧レベルを感知する走査方式）（以下LSSDと言う）
のような走査技術を含む回路に関する。

B.従来の技術 パルスのエツジを感知するのではなく、パルスの電圧レ
ベルを感知するLSSDのテスト技術を使用した多くの回路
が知られているが、プロセツサ型の論理回路のような半
導体回路の相対的な完全テストを全体的に与えるために
は、テストに使用する目的だけのために多くのテスト用
のパツド、またはテスト用のピンを必要とする非常に複
雑な回路を使用しなければならない。半導体チツプ上に
益々高い回路密度が要求される最近の技術傾向から見
て、テスト用の複雑な回路の多数のパツドとかピンを設
けるスペースを確保することは容易ではない。

本出願人に係る米国特許第4488259号にはチツプの或る
種の機能をテスト、または制御するために使用する多数
の入／出力パツドを或る程度まで減少する入／出力シフ
トレジスタが開示されている。

米国特許第3771131号はコンピユータ・システムの間に
設けられたテスト・ポイント上のデータをラツチするた
めにレジスタを用いた装置であつて、コンピユータで監
視し、且つ診断する装置が開示されている。

米国特許第4167780号は診断的なチエツクを遂行するの
に使用される走査式の入力方式及び走査式の出力方式の
レジスタを開示している。

1982年のテストに関する国際会議の会報（Proceeding o
f International Test Conference）コモニトスキー
（D.Komonytsky）の「LSSDを使用したLSIの自己テスト
及び信号の分析」（LSI Self−Test Using Level Sensi
tive Scan Design and Signature Analysis）と題する
文献の414頁乃至424頁には、LSSDによるチツプの一次入
力及び内部シフトレジスタ・ラツチに適用できる内部的
にランダムに発生される擬似パターンを使用したビルト
・インの自己テスト方法が記載されている。

C.発明が解決しようとする問題点 本発明の目的は、走査式のテスト技術、即ちLSSDのテス
ト技術による新規な回路を提供することにあり、本発明
の回路は、デザインが簡単であるにも拘らず半導体チツ
プの回路全体のテストをすることができ、テスト用のパ
ツド、またはピンの数が非常に少なく、テスト動作の遅
延が小さく、そして複雑で高価なテスト装置を必要とし
ない。

D.問題点を解決するための手段 本発明の複数モードのテスト装置は、第１、第２及び第
３のセレクタ手段と、単一のシフトレジスタ・ラツチと
を含んでおり、標準的なLSSDを用いた決定用テストを用
いるのが好ましい。上記のセレクタ手段の各々は、出力
端子に接続された第１及び第２のゲート機能付通路の１
つを選択するための制御回路を持つており、そして上記
のシフトレジスタ・ラツチは第１及び第２の入力ポート
と出力端子を持ついる。第１のセレクタ手段と第２のセ
レクタ手段の第１の通路は、テスト中の論理回路のデー
タ出力端子に接続されており、第３のセレクタ手段の出
力は、テスト中の論理回路のデータ入力端子に接続され
ている。ドライバ回路は、第１のセレクタ手段の出力に
接続されている入力端子と、入／出力パッドに接続され
ている出力端子とを有しており、そして、入／出力パッ
ドは、第３のセレクタ手段の第１通路と、第２のセレク
タ手段の第２の通路とに接続されている。シフトレジス
タ・ラツチの第１の入力ポートは第２のセレクタ手段の
出力に接続されており、第２の入力ポートは走査データ
入力手段に接続されており、そして、シフトレジスタ・
ラツチの出力は第１及び第３のセレクタ手段の第２の通
路に接続されている。

E.実施例 第１図は本発明の複数のモードを持つテスト装置の実施
例を示すブロツク図である。本発明のテスト・システム
の実施例の回路は、制御電極、即ちゲート電極を有し、
且つ対角線を持つ矩形によつて示されているCMOS半導体
技術で作られたＰチヤンネル電界効果トランジスタと、
制御電極、即ちゲート電極を有し、且つ対角線を持たな
い矩形によつて示されているＮチヤンネル電界効果トラ
ンジスタを含んでいる。

第１図に示した本発明の複数のモードを持つテスト装置
は、シリコンで作られた半導体チツプ、即ち半導体の基
板10を含んでおり、基板10は、入力データ端子ID、出力
データ端子OD及びラツチされたデータ端子LDを有する例
えばプロセツサ型の論理回路12と、複数モードのテスト
回路14と、入／出力パツド、即ち入／出力端子I/Oが設
けられている。複数モードのテスト回路14は、論理回路
12の出力データ端子ODに接続されている第１の入力端子
D0と、第２の入力端子D1と、出力端子Ｏとを有する破線
で囲まれた第１のセレクタ回路であるセレクタ１を含ん
でいる。３状態ドライバTSDは、セレクタ１の出力Ｏに
接続された入力と、入／出力端子I/Oに接続された出力
と、論理回路12で発生されるパルスが必要に応じて印加
される出力切換え制御端子OEとを含んでいる。シフトレ
ジスタ・ラツチ16は、シフトレジスタ・ラツチ16の第１
段L1と、第１段L1の出力Ｘに接続された入力を有するシ
フトレジスタの第２段L2とを含んでいる。第１段L1は、
走査ポートとも称される第１の入力ポートＩと、データ
・ポートとも称される第２の入力ポートＤとを含んでお
り、第１の入力ポートＩは端子Ａに印加される走査制御
用のＡクロツク・パルスの制御の下で走査データ入力パ
ルスを受け取り、第２の入力ポートＤは、端子Ｃに印加
される走査制御用のＣクロツク・パルクの制御の下で回
路からのデータ信号を受け取る。第１の入力ポートＩは
半導体チツプの論理回路、あるいは他の回路を刺激する
ためのテスト用の目的だけに用いられるが、第２の入力
ポートはチツプの論理回路からの信号を監視するための
テストの間と、通常の動作の間との両方で使用される。
シフトレジスタの第１段L1の出力Ｘに接続されている入
力を持つ第２段L2は、端子Ｂに印加される走査制御用の
Ｂクロツク・パルスで制御される。シフトレジスタ・ラ
ツチ16の第２段L2の出力端子Ｙは、第１のセレクタ１の
第２の入力端子D1と、論理回路12の、ラツチされたデー
タ端子LDと、シフトレジスタ・ラツチのチエイン中の次
のシフトレジスタの第１の入力ポートＩか、または、入
／出力パツドを介して任意の既知の信号テスト装置に接
続される走査データ出力端子SDOに接続される。

第１図にセレクタ２として示した第２のセレクタ回路
は、論理回路12の出力データ端子ODに接続された第１の
入力端子D0と、第２の入力端子D1を有している。セレク
タ２の出力Ｏは、シフトレジスタ・ラツチ16の第１段L1
の第２の入力ポートＤに接続されている。第１図にセレ
クタ３として示した第３のセレクタ回路は、第１の入力
端子D0と、シフトレジスタ・ラツチ16の第２段L2の出力
Ｙに接続された第２の入力端子D1と、論理回路12の入力
データ端子IDに接続された出力端子Ｏとを持つている。
第１図にレベル検出と表示されたブロツクのレベル検出
回路は、入力／出力端子I/Oに接続された入力と、セレ
クタ３の第１の入力端子D0及びセレクタ２の第２の入力
端子D1に接続された出力とを持つている。レベル検知回
路は、単に月並なCMOSインバータか、または任意の公知
の電圧レベルのコンバータでよい。必要に応じて、単に
１対のCMOSインバータでよいバツフア回路を、セレクタ
３の出力端子Ｏと論理回路12の入力データ端子IDとの間
に挿入することが出来る。

３個のセレクタ、即ちセレクタ１、セレクタ２及びセレ
クタ３、またはマルチプレクサ回路は、第１図に示した
ようなCMOS技術によつて作ることが出来る。セレクタ回
路は、第１の入力端子D0及び出力端子Ｏとの間に接続さ
れた第１のＮチヤンネル電界効果トランジスタN1と、Ｎ
チヤンネル電界効果トランジスタN1に対して並列に接続
された第１のＰチヤンネル電界効果トランジスタP1とを
持つ第１の通路、即ち第１のパス・ゲート18と、第２の
入力端子D1及び出力端子Ｏとの間に接続された第２のＮ
チヤンネル電界効果トランジスタN2と、Ｎチヤンネル電
界効果トランジスタN2に対して並列に接続された第２の
Ｐチヤンネル電界効果トランジスタP2とを持つ第２の通
路、即ち第２のパス・ゲート20とを含んでいる。インバ
ータ22は、例えば＋５ボルトの電圧を持つ電源VDDと接
地電位のような基準電圧点との間で、直列的な配列で接
続されている第３のＰチヤンネル電界効果トランジスタ
P3と第３のＮチヤンネル電界効果トランジスタN3とを含
んでいる。インバータ22の出力端子OTは、第１のＮチヤ
ンネル電界効果トランジスタN1の制御電極と、第２のＰ
チヤンネル電界効果トランジスタP2の制御電極とに接続
されている。制御パルスは、第１及び第３のＰチヤンネ
ル電界効果トランジスタP1及びP3の制御電極と、制御回
路として動作する第２及び第３のＮチヤンネル電界効果
トランジスタN2及びN3とに接続されている端子S1に印加
される。この型の回路は1988年12月５日に出願された米
国特許出願第280071号に記載されている。セレクタ１と
同じように、セレクタ２は制御端子S2を持ち、セレクタ
３は制御端子S3を持つていることは注意を要する。これ
らの制御端子S1、S2及びS3は別個に動作することも出来
るし、または、必要に応じて、それらの内の２個を共に
接続して、幾つかの異なつたモードの任意のモードで、
本発明の複数モードのテスト装置を動作することが出来
る。この回路はCMOSのパス・ゲート18及び20を使用して
いるので、信号がパス・ゲートを通過する時の遅延時間
は、例えば0.1ナノ秒のように極めて小さな時間である
ことは注意を払う必要がある。

また、第１図に示されているように、半導体チツプ10と
同じような第２の半導体チツプ、即ち基板10′があり、
基板10′上に入力データ端子ID′及び出力データ端子O
D′を持つメモリ回路12′と、複数モードのテスト回路1
4と同じ複数モードのテスト回路14′と、半導体チツ
プ、即ち基板10上の入／出力端子I/Oに接続されている
入／出力端子I/O′とが形成されている。

次に、第２図及び第３図に示されたパルス図形を参照し
て、本発明の複数モードのテスト装置の動作を以下に説
明する。第２図を参照すると、シフトレジスタ・ラツチ
16の第１段L1及び第２段L2の７個の端子、即ちＩ、Ａ、
Ｄ、Ｃ、Ｘ、Ｂ及びＹに現われる種々の電圧を縦軸に
し、時間の経過を横軸にしたパルスの系列が示されてい
る。第２図から理解できるように、t1時間において、端
子Ｉの走査データの入力信号は低位であり、そして端子
Ｘの電圧は、クロツクＡが高位に転じた時に低位に転じ
るか、または低位に留まり、そして、t2時間において、
端子Ｙの電圧は、クロツクＢが高位に転じた時に低位に
転じるか、または低位に留まる。クロツクＡがオフに転
じた後、端子Ｉの走査データの入力信号は高位に転じ、
そしてt3時間において、クロツクＡは再度、高位に転
じ、端子Ｘの電圧も高位に転じる。t4時間において、ク
ロツクＢが再度、高位に転じた時、端子Ｙの電圧も高位
に転じる。端子Ｄのデータ入力信号が低位である間のt5
時間においてクロツクＣが高位になつた時、端子Ｘの電
圧は低位に転じ、そして、t6時間において、クロツクＢ
が高位になると、端子Ｙの電圧も低位に転じる。

t6時間の後、端子Ｄのデータ入力信号が高位に転じ、そ
してt7時間においてクロツクＣが再度、高位に転じた
時、端子Ｘの電圧もまた高位に転じる。次に、時間t8に
おいて、クロツクＢが高位に転じた時、端子Ｙの電圧も
同様に高位に転じる。要約すると、端子Ａに印加された
クロツク・パルスは、端子Ｉに印加された走査データ入
力信号を端子Ｘで捕捉して保持し、そして、端子Ｂに印
加されたクロツク・パルスは、端子Ｘに印加された信号
を端子Ｙにで捕捉して保持し、そしてまた、端子Ｃに印
加されたクロツク・パルスは、端子Ｄに印加されたデー
タ入力信号を端子Ｘで捕捉して保持する。このようにし
て、データ入力信号及び走査データ入力信号は、第１図
に示された本発明の複数モードのテスト装置中の単一の
シフトレジスタ・ラツチ16を介して通過される。LSSDの
シフトレジスタ・ラツチは、１つのラツチの段L2の出力
端子Ｙを、走査データ入力端子、即ち次のラツチの第１
段L1のピンである端子Ｉに接続することによつて、シフ
トレジスタ、即ち走査通路となるように接続されている
ことは注意を要する。このように接続されたシフトレジ
スタのチエインが１つの走査通路を形成する。データ信
号は、端子Ａの第１のクロツク・パルスを各ラツチに転
送し、次に端子Ｂのクロツク・パルスを各ラツチに転送
することによつて、１つのラツチから次のラツチへ、走
査通路を通つてシフトされる。本発明の複数モードのテ
スト装置の多様性のために、ラツチ全体で構成される走
査通路は、境界走査シフトレジスタと呼ばれる。

本発明の複数モードのテスト装置の動作において、単一
のシフトレジスタ・ラツチは、（ａ）チツプの信号入力
を制御し、そして内部論理回路12のようなオン・チツプ
回路（その半導体チツプに設けられた回路）のテスト用
のチツプ信号出力を監視する能力と、（ｂ）オフ・チツ
プ回路（その半導体チツプ以外に設けられた回路）の駆
動データを供給し、そして半導体チツプ10′上のメモリ
回路のようなオフ・チツプ回路をテストするためのオフ
・チツプ受信データを監視する能力とを持つ境界走査シ
フトレジスタの一部であると考えることが出来る。

第１図に示した本発明の複数モードのテスト装置は、セ
レクタ１、２及び３の制御端子S1、S2及びS3に適当な制
御電圧を印加することによつて、少なくとも４個の異な
つた動作モードで動作させることが出来る。高電位の制
御電圧を、例えば＋５ボルトとして、論理値１で表し、
低電位の制御電圧を、例えば接地電圧、即ち０ボルトと
して論理値０で表わすことによつて、S1＝０は制御端子
S1が低電位であり、S1＝１は制御端子S1が高電位である
と決めることが出来る。

S1＝０であり且つS3＝０である第１の動作モードにおい
て、本発明のシステムは、通常のI/O回路として動作す
ると共に、次のような付加的な動作を行う。この付加的
な動作とは、S2＝０によつて、出力データは、内部論理
回路12によつて後で使用できるようにラツチされ、そし
て、S2＝１によつて、入／出力パツドI/Oのデータが、
内部論理回路12によつて後で使用できるようにラツチさ
れる動作である。３状態ドライバTSDの制御端子OEに与
えられた出力切換え制御電圧が０ボルトの低電位にある
時、３状態ドライバTSDは入／出力パツドI/Oから切り離
されるので、データ信号は、例えば第１図のシステムの
半導体チツプ10′のような離れたチツプ上の外部データ
源から印加することが出来る。レベル検出回路は、デー
タ信号を検出し、そしてそのデータ信号を論理回路12の
入力データ信号として、論理回路12の入力データ端子ID
へ転送する。３状態ドライバTSDの端子OEの出力切換え
制御電圧が高電位、例えば＋５ボルトにある時、３状態
ドライバTSDは、論理回路12からの出力データ信号を入
／出力パツドI/Oに転送するので、このデータ信号は第
１図に示された半導体チツプ10′、または回路カードの
ような離れた回路の相互接続線を介して監視することが
出来る。従つて、入／出力パツドI/Oの使用は、時間的
な多重化が出来ること、換言すれば、パツドI/Oの使用
は、チツプ10の内部論理回路12にデータを入力するのに
動作時間の一部を使用し、そして、チツプ10の論理回路
12からのデータを、チツプ10′のような他のチツプ上に
位置している回路に出力するために動作時間の一部を使
用するような時間的な多重化を可能とすることが理解で
きる。

S1＝１、S2＝０そしてS3＝０である第２のモードの動作
において、本発明のテスト装置は、通常の入力回路と関
連した回路であつて、データがラツチされる出力回路と
して動作する。出力データは、セレクタ１及び３状態ド
ライバTSDを通つて入／出力パツドI/Oに転送される前
に、シフトレジスタ・ラツチ16中にラツチされる。この
第２モードの動作において、第１モードの動作の場合と
同じように、セレクタ３は、信号がレベル検出回路を通
過した後、入／出力パツドI/Oからの信号を、入力端子D
0から出力端子Ｏに伝送する。

第２モードの動作を、より良く理解するために、第３図
を参照して回路動作を説明する。第３図に示されたよう
に、論理回路12の端子ODの出力データが低電位であり、
セレクタ２の端子D0が選択（S2＝０なので）され、そし
てt1時間でクロツクＣが高電位に転じた場合、段L1の出
力端子Ｘの電圧は低電位に転じ、そしてt2時間におい
て、クロツクＢが高電位に転じた時、論理回路12のデー
タをラツチする端子の電圧と同じように、段L2の出力端
子Ｙも低電位になる。３状態ドライバTSDの出力切換え
制御端子OEの電圧がt3時間に高電位に転じ、セレクタ１
の入力端子D1が選択（S1＝０なので）された場合、入／
出力パツドI/Oの電圧は低電位に転じる。t1時間でクロ
ツクＣが低電位に転じた後、出力端子ODの出力データが
高電位に転じ、且つt4時間でクロツクＣが高電位に転じ
た時、シフトレジスタ・ラツチの第１段L1の出力端子Ｘ
の電圧は高電位になり、そして、t5時間でクロツクＢが
高電位に転じた時、入／出力パツドI/Oの電圧も高電位
になる。出力端子ODの出力データがt5時間で再度低電位
に転じ、且つt6時間でクロツクＣが高電位に転じた時、
出力端子Ｘの電圧は低電位になり、そして、クロツクＢ
が高電位に転じた時、データをラツチする端子LDの電圧
はt7時間で高電位に転じる。セレクタ１の入力端子D1が
選択されており、且つ入力端子OEの出力切換え制御パル
スは依然としてオンだから、入／出力パツドI/Oの電圧
も低電位に転じる。要約すると、S1＝１、S2＝０及びS3
＝０の場合、第１図に示した本発明のシステムはラツチ
式の出力回路として動作すると言うことである。セレク
タ２は、出力端子ODからの出力データが印加される端子
D0を選択する。クロツクＣにおいて、シフトレジスタ・
ラツチ16の第１段L1の出力端子Ｘの出力データの電圧レ
ベルが捕捉され保持される。セレクタ１は出力端子Ｙ、
即ちラツチされたデータ端子LDに接続されている端子D1
を選択する。出力切換え制御端子OEが高電位、即ちバイ
ナリ１である時、３状態ドライバTSDはラツチされたデ
ータを入／出力パツドI/Oに転送する。

S1＝１で、且つS2＝１の状態にある第３モードの動作に
おいて、本発明のシステムは、入／出力パツドI/Oに接
続された外部配線のテストをするための相互接続テスト
回路として機能する。半導体チツプ10′上の回路のよう
な外部回路から、入／出力パツドI/Oに印加されたデー
タ信号は、シフトレジスタ・ラツチ16中に蓄えることが
出来、そしてチエツク用のシフトレジスタ・ラツチ16の
走査通路を通して走査される。入／出力パツドI/Oの電
圧を制御するために、バイナリ０またはバイナリ１が、
入力端子Ｉを通つてシフトレジスタ・ラツチ16により走
査され、セレクタ１の入力端子D1を通過し、そして３状
態ドライバTSDによつて入／出力パツドI/Oに転送するこ
とが出来る。入／出力パツドI/O上の外部接続線をテス
トするために、パツドI/O上の信号レベルを監視するこ
とと、信号レベルをパツドI/Oに強制することとの両方
が必要である。セレクタ２は、パツドI/Oからレベル検
出回路を通る信号を受け取る端子D1を選択する。パツド
I/Oに印加された信号は、レベル検出回路とセレクタ２
を通過した後、クロツクＣパルス及びクロツクＢパルス
によつてシフトレジスタ・ラツチ16の出力端子Ｙに蓄え
られる。クロツクＡパルス及びクロツクＢパルスは、端
子Ｙの信号を、走査通路の次の位置に進ませる。

所望の信号レベルを入／出力パツドI/Oに強制するため
に、テスト値０、または１が入力端子Ｉの走査通路を通
つてシフトレジスタ・ラツチ16中でシフトされる。セレ
クタ１はシフトレジスタ・ラツチ16のラツチされたデー
タ端子LD、または端子Ｙから、ラツチされたデータを通
過するために端子D1を選択し、そして３状態ドライバTS
Dは、端子OEの電圧が高電位である時、入／出力パツドI
/Oにその値を転送する。

S1の電圧には関係なく、S2＝０で、S3＝１の状態にある
第４のモードの動作において、本発明のシステムは、内
部論理回路12のビルト・インの自己テスト用のシステム
か、または減少されたピン数でのテスト用のシステムに
構成される。出力データは、シフトレジスタ・ラツチ16
の出力端子Ｙに蓄えられ、そして、シフトレジスタ・ラ
ツチ走査通路を通して監視するために走査される。ま
た、論理回路12に刺激を与えるために、データをシフト
レジスタ・ラツチ16中で走査することも可能である。ビ
ルト・イン自己テストか、または減少されたピン数によ
るテストの何れかを行う場合、内部論理回路12の端子OD
からの出力データが監視出来ることと、論理回路12の端
子LD及びIDにおいて入力データを制御することが出来る
こととが必要である。セレクタ２は、端子ODからの出力
データの電圧レベルが印加される端子D0を選択する。こ
の電圧レベルは次に、クロツクＣパルス及びクロツクＢ
パルスの助けによつてシフトレジスタ・ラツチ16を通過
する。次に、信号を監視するために、クロツクＡ及びＢ
パルスが走査通路を通して信号を転送する。ビルト・イ
ン・テストの場合、走査通路は記号圧縮レジスタに信号
を供給する。多数の監視の結果が記号に圧縮される。論
理回路の端子IDにおける入力データを制御するために、
テスト値０、または１が走査通路を通つてシフトレジス
タ・ラツチ16中でシフトされる。セレクタ３は、シフト
レジスタ・ラツチ16の端子Ｙにおいてラツチされている
データに接続された端子D1を選択し、そしてテスト値を
論理回路12中に転送する。減少されたピン数によるテス
トにおいて、テストに必要なピンは、シフトレジスタ・
ラツチのチエインの最初のラツチに接続されている走査
データ入力（Ｉ）用のピンと、ラツチのチエインの最後
のラツチに接続されている走査データ出力（SDO）用の
ピンだけである。

半導体チツプ10上に与えられた回路14のような複数モー
ドのテスト回路の多重性は、チツプ全体のテストに使用
することができることには、注意を払う必要がある。
又、単一の複数モードのテスト回路14はチツプ10上の入
／出力パツドI/Oに接続されるチツプ10′のような他の
チツプ上に設けられた多数の回路系、論理回路、または
メモリをテストすることを援助するのに用いることが出
来る。

本発明の複数モードのテスト装置の上述の実施例の説明
から、本発明の特徴、即ち（ａ内部論理回路への入力を
制御し、または内部論理回路からの出力を監視するため
の走査可能のラツチが与えられること、（ｂ）入／出力
パツドに印加されるデータを監視し、または入／出力パ
ツドにデータを与えるための走査可能のラツチが与えら
れること、（ｃ）通常の動作の間ラッチをバイパスする
ため伝播遅延が小さいことなどの特徴が理解出来た。ま
た、従来のテスト装置は、１つ、または２つのテストし
か行うことが出来なかつたけれども、本発明のテスト装
置は、半導体チツプの空間の使用が非常に小さいにも拘
らず従来よりも遥かに多くのテストが出来ることには注
意を喚起する必要がある。更に、本発明の回路を使用し
た境界走査、またはオン・チツプ自己テストを実行する
ことによつて、使用されるテスターが複雑になるのを軽
減し、コストの減少を計ることが出来る。出荷した集積
半導体回路チツプの品質の向上は、完成品の全体のコス
トを低下する。本発明により、オフ・チツプ駆動回路の
テスト及び性質が単純化される。また、本発明によつ
て、オフ・チツプの配線及び回路のテストをその場で行
うことを可能とする。

F.発明の効果 以上説明したように、本発明はデザインが簡単であるに
も拘らず半導体チツプの回路全体のテストをすることが
でき、テスト用のパツド、またはピンの数が非常に少な
く、テスト動作の遅延が小さく、そして複雑で高価なテ
スト装置を必要としないLSSDのテスト技術によつて新規
な回路を提供する。

【図面の簡単な説明】

第１図は本発明のテスト装置のブロツク図、第２図は本
発明のテスト装置に用いられるシフトレジスタ・ラツチ
の動作を説明するために用いられるパルスのタイミング
図、第３図は本発明のテスト装置の１つのモードを説明
するのに用いられるパルスのタイミング図である。 10、10′……半導体チツプ、12……内部論理回路、12′
……メモリ回路、14、14′……複数モードのテスト回
路、16……シフトレジスタ・ラツチ、18……セレクタの
第１の通路、20……セレクタの第２の通路、D0……セレ
クタの第１の入力端子、D1……セレクタの第２の端子、
Ｏ……セレクタの出力端子、I/O、I/O′……入／出力端
子、OD……出力データ端子、ID……入力データ端子、LD
……ラツチされたデータ端子、Ｉ……シフトレジスタ・
ラツチの第１の入力ポート（走査データ入力端子）、Ｄ
……シフトレジスタ・ラツチの第２の入力ポート（デー
タ入力端子）OE……出力切換え制御端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステイブン・フレデリツク・オークランド アメリカ合衆国ヴアーモント州コルチエス ター、ノーウエイ・ドライブ７番地

Claims (4)

【特許請求の範囲】
1. 【請求項１】（ａ）出力端子と、第１及び第２の信号
   を、各々、上記出力端子へ転送するゲート機能を含む第
   １及び第２の通路と、該通路の１つを選択するための制
   御回路とを、各々、有する第１、第２及び第３のセレク
   タ手段と、 （ｂ）上記第１のセレクタ手段の上記第１の通路及び上
   記第２のセレクタ手段の上記第１の通路に接続された出
   力データ端子と、 （ｃ）上記第３のセレクタ手段の上記出力端子に接続さ
   れた入力データ端子と、 （ｄ）上記第３のセレクタ手段の上記第１の通路及び上
   記第２のセレクタ手段の上記第２の通路に接続された入
   ／出力パッドと、 （ｅ）上記第１のセレクタ手段の上記出力端子に接続さ
   れた入力端子と、上記入／出力パッドに接続された出力
   端子とを有するドライバと、 （ｆ）クロック手段と、第１及び第２の入力ポートと、
   出力端子とを有するシフトレジスタ・ラッチとを具備
   し、 （ｆ−１）上記第１の入力ポートは、上記第２のセレク
   タ手段の上記出力端子に接続されていること、上記第２
   の入ポートは走査データ入力手段に接続されているこ
   と、上記シフトレジスタ・ラッチの上記出力端子は、上
   記第１のセレクタ手段の上記第２の通路及び上記第３の
   セレクタ手段の上記第２の通路に接続されていること、 より成る複数モードのテスト装置。
2. 【請求項２】入／出力パッド及び第３セレクタ手段の第
   １の通路の間に、レベル検出回路が設けられている請求
   項１に記載のテスト装置。
3. 【請求項３】ドライバは、入／出力パッドとの間の電気
   的な接続又は遮断を制御するための信号を受理する出力
   切換え制御端子を有する３状態ドライバである請求項１
   に記載のテスト装置。
4. 【請求項４】各セレクタ手段のゲート機能を含む第１及
   び第２の各通路は、並列接続された１対のＮ及びＰチャ
   ンネルの電界効果トランジスタから構成されている請求
   項１に記載のテスト装置。