JPH1168734A - インタリーブ装置およびデインタリーブ装置 - Google Patents
インタリーブ装置およびデインタリーブ装置Info
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- JPH1168734A JPH1168734A JP9228081A JP22808197A JPH1168734A JP H1168734 A JPH1168734 A JP H1168734A JP 9228081 A JP9228081 A JP 9228081A JP 22808197 A JP22808197 A JP 22808197A JP H1168734 A JPH1168734 A JP H1168734A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 29
- 238000004891 communication Methods 0.000 claims description 16
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
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- Mobile Radio Communication Systems (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路構成でインタリーブ回路を有効に
利用してデータに対する秘匿も行う。 【解決手段】 入力データ100 がCPU 2Tに入力される
と、同期パターン発生命令信号22を発生し、同期パター
ン発生回路５に与え、同期パターン発生命令信号22に基
づき送信のための同期パターン51を発生し送信する。CP
U 2Tは、同期パターンの内容構成に対応したインタリー
ブの深さデータをテーブル200 に従いインタリーブの深
さのデータ21としてレジスタ回路３に与え、インタリー
ブの深さデータ31を読み出し制御回路13T に与える。入
力データ100 がバッファメモリ回路11T に与えられる
と、書き込み制御回路12T は入力データ100 を入力順番
にバッファメモリ回路11T に書き込む。読み出し制御回
路13T は、レジスタ回路3Tから与えられるインタリーブ
の深さデータ31に基づき読み出しパターンを決定し、読
み出しに必要な読み出しアドレス131 をバッファメモリ
回路11T に与え読み出しを行う。
利用してデータに対する秘匿も行う。 【解決手段】 入力データ100 がCPU 2Tに入力される
と、同期パターン発生命令信号22を発生し、同期パター
ン発生回路５に与え、同期パターン発生命令信号22に基
づき送信のための同期パターン51を発生し送信する。CP
U 2Tは、同期パターンの内容構成に対応したインタリー
ブの深さデータをテーブル200 に従いインタリーブの深
さのデータ21としてレジスタ回路３に与え、インタリー
ブの深さデータ31を読み出し制御回路13T に与える。入
力データ100 がバッファメモリ回路11T に与えられる
と、書き込み制御回路12T は入力データ100 を入力順番
にバッファメモリ回路11T に書き込む。読み出し制御回
路13T は、レジスタ回路3Tから与えられるインタリーブ
の深さデータ31に基づき読み出しパターンを決定し、読
み出しに必要な読み出しアドレス131 をバッファメモリ
回路11T に与え読み出しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、インタリーブ装置
およびデインタリーブ装置に関し、例えば、通信システ
ムにおけるインタリーブ回路およびデインタリーブ回路
を使用した装置に関する。
およびデインタリーブ装置に関し、例えば、通信システ
ムにおけるインタリーブ回路およびデインタリーブ回路
を使用した装置に関する。
【０００２】
【従来の技術】デジタル自動車電話のためのデジタル無
線通信装置では、バースト状にデータエラーが発生する
ため、インタリーブ回路によってエラーデータを分散化
している。エラーデータを分散化するのは、誤り訂正回
路のエラーデータに対する誤り訂正能力を高めるためで
ある。また、インタリーブとは、送信データを一定の規
則に従った方法で一度バッファに格納後、順序を換えて
読み出しすることである。
線通信装置では、バースト状にデータエラーが発生する
ため、インタリーブ回路によってエラーデータを分散化
している。エラーデータを分散化するのは、誤り訂正回
路のエラーデータに対する誤り訂正能力を高めるためで
ある。また、インタリーブとは、送信データを一定の規
則に従った方法で一度バッファに格納後、順序を換えて
読み出しすることである。
【０００３】図２は、インタリーブの一例の方法を説明
する図である。この図２において、情報ビットY1〜Y48
は、インタリーブのためのバッファ回路への書き込みに
おいては、横方法（行方向）Y1、Y2、Y3、Y4、Y5、Y6、
Y7、Y8、・・・・、Y9からY16 へ、Y17 からY24 へ、Y25 か
らY32 へ、Y33 からY40 へ、Y41 からY48 の方向に順番
に書き込みを行い、インタリーブの深さを６としてい
る。そして、インタリーブの読み出しは、深さ方向（縦
方向、列方向）にY1、Y9、Y17 、Y25 、Y33 、Y41 、・・
・・、Y2からY42 へ、Y3からY43 へ、Y4からY44 へ、Y5か
らY45 へ、Y6からY46 へ、Y7からY47 へ、Y8からY48 の
方向に順番に読み出しを行いインタリーブを行う。
する図である。この図２において、情報ビットY1〜Y48
は、インタリーブのためのバッファ回路への書き込みに
おいては、横方法（行方向）Y1、Y2、Y3、Y4、Y5、Y6、
Y7、Y8、・・・・、Y9からY16 へ、Y17 からY24 へ、Y25 か
らY32 へ、Y33 からY40 へ、Y41 からY48 の方向に順番
に書き込みを行い、インタリーブの深さを６としてい
る。そして、インタリーブの読み出しは、深さ方向（縦
方向、列方向）にY1、Y9、Y17 、Y25 、Y33 、Y41 、・・
・・、Y2からY42 へ、Y3からY43 へ、Y4からY44 へ、Y5か
らY45 へ、Y6からY46 へ、Y7からY47 へ、Y8からY48 の
方向に順番に読み出しを行いインタリーブを行う。
【０００４】また、通信の秘匿性を高めるために、送信
データをランダム化する技術がある。従来の秘匿の方法
としては、PN（Pseudo random Number：疑似乱数）符号
によるスクランブル回路などを使用して行っている。
データをランダム化する技術がある。従来の秘匿の方法
としては、PN（Pseudo random Number：疑似乱数）符号
によるスクランブル回路などを使用して行っている。
【０００５】図３は、送信データをランダム化するため
のスクランブルパターンの生成方法の説明を行うための
図である。この図３において、スクランブルパターン生
成回路は、シフトレジスタS0〜S8と、シフトレジスタS0
の出力信号とシフトレジスタS4の出力信号とを排他的論
理和演算を行い、シフトレジスタS8の信号を更新する排
他的論理和回路EOR とから構成されている。シフトレジ
スタS0〜S8に最初に何らかの初期信号を設定しておき、
その後、１クロックでシフトさせるごとに排他的論理和
結果でシフトレジスタS8の値を更新することによって、
シフトレジスタS0〜S8に格納される信号の値がでたらめ
な値に変化し、このでたらめの変化した値を、シフトレ
ジスタS0からスクランブルパターン信号SKP を取り出
し、送信データのランダム化に使用することができる。
のスクランブルパターンの生成方法の説明を行うための
図である。この図３において、スクランブルパターン生
成回路は、シフトレジスタS0〜S8と、シフトレジスタS0
の出力信号とシフトレジスタS4の出力信号とを排他的論
理和演算を行い、シフトレジスタS8の信号を更新する排
他的論理和回路EOR とから構成されている。シフトレジ
スタS0〜S8に最初に何らかの初期信号を設定しておき、
その後、１クロックでシフトさせるごとに排他的論理和
結果でシフトレジスタS8の値を更新することによって、
シフトレジスタS0〜S8に格納される信号の値がでたらめ
な値に変化し、このでたらめの変化した値を、シフトレ
ジスタS0からスクランブルパターン信号SKP を取り出
し、送信データのランダム化に使用することができる。
【０００６】
【発明が解決しようとする課題】一般に、無線通信装置
は有線と比較して傍受されやすいため、秘匿機能を備え
なければならない。特に秘匿機能が要求される無線通信
では、複数の秘匿機能を組み合わせて情報が漏れないよ
うにすることが望まれている。
は有線と比較して傍受されやすいため、秘匿機能を備え
なければならない。特に秘匿機能が要求される無線通信
では、複数の秘匿機能を組み合わせて情報が漏れないよ
うにすることが望まれている。
【０００７】秘匿機能は、いろいろな形で実現できる
が、たとえば、ハードウエア回路で実現する場合には、
専用の処理回路（たとえば、論理回路など）が必要にな
り、コストや実装面積が大きくなる問題があった。ま
た、ソフトウエアで秘匿を行う場合は、処理能力の大小
にもよるが、ハードウエアの処理回路と比較して処理時
間が長くなり易く、このため伝送遅延が大きくなりがち
であった。
が、たとえば、ハードウエア回路で実現する場合には、
専用の処理回路（たとえば、論理回路など）が必要にな
り、コストや実装面積が大きくなる問題があった。ま
た、ソフトウエアで秘匿を行う場合は、処理能力の大小
にもよるが、ハードウエアの処理回路と比較して処理時
間が長くなり易く、このため伝送遅延が大きくなりがち
であった。
【０００８】このようなことから、簡単な回路構成でイ
ンタリーブ回路およびデインタリーブ回路を有効に利用
してデータに対する秘匿も行うことができるインタリー
ブ装置およびデインタリーブ装置の実現が要請されてい
る。
ンタリーブ回路およびデインタリーブ回路を有効に利用
してデータに対する秘匿も行うことができるインタリー
ブ装置およびデインタリーブ装置の実現が要請されてい
る。
【０００９】
【課題を解決するための手段】そこで、本発明によれ
ば、所定のデータ長の入力データをため込みインタリー
ブを行い、インタリーブ結果のデータを送信するインタ
リーブバッファメモリ手段を含むインタリーブ装置は、
一つの所定のデータ長の入力データに対するインタリー
ブを行うごとにインタリーブの深さを変化させるため、
インタリーブバッファメモリ手段におけるインタリーブ
の深さを更新し、この更新されたインタリーブの深さに
基づき読み出しアドレスを生成し、インタリーブバッフ
ァメモリ手段に与えるインタリーブ深さ更新手段と、更
新したインタリーブの深さを表すデータを送信するイン
タリーブ深さデータ送信手段とを含む。
ば、所定のデータ長の入力データをため込みインタリー
ブを行い、インタリーブ結果のデータを送信するインタ
リーブバッファメモリ手段を含むインタリーブ装置は、
一つの所定のデータ長の入力データに対するインタリー
ブを行うごとにインタリーブの深さを変化させるため、
インタリーブバッファメモリ手段におけるインタリーブ
の深さを更新し、この更新されたインタリーブの深さに
基づき読み出しアドレスを生成し、インタリーブバッフ
ァメモリ手段に与えるインタリーブ深さ更新手段と、更
新したインタリーブの深さを表すデータを送信するイン
タリーブ深さデータ送信手段とを含む。
【００１０】また、本発明によれば、インタリーブ装置
からの送信データを受信し、デインタリーブを行うデイ
ンタリーブ装置は、インタリーブ結果の送信データをた
め込み、読み出しアドレスを与えられることによってデ
インタリーブを行い、デインタリーブ結果のデータを出
力するデインタリーブバッファメモリ手段と、インタリ
ーブの深さを表すデータを受信し、このインタリーブの
深さを表すデータに基づきデインタリーブバッファメモ
リ手段にため込まれているデータを読み出すための読み
出しアドレスを生成しデインタリーブバッファメモリ手
段に与える読み出しアドレス生成手段とを含む。
からの送信データを受信し、デインタリーブを行うデイ
ンタリーブ装置は、インタリーブ結果の送信データをた
め込み、読み出しアドレスを与えられることによってデ
インタリーブを行い、デインタリーブ結果のデータを出
力するデインタリーブバッファメモリ手段と、インタリ
ーブの深さを表すデータを受信し、このインタリーブの
深さを表すデータに基づきデインタリーブバッファメモ
リ手段にため込まれているデータを読み出すための読み
出しアドレスを生成しデインタリーブバッファメモリ手
段に与える読み出しアドレス生成手段とを含む。
【００１１】このような構成を採ることで、非常に簡単
な装置構成で入力データに対するインタリーブを行うと
同時に一つの所定長データごとにインタリーブの深さが
更新されるので、秘匿効果をもたらすことができる。そ
して、デインタリーブ装置では、インタリーブの深さを
表すデータを受信することで、デインタリーブのための
深さを認識し、このデインタリーブの深さに基づきデイ
ンタリーブバッファメモリ手段にため込まれたデータを
デインタリーブしながら復号して読み出すことができる
ので、デインタリーブの構成も非常に簡単にすることが
できる。
な装置構成で入力データに対するインタリーブを行うと
同時に一つの所定長データごとにインタリーブの深さが
更新されるので、秘匿効果をもたらすことができる。そ
して、デインタリーブ装置では、インタリーブの深さを
表すデータを受信することで、デインタリーブのための
深さを認識し、このデインタリーブの深さに基づきデイ
ンタリーブバッファメモリ手段にため込まれたデータを
デインタリーブしながら復号して読み出すことができる
ので、デインタリーブの構成も非常に簡単にすることが
できる。
【００１２】
【発明の実施の形態】次に本発明の好適な実施例を図面
を用いて説明する。本実施例においては、インタリーブ
の読み出しパターンを決める深さを可変にし、送信デー
タをランダム化するように構成する。また、通信毎に読
み出しパターンを深さ設定レジスタに設定することによ
って、秘匿機能を高めるように構成する。
を用いて説明する。本実施例においては、インタリーブ
の読み出しパターンを決める深さを可変にし、送信デー
タをランダム化するように構成する。また、通信毎に読
み出しパターンを深さ設定レジスタに設定することによ
って、秘匿機能を高めるように構成する。
【００１３】より詳細には、従来、インタリーブ回路
は、インタリーブの深さを固定にして、上述したように
エラーデータの分散化を行うことを目的としているが、
本発明によれば、インタリーブの深さを可変にすること
によって、エラーデータの分散化と共に秘匿機能に利用
することが可能になる。これによって、ハードウエア回
路の追加を最小限にして、伝送のための処理遅延を極力
最小限にさせる。
は、インタリーブの深さを固定にして、上述したように
エラーデータの分散化を行うことを目的としているが、
本発明によれば、インタリーブの深さを可変にすること
によって、エラーデータの分散化と共に秘匿機能に利用
することが可能になる。これによって、ハードウエア回
路の追加を最小限にして、伝送のための処理遅延を極力
最小限にさせる。
【００１４】図１は、本発明の実施例のインタリーブ回
路によるデータに対する秘匿を行うインタリーブ装置70
の機能構成図である。この図１において、本インタリー
ブ装置70は基本的には、入力データ100 に対するインタ
リーブを施すと共に入力データ100 に対するデータ秘匿
も同時に行い送信データ110 を出力するインタリーブ回
路1Tと、このインタリーブ回路1Tにおけるインタリーブ
の深さデータ31を設定し、インタリーブ回路1Tに与える
インタリーブ深さ設定レジスタ回路3Tと、このインタリ
ーブ深さ設定レジスタ回路3Tに与えるインタリーブの深
さのデータ21を生成し、インタリーブ深さ設定レジスタ
回路3Tに供給するCPU 回路2Tと、このCPU 回路2Tからの
同期パターン発生命令信号22に基づき同期パターン51を
発生し送信信号として出力する同期パターン発生回路５
とから構成されている。
路によるデータに対する秘匿を行うインタリーブ装置70
の機能構成図である。この図１において、本インタリー
ブ装置70は基本的には、入力データ100 に対するインタ
リーブを施すと共に入力データ100 に対するデータ秘匿
も同時に行い送信データ110 を出力するインタリーブ回
路1Tと、このインタリーブ回路1Tにおけるインタリーブ
の深さデータ31を設定し、インタリーブ回路1Tに与える
インタリーブ深さ設定レジスタ回路3Tと、このインタリ
ーブ深さ設定レジスタ回路3Tに与えるインタリーブの深
さのデータ21を生成し、インタリーブ深さ設定レジスタ
回路3Tに供給するCPU 回路2Tと、このCPU 回路2Tからの
同期パターン発生命令信号22に基づき同期パターン51を
発生し送信信号として出力する同期パターン発生回路５
とから構成されている。
【００１５】インタリーブ回路1Tは基本的には、入力デ
ータ100 をため込みインタリーブおよび入力データ100
に対するデータ秘匿とを行うための一時記憶手段として
のインタリーブバッファメモリ回路11T と、入力データ
100 をインタリーブバッファメモリ回路11T に書き込む
ための書き込みアドレス121 を供給する書き込み制御回
路12T と、インタリーブ深さ設定レジスタ回路3Tから供
給されるインタリーブの深さデータ31に基づきインタリ
ーブバッファメモリ回路11T からデータの読み出しパタ
ーンを決定し読み出しアドレス131 をインタリーブバッ
ファメモリ回路11T に与える読み出し制御回路13T とか
ら構成されている。
ータ100 をため込みインタリーブおよび入力データ100
に対するデータ秘匿とを行うための一時記憶手段として
のインタリーブバッファメモリ回路11T と、入力データ
100 をインタリーブバッファメモリ回路11T に書き込む
ための書き込みアドレス121 を供給する書き込み制御回
路12T と、インタリーブ深さ設定レジスタ回路3Tから供
給されるインタリーブの深さデータ31に基づきインタリ
ーブバッファメモリ回路11T からデータの読み出しパタ
ーンを決定し読み出しアドレス131 をインタリーブバッ
ファメモリ回路11T に与える読み出し制御回路13T とか
ら構成されている。
【００１６】CPU 回路2Tは、インタリーブの深さのデー
タ21および同期パターン発生命令信号22を発生するため
に、同期パターンとインタリーブの深さデータとの対応
関係をテーブル200 にしたインタリーブの深さテーブル
200 を備えている。図４は、このインタリーブの深さテ
ーブル200 の説明図である。
タ21および同期パターン発生命令信号22を発生するため
に、同期パターンとインタリーブの深さデータとの対応
関係をテーブル200 にしたインタリーブの深さテーブル
200 を備えている。図４は、このインタリーブの深さテ
ーブル200 の説明図である。
【００１７】この図４において、この同期パターンは、
たとえば、公共デジタル通信システム（財団法人電波シ
ステム開発センタが標準化した仕様であるRCR-STD-39A
）の場合は、スロット番号０〜３と、機能チャネルと
の構成によって決定される。機能チャネルの中は、制御
チャネルと、同期バーストと、通信チャネルとから構成
される。これらの設定内容によって同期パターンが決定
される。この同期パターンの設定内容に応じて異なるイ
ンタリーブの深さデータをテーブル200 に設定し、イン
タリーブの深さのデータ21としてインタリーブ深さ設定
レジスタ回路３に与えるとよい。
たとえば、公共デジタル通信システム（財団法人電波シ
ステム開発センタが標準化した仕様であるRCR-STD-39A
）の場合は、スロット番号０〜３と、機能チャネルと
の構成によって決定される。機能チャネルの中は、制御
チャネルと、同期バーストと、通信チャネルとから構成
される。これらの設定内容によって同期パターンが決定
される。この同期パターンの設定内容に応じて異なるイ
ンタリーブの深さデータをテーブル200 に設定し、イン
タリーブの深さのデータ21としてインタリーブ深さ設定
レジスタ回路３に与えるとよい。
【００１８】次に、図１のインタリーブ装置70の動作を
説明する。先ず、送信しようとするインタリーブ前およ
び秘匿前の入力データ100 がインタリーブ回路1Tおよび
CPU2Tに入力されると、CPU 2Tは、スロット番号、機能
チャネルを設定し、同期パターン発生命令信号22を発生
し、同期パターン発生回路５に与える。これによって、
同期パターン発生回路５は、同期パターン発生命令信号
22に基づき送信のための同期パターン51を発生し送信す
る。同期パターン51は、一回の通信ごとに異なる内容の
パターンを出力するとよい。
説明する。先ず、送信しようとするインタリーブ前およ
び秘匿前の入力データ100 がインタリーブ回路1Tおよび
CPU2Tに入力されると、CPU 2Tは、スロット番号、機能
チャネルを設定し、同期パターン発生命令信号22を発生
し、同期パターン発生回路５に与える。これによって、
同期パターン発生回路５は、同期パターン発生命令信号
22に基づき送信のための同期パターン51を発生し送信す
る。同期パターン51は、一回の通信ごとに異なる内容の
パターンを出力するとよい。
【００１９】同期パターン51の送信後、CPU 2Tは、同期
パターンの内容構成に対応したインタリーブの深さデー
タをインタリーブの深さテーブル200 にしたがいインタ
リーブの深さのデータ21としてインタリーブ深さ設定レ
ジスタ回路３に与える。このインタリーブ深さ設定レジ
スタ回路3Tは、インタリーブの深さのデータ21を更新さ
れない限り保持すると共に、インタリーブの深さデータ
31を読み出し制御回路13T に与える。
パターンの内容構成に対応したインタリーブの深さデー
タをインタリーブの深さテーブル200 にしたがいインタ
リーブの深さのデータ21としてインタリーブ深さ設定レ
ジスタ回路３に与える。このインタリーブ深さ設定レジ
スタ回路3Tは、インタリーブの深さのデータ21を更新さ
れない限り保持すると共に、インタリーブの深さデータ
31を読み出し制御回路13T に与える。
【００２０】一方、入力データ100 は、インタリーブバ
ッファメモリ回路11T に与えられると、書き込み制御回
路12T は、入力データ100 を入力順番にバッファメモリ
回路に書き込んでゆく。すなわち、上述の図２に示すよ
うにY1からY48 まで順番に書き込んでゆく。そして、Y1
からY48 まで書き込まれると、読み出し制御回路13T
は、インタリーブ深さ設定レジスタ回路3Tから与えられ
るインタリーブの深さデータ31に基づき読み出しパター
ンを決定し、読み出しに必要な読み出しアドレス131 を
インタリーブバッファメモリ回路11T に与える。
ッファメモリ回路11T に与えられると、書き込み制御回
路12T は、入力データ100 を入力順番にバッファメモリ
回路に書き込んでゆく。すなわち、上述の図２に示すよ
うにY1からY48 まで順番に書き込んでゆく。そして、Y1
からY48 まで書き込まれると、読み出し制御回路13T
は、インタリーブ深さ設定レジスタ回路3Tから与えられ
るインタリーブの深さデータ31に基づき読み出しパター
ンを決定し、読み出しに必要な読み出しアドレス131 を
インタリーブバッファメモリ回路11T に与える。
【００２１】すなわち、読み出し制御回路13T は、イン
タリーブ深さ設定レジスタ回路3Tからインタリーブの深
さデータ31として例えば、深さ８のデータを与えられて
いる場合は、図６に示すように、Y1、Y7、Y13 、Y19 、
Y25 、Y31 、Y37 、Y43 、・・・・、Y2からY44 へ、Y3から
Y45 へ、Y4からY46 へ、Y5からY47 へ、Y6からY48 の順
番に読み出すことで、入力された順番とは全くでたらめ
な順番に読み出し、送信データ110 として出力する。
タリーブ深さ設定レジスタ回路3Tからインタリーブの深
さデータ31として例えば、深さ８のデータを与えられて
いる場合は、図６に示すように、Y1、Y7、Y13 、Y19 、
Y25 、Y31 、Y37 、Y43 、・・・・、Y2からY44 へ、Y3から
Y45 へ、Y4からY46 へ、Y5からY47 へ、Y6からY48 の順
番に読み出すことで、入力された順番とは全くでたらめ
な順番に読み出し、送信データ110 として出力する。
【００２２】また、読み出し制御回路13T は、インタリ
ーブ深さ設定レジスタ回路3Tからインタリーブの深さデ
ータ31として例えば、インタリーブ深さ７のデータを与
えられている場合は、図７に示すように、Y1、Y8、Y15
、Y22 、Y29 、Y36 、Y43 、・・・・、Y2からY44 へ、Y3
からY45 へ、Y4からY46 へ、Y5からY47 へ、Y6からY48
の順番に読み出すことで、図６のインタリーブ深さ８と
は異なる順番でしかも入力された順番とも全く異なるで
たらめな順番に読み出し、送信データ110 として出力す
ることができる。
ーブ深さ設定レジスタ回路3Tからインタリーブの深さデ
ータ31として例えば、インタリーブ深さ７のデータを与
えられている場合は、図７に示すように、Y1、Y8、Y15
、Y22 、Y29 、Y36 、Y43 、・・・・、Y2からY44 へ、Y3
からY45 へ、Y4からY46 へ、Y5からY47 へ、Y6からY48
の順番に読み出すことで、図６のインタリーブ深さ８と
は異なる順番でしかも入力された順番とも全く異なるで
たらめな順番に読み出し、送信データ110 として出力す
ることができる。
【００２３】このようにして送信された同期パターン51
および送信データ110 は、受信側のデインタリーブ装置
70に与えられ、デインタリーブおよびデータ秘匿に対す
る復号を行う。
および送信データ110 は、受信側のデインタリーブ装置
70に与えられ、デインタリーブおよびデータ秘匿に対す
る復号を行う。
【００２４】図５は、受信側で使用されるデインタリー
ブ装置80の機能構成図である。この図５において、デイ
ンタリーブ装置80は、基本的に次のような要素から構成
されている。すなわち、送信側からの同期パターンを受
信し、同期パターン検出信号41をCPU 回路2Rに与えるた
めの同期パターン検出回路４と、図１のインタリーブ装
置70のCPU 回路2Tと同じように図４に示すようなインタ
リーブの深さテーブルをデインタリーブの深さテーブル
200Aとして備えており、同期パターン検出信号41を読み
取り、デインタリーブの深さテーブル200Aから検出した
同期パターンに対応するデインタリーブの深さデータを
選択し、デインタリーブの深さのデータ21A をデインタ
リーブ深さ設定レジスタ回路3Rに与えるCPU 回路2Rと、
デインタリーブ回路1Rにおけるデインタリーブの深さデ
ータ31A を設定しデインタリーブ回路1Rに与えるデイン
タリーブ深さ設定レジスタ回路3Rと、受信したデータ11
0をデインタリーブの深さデータ31A に基づきデインタ
リーブすると共に秘匿に対する復号を行い復号データ10
0 を出力するデインタリーブ回路1Rである。
ブ装置80の機能構成図である。この図５において、デイ
ンタリーブ装置80は、基本的に次のような要素から構成
されている。すなわち、送信側からの同期パターンを受
信し、同期パターン検出信号41をCPU 回路2Rに与えるた
めの同期パターン検出回路４と、図１のインタリーブ装
置70のCPU 回路2Tと同じように図４に示すようなインタ
リーブの深さテーブルをデインタリーブの深さテーブル
200Aとして備えており、同期パターン検出信号41を読み
取り、デインタリーブの深さテーブル200Aから検出した
同期パターンに対応するデインタリーブの深さデータを
選択し、デインタリーブの深さのデータ21A をデインタ
リーブ深さ設定レジスタ回路3Rに与えるCPU 回路2Rと、
デインタリーブ回路1Rにおけるデインタリーブの深さデ
ータ31A を設定しデインタリーブ回路1Rに与えるデイン
タリーブ深さ設定レジスタ回路3Rと、受信したデータ11
0をデインタリーブの深さデータ31A に基づきデインタ
リーブすると共に秘匿に対する復号を行い復号データ10
0 を出力するデインタリーブ回路1Rである。
【００２５】デインタリーブ回路1Rは、基本的に次のよ
うな要素から構成されている。すなわち、受信データ11
0 をため込みデインタリーブおよび受信データ110 に対
するデータ復号を行うための一時記憶手段としてのデイ
ンタリーブバッファメモリ回路11R と、受信データ100
をデインタリーブバッファメモリ回路11R に書き込むた
めの書き込みアドレス121 を供給する書き込み制御回路
12R と、デインタリーブ深さ設定レジスタ回路3Rから供
給されるデインタリーブの深さデータ31A に基づきデイ
ンタリーブバッファメモリ回路11R からデータの読み出
しパターンを決定し、読み出しアドレス131 をデインタ
リーブバッファメモリ回路11R に与える読み出し制御回
路13R である。
うな要素から構成されている。すなわち、受信データ11
0 をため込みデインタリーブおよび受信データ110 に対
するデータ復号を行うための一時記憶手段としてのデイ
ンタリーブバッファメモリ回路11R と、受信データ100
をデインタリーブバッファメモリ回路11R に書き込むた
めの書き込みアドレス121 を供給する書き込み制御回路
12R と、デインタリーブ深さ設定レジスタ回路3Rから供
給されるデインタリーブの深さデータ31A に基づきデイ
ンタリーブバッファメモリ回路11R からデータの読み出
しパターンを決定し、読み出しアドレス131 をデインタ
リーブバッファメモリ回路11R に与える読み出し制御回
路13R である。
【００２６】CPU 回路2Rは、デインタリーブの深さのデ
ータ21A を発生するために、同期パターンとデインタリ
ーブの深さデータとの対応関係を表すデインタリーブ深
さテーブル200Aを、送信側のインタリーブ装置70の図４
に示すようなインタリーブの深さテーブル200 と同じよ
うに備えている。
ータ21A を発生するために、同期パターンとデインタリ
ーブの深さデータとの対応関係を表すデインタリーブ深
さテーブル200Aを、送信側のインタリーブ装置70の図４
に示すようなインタリーブの深さテーブル200 と同じよ
うに備えている。
【００２７】次に、図５のデインタリーブ装置80の動作
を説明する。この図５において、デインタリーブ装置80
は、まず送信側のインタリーブ装置70からの一つの通信
毎に異なる同期パターン51を同期パターン検出回路４で
検出する。同期パターン51が検出されると、同期パター
ン検出信号41が同期パターン検出回路４からCPU 回路2R
に与えられる。CPU 回路2Rでは、与えられた同期パター
ン検出信号41から同期パターンの内容を解読する。すな
わち、スロット番号や、制御チャネルや、同期バースト
や、通信チャネルなどの設定内容を読み取り、デインタ
リーブの深さテーブル200Aから対応するデインタリーブ
の深さのデータ21A を選択出力しデインタリーブ深さ設
定レジスタ回路3Rに与える。このデインタリーブ深さ設
定レジスタ回路3Rは、設定されたデータをデインタリー
ブの深さデータ31A をデインタリーブ回路1Rの読み出し
制御回路13R に与える。
を説明する。この図５において、デインタリーブ装置80
は、まず送信側のインタリーブ装置70からの一つの通信
毎に異なる同期パターン51を同期パターン検出回路４で
検出する。同期パターン51が検出されると、同期パター
ン検出信号41が同期パターン検出回路４からCPU 回路2R
に与えられる。CPU 回路2Rでは、与えられた同期パター
ン検出信号41から同期パターンの内容を解読する。すな
わち、スロット番号や、制御チャネルや、同期バースト
や、通信チャネルなどの設定内容を読み取り、デインタ
リーブの深さテーブル200Aから対応するデインタリーブ
の深さのデータ21A を選択出力しデインタリーブ深さ設
定レジスタ回路3Rに与える。このデインタリーブ深さ設
定レジスタ回路3Rは、設定されたデータをデインタリー
ブの深さデータ31A をデインタリーブ回路1Rの読み出し
制御回路13R に与える。
【００２８】一方、受信データ110 は、デインタリーブ
バッファメモリ回路11R に与えられると、書き込み制御
回路12R は、受信データ110 を入力順番にデインタリー
ブバッファメモリ回路11R に書き込んでゆく。すなわ
ち、たとえば、上述の図２の場合、Y1、Y9、Y17 、Y25
、Y33 、Y41 、Y2、Y10 、Y18 、Y26 、Y34 、Y42 、Y
3、Y11 、Y19 、Y27 、Y35 、Y43 、Y4、Y12 、Y20 、Y
28 、Y36 、Y44 、Y5、Y13 、Y21 、Y29 、Y37 、Y45
、Y6、Y14 、Y22 、Y30 、Y38 、Y46 、Y7、Y15 、Y23
、Y31 、Y39 、Y47 、Y8、Y16 、Y24 、Y32 、Y40 、Y
48 、の順番に受信されデインタリーブバッファメモリ
回路11R に書き込まれる。
バッファメモリ回路11R に与えられると、書き込み制御
回路12R は、受信データ110 を入力順番にデインタリー
ブバッファメモリ回路11R に書き込んでゆく。すなわ
ち、たとえば、上述の図２の場合、Y1、Y9、Y17 、Y25
、Y33 、Y41 、Y2、Y10 、Y18 、Y26 、Y34 、Y42 、Y
3、Y11 、Y19 、Y27 、Y35 、Y43 、Y4、Y12 、Y20 、Y
28 、Y36 、Y44 、Y5、Y13 、Y21 、Y29 、Y37 、Y45
、Y6、Y14 、Y22 、Y30 、Y38 、Y46 、Y7、Y15 、Y23
、Y31 、Y39 、Y47 、Y8、Y16 、Y24 、Y32 、Y40 、Y
48 、の順番に受信されデインタリーブバッファメモリ
回路11R に書き込まれる。
【００２９】このようにして、受信データがY1からY48
まで書き込まれると、読み出し制御回路13R は、デイン
タリーブ深さ設定レジスタ回路3Rから与えられるデイン
タリーブの深さデータ31A に基づき読み出しパターンを
決定し、読み出しに必要な読み出しアドレス131 をデイ
ンタリーブバッファメモリ回路11R に与える。
まで書き込まれると、読み出し制御回路13R は、デイン
タリーブ深さ設定レジスタ回路3Rから与えられるデイン
タリーブの深さデータ31A に基づき読み出しパターンを
決定し、読み出しに必要な読み出しアドレス131 をデイ
ンタリーブバッファメモリ回路11R に与える。
【００３０】そして、デインタリーブバッファメモリ回
路11R は、たとえば、図２においては、デインタリーブ
の深さが６であることが取り決められているので、Y1か
ら６番目ごとの受信データを読み出して、Y1、Y2、Y3、
Y4、Y5、Y6、Y7、Y8、を読み出し、次に、受信されたY9
からまた６番目ごとの受信データを読み出して、Y9、Y1
0 、Y11 、Y12 、Y13 、Y14 、Y15 、Y16 、を読み出
し、次に、受信されたY17 からまた６番目ごとの受信デ
ータを読み出して、Y17 、Y18 、Y19 、Y20 、Y21 、Y2
2 、Y23 、Y24 、を読み出し、次に、受信されたY25 か
らまた６番目ごとの受信データを読み出して、Y25 、Y2
6 、Y27 、Y28 、Y29 、Y30 、Y31 、Y32、を読み出
し、次に、受信されたY33 からまた６番目ごとの受信デ
ータを読み出して、Y33 、Y34 、Y35 、Y36 、Y37 、Y3
8 、Y39 、Y40 、を読み出し、最後に、受信されたY41
からまた６番目ごとの受信データを読み出して、Y41 、
Y42 、Y43 、Y44 、Y45 、Y46 、Y47 、Y48 、を読み出
す。
路11R は、たとえば、図２においては、デインタリーブ
の深さが６であることが取り決められているので、Y1か
ら６番目ごとの受信データを読み出して、Y1、Y2、Y3、
Y4、Y5、Y6、Y7、Y8、を読み出し、次に、受信されたY9
からまた６番目ごとの受信データを読み出して、Y9、Y1
0 、Y11 、Y12 、Y13 、Y14 、Y15 、Y16 、を読み出
し、次に、受信されたY17 からまた６番目ごとの受信デ
ータを読み出して、Y17 、Y18 、Y19 、Y20 、Y21 、Y2
2 、Y23 、Y24 、を読み出し、次に、受信されたY25 か
らまた６番目ごとの受信データを読み出して、Y25 、Y2
6 、Y27 、Y28 、Y29 、Y30 、Y31 、Y32、を読み出
し、次に、受信されたY33 からまた６番目ごとの受信デ
ータを読み出して、Y33 、Y34 、Y35 、Y36 、Y37 、Y3
8 、Y39 、Y40 、を読み出し、最後に、受信されたY41
からまた６番目ごとの受信データを読み出して、Y41 、
Y42 、Y43 、Y44 、Y45 、Y46 、Y47 、Y48 、を読み出
す。
【００３１】このようにして、受信データをY1からY8
へ、Y9からY16 へ、Y17 からY24 へ、Y25 からY32 へ、
Y33 からY40 へ、Y41 からY48 の順番に読み出して復号
データ100 を出力することができる。これによって復号
データ100 として、送信側でインタリーブする前の入力
データと同じデータを得ることができる。
へ、Y9からY16 へ、Y17 からY24 へ、Y25 からY32 へ、
Y33 からY40 へ、Y41 からY48 の順番に読み出して復号
データ100 を出力することができる。これによって復号
データ100 として、送信側でインタリーブする前の入力
データと同じデータを得ることができる。
【００３２】なお、図６で説明した深さ８のインタリー
ブや、図７で説明した深さ７のインタリーブの場合に
も、インタリーブの深さが受信側で認識できることによ
って、上述と同じようにして復号を行うことができる。
本実施例の通信システムの場合、通信のごとに同期パタ
ーンの内容が変化し、すなわち、インタリーブの深さを
換えて送信するわけで、受信側では、インタリーブの深
さを表す情報を認識できれば、インタリーブの深さに対
応してデインタリーブの深さも適応させデインタリーブ
および復号を行うことができる。
ブや、図７で説明した深さ７のインタリーブの場合に
も、インタリーブの深さが受信側で認識できることによ
って、上述と同じようにして復号を行うことができる。
本実施例の通信システムの場合、通信のごとに同期パタ
ーンの内容が変化し、すなわち、インタリーブの深さを
換えて送信するわけで、受信側では、インタリーブの深
さを表す情報を認識できれば、インタリーブの深さに対
応してデインタリーブの深さも適応させデインタリーブ
および復号を行うことができる。
【００３３】以上のようなインタリーブ装置およびデイ
ンタリーブ装置を備えることで、非常に簡単な回路構成
でデータに対するインタリーブとデータに対する秘匿と
を同時に行うことができるようになる。しかも、メモリ
回路とCPU 回路とレジスタと論理制御回路などから構成
できるため、半導体による集積化を行うことが容易で、
小型化を図ることができる。深さ可変範囲を広くすると
秘匿効果が上がる。
ンタリーブ装置を備えることで、非常に簡単な回路構成
でデータに対するインタリーブとデータに対する秘匿と
を同時に行うことができるようになる。しかも、メモリ
回路とCPU 回路とレジスタと論理制御回路などから構成
できるため、半導体による集積化を行うことが容易で、
小型化を図ることができる。深さ可変範囲を広くすると
秘匿効果が上がる。
【００３４】なお、上述の実施例では、同期パターンと
データとを分けて送信したが、別の構成として、送信信
号フォーマットの中にインタリーブの深さを表すデータ
（たとえば、パターンデータ）を挿入し、インタリーブ
の深さを表すデータにはインタリーブをかけないで送信
し、図５の点線300 で示しているように、受信側で挿入
されているインタリーブの深さを表すデータをCPU 回路
2Rで抽出し、抽出したインタリーブの深さのデータ21を
デインタリーブ深さ設定レジスタ回路3Rに与えるように
構成すると、同期パターン発生回路５や同期パターン検
出回路４を備えなくとも、上述の実施例のようなインタ
リーブとデータに対する秘匿とを同時に行うことができ
るようになる。なお、インタリーブの深さを表すデータ
を挿入しようとするときに、暗号ワードに置き換えて送
信し、受信側でデインタリーブの深さを表すデータに変
換するように構成してもよい。
データとを分けて送信したが、別の構成として、送信信
号フォーマットの中にインタリーブの深さを表すデータ
（たとえば、パターンデータ）を挿入し、インタリーブ
の深さを表すデータにはインタリーブをかけないで送信
し、図５の点線300 で示しているように、受信側で挿入
されているインタリーブの深さを表すデータをCPU 回路
2Rで抽出し、抽出したインタリーブの深さのデータ21を
デインタリーブ深さ設定レジスタ回路3Rに与えるように
構成すると、同期パターン発生回路５や同期パターン検
出回路４を備えなくとも、上述の実施例のようなインタ
リーブとデータに対する秘匿とを同時に行うことができ
るようになる。なお、インタリーブの深さを表すデータ
を挿入しようとするときに、暗号ワードに置き換えて送
信し、受信側でデインタリーブの深さを表すデータに変
換するように構成してもよい。
【００３５】また、インタリーブ装置およびデインタリ
ーブ装置を備える通信システムにおいて、パスワードを
送信し受信側で認証された後、情報の送信を行う場合に
おいて、パスワードを送信するときに、上述のインタリ
ーブの深さを表すデータも一緒に送り、情報はインタリ
ーブおよび秘匿をかけて送るように構成してもよい。
ーブ装置を備える通信システムにおいて、パスワードを
送信し受信側で認証された後、情報の送信を行う場合に
おいて、パスワードを送信するときに、上述のインタリ
ーブの深さを表すデータも一緒に送り、情報はインタリ
ーブおよび秘匿をかけて送るように構成してもよい。
【００３６】
【発明の効果】以上に述べたように本発明によれば、イ
ンタリーブ装置は、一つの所定のデータ長の入力データ
に対するインタリーブを行うごとにインタリーブの深さ
を変化させるため、インタリーブバッファメモリ手段に
おけるインタリーブの深さを更新し、更新されたインタ
リーブの深さに基づき読み出しアドレスを生成し、更新
したインタリーブの深さを表すデータを送信し、デイン
タリーブ装置は、インタリーブの深さを表すデータを受
信し、このインタリーブの深さを表すデータに基づきデ
インタリーブバッファメモリ手段にため込まれているデ
ータを読み出すための読み出しアドレスを生成し、デイ
ンタリーブを行い、デインタリーブ結果のデータを出力
するので、非常に簡単な回路構成でインタリーブ回路を
有効に利用してデータに対する秘匿も行うことができる
ようになる。
ンタリーブ装置は、一つの所定のデータ長の入力データ
に対するインタリーブを行うごとにインタリーブの深さ
を変化させるため、インタリーブバッファメモリ手段に
おけるインタリーブの深さを更新し、更新されたインタ
リーブの深さに基づき読み出しアドレスを生成し、更新
したインタリーブの深さを表すデータを送信し、デイン
タリーブ装置は、インタリーブの深さを表すデータを受
信し、このインタリーブの深さを表すデータに基づきデ
インタリーブバッファメモリ手段にため込まれているデ
ータを読み出すための読み出しアドレスを生成し、デイ
ンタリーブを行い、デインタリーブ結果のデータを出力
するので、非常に簡単な回路構成でインタリーブ回路を
有効に利用してデータに対する秘匿も行うことができる
ようになる。
【図１】本発明の実施例のインタリーブ回路によるデー
タに対する秘匿を行うインタリーブ装置の機能構成図で
ある。
タに対する秘匿を行うインタリーブ装置の機能構成図で
ある。
【図２】従来技術のインタリーブの一例の方法を説明す
る図である。
る図である。
【図３】従来技術において、送信データをランダム化す
るためのスクランブルパターンの生成方法の説明を行う
ための図である。
るためのスクランブルパターンの生成方法の説明を行う
ための図である。
【図４】本実施例のインタリーブ回路のCPU 内部で使用
するインタリーブの深さテーブルの説明図である。
するインタリーブの深さテーブルの説明図である。
【図５】本実施例のインタリーブ装置から出力された送
信信号および同期信号を受信しデインタリーブを行うデ
インタリーブ装置の機能構成図である。
信信号および同期信号を受信しデインタリーブを行うデ
インタリーブ装置の機能構成図である。
【図６】本実施例のインタリーブ装置でインタリーブの
深さを８とした場合にインタリーブバッファメモリ回路
から読み出されるデータの順番を示す図である。
深さを８とした場合にインタリーブバッファメモリ回路
から読み出されるデータの順番を示す図である。
【図７】本実施例のインタリーブ装置でインタリーブの
深さを７とした場合にインタリーブバッファメモリ回路
から読み出されるデータの順番を示す図である。
深さを７とした場合にインタリーブバッファメモリ回路
から読み出されるデータの順番を示す図である。
1T インタリーブ回路 1R デインタリーブ回路 2T、2R CPU 回路 3T、3R インタリーブ深さ設定レジスタ回路 11T インタリーブバッファメモリ回路 11R デインタリーブバッファメモリ回路 200 インタリーブの深さテーブル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０４Ｑ 7/38 Ｈ０４Ｂ 7/26 １０９Ｒ
Claims (5)
- 【請求項１】 所定のデータ長の入力データをため込み
インタリーブを行い、インタリーブ結果のデータを送信
するインタリーブバッファメモリ手段を含むインタリー
ブ装置において、該装置は、 一つの前記所定のデータ長の入力データに対するインタ
リーブを行うごとにインタリーブの深さを変化させるた
め、前記インタリーブバッファメモリ手段におけるイン
タリーブの深さを更新し、該更新されたインタリーブの
深さに基づき読み出しアドレスを生成し、前記インタリ
ーブバッファメモリ手段に与えるインタリーブ深さ更新
手段と、 前記更新したインタリーブの深さを表すデータを送信す
るインタリーブ深さデータ送信手段とを含むことを特徴
とするインタリーブ装置。 - 【請求項２】 所定のデータ長の入力データをため込み
インタリーブを行い、インタリーブ結果のデータを送信
するインタリーブバッファメモリ手段を含むインタリー
ブ装置において、該装置は、 一つの前記所定のデータ長の入力データに対するインタ
リーブを行うごとにインタリーブの深さを変化させるた
め、前記インタリーブバッファメモリ手段におけるイン
タリーブの深さを更新し、該更新されたインタリーブの
深さに基づき読み出しアドレスを生成し、前記インタリ
ーブバッファメモリ手段に与えるインタリーブ深さ更新
手段と、 インタリーブの深さを表すデータと同期パターンデータ
または暗号ワードデータの内容との関係を表すインタリ
ーブ深さテーブルと、 該インタリーブ深さテーブルを使用して、前記更新され
たインタリーブの深さを表すデータを同期パターンデー
タまたは暗号ワードデータに変換して送信するインタリ
ーブ深さデータ送信手段とを含むことを特徴とするイン
タリーブ装置。 - 【請求項３】 請求項２に記載のインタリーブ装置にお
いて、前記同期パターンデータは、スロット情報、制御
チャネル情報、同期バースト情報、通信チャネル情報な
どのうちの２以上の情報の組み合わせで形成されること
を特徴とするインタリーブ装置。 - 【請求項４】 請求項１に記載のインタリーブ装置から
の送信データを受信し、デインタリーブを行うデインタ
リーブ装置であって、該装置は、 前記インタリーブ結果の送信データをため込み、読み出
しアドレスを与えられることによってデインタリーブを
行い、デインタリーブ結果のデータを出力するデインタ
リーブバッファメモリ手段と、 前記インタリーブの深さを表すデータを受信し、該イン
タリーブの深さを表すデータに基づき前記デインタリー
ブバッファメモリ手段にため込まれているデータを読み
出すための前記読み出しアドレスを生成し、前記デイン
タリーブバッファメモリ手段に与える読み出しアドレス
生成手段とを含むことを特徴とするデインタリーブ装
置。 - 【請求項５】 請求項２または３に記載のインタリーブ
装置からの送信データを受信し、デインタリーブを行う
デインタリーブ装置であって、該装置は、 前記インタリーブ結果の送信データをため込み、読み出
しアドレスを与えられることによってデインタリーブを
行い、デインタリーブ結果のデータを出力するデインタ
リーブバッファメモリ手段と、 同期パターンデータまたは暗号ワードデータの内容とデ
インタリーブの深さを表すデータとの関係を表すデイン
タリーブ深さテーブルと、 前記同期パターンデータまたは暗号ワードデータを受信
し、前記デインタリーブ深さテーブルを使用してデイン
タリーブの深さを表すデータを求め、該デインタリーブ
の深さを表すデータに基づき前記デインタリーブバッフ
ァメモリ手段にため込まれているデータを読み出すため
の前記読み出しアドレスを生成し、前記デインタリーブ
バッファメモリ手段に与える読み出しアドレス生成手段
とを含むことを特徴とするデインタリーブ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228081A JPH1168734A (ja) | 1997-08-25 | 1997-08-25 | インタリーブ装置およびデインタリーブ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228081A JPH1168734A (ja) | 1997-08-25 | 1997-08-25 | インタリーブ装置およびデインタリーブ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168734A true JPH1168734A (ja) | 1999-03-09 |
Family
ID=16870901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228081A Withdrawn JPH1168734A (ja) | 1997-08-25 | 1997-08-25 | インタリーブ装置およびデインタリーブ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168734A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7346827B2 (en) | 1998-01-23 | 2008-03-18 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US7487431B2 (en) | 1998-08-27 | 2009-02-03 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US7526687B2 (en) | 1998-08-17 | 2009-04-28 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US7536624B2 (en) | 2002-01-03 | 2009-05-19 | The Directv Group, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
-
1997
- 1997-08-25 JP JP9228081A patent/JPH1168734A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7925963B2 (en) | 1998-01-23 | 2011-04-12 | Dtvg Licensing, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
| US7840869B2 (en) | 1998-01-23 | 2010-11-23 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US7840871B2 (en) | 1998-01-23 | 2010-11-23 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US7657797B2 (en) | 1998-08-17 | 2010-02-02 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US7761750B2 (en) | 1998-08-17 | 2010-07-20 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US7526687B2 (en) | 1998-08-17 | 2009-04-28 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US8321725B2 (en) | 1998-08-17 | 2012-11-27 | The Directv Group, Inc. | Turbo code interleaver with optimal performance |
| US20130061109A1 (en) * | 1998-08-17 | 2013-03-07 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US8671324B2 (en) * | 1998-08-17 | 2014-03-11 | Dtvg Licensing, Inc. | Turbo code interleaver with near optimal performance |
| US7779329B2 (en) | 1998-08-27 | 2010-08-17 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US7827465B2 (en) | 1998-08-27 | 2010-11-02 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US7487431B2 (en) | 1998-08-27 | 2009-02-03 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US8201048B2 (en) | 1998-08-27 | 2012-06-12 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US8429490B2 (en) | 1998-08-27 | 2013-04-23 | Dtvg Licensing, Inc. | Method for a general near optimal turbo code trellis termination |
| US7536624B2 (en) | 2002-01-03 | 2009-05-19 | The Directv Group, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |