JPH1169801A - 電源制御回路 - Google Patents
電源制御回路Info
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- JPH1169801A JPH1169801A JP23788197A JP23788197A JPH1169801A JP H1169801 A JPH1169801 A JP H1169801A JP 23788197 A JP23788197 A JP 23788197A JP 23788197 A JP23788197 A JP 23788197A JP H1169801 A JPH1169801 A JP H1169801A
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Abstract
(57)【要約】
【課題】 本発明は、電源回路のトランスの１次側のＰ
ＷＭ回路の動作の停止と同時に２次側のＰＷＭ回路の動
作を停止させる電源制御回路を提供する。 【解決手段】 トランスＴ２の１次側において異常が発
生した場合、トランスＴ２の１次側の保護回路が作動し
てリセット信号が生成され、このリセット信号によって
トランスＴ２の２次側の電源回路制御用ＣＰＵのメイン
ＰＷＭ１回路３の動作を停止させ、さらにトランスＴ２
の２次側のメイン同期サブＰＷＭ回路５、メインＰＷＭ
２回路４およびサブＰＷＭ２回路７の動作を同時に停止
させる。メインＰＷＭ２回路４やサブＰＷＭ２回路７等
にそれぞれ対応して設けられている保護回路により保護
動作が行われた場合にはそれぞれ独立にその動作を停止
させる。
ＷＭ回路の動作の停止と同時に２次側のＰＷＭ回路の動
作を停止させる電源制御回路を提供する。 【解決手段】 トランスＴ２の１次側において異常が発
生した場合、トランスＴ２の１次側の保護回路が作動し
てリセット信号が生成され、このリセット信号によって
トランスＴ２の２次側の電源回路制御用ＣＰＵのメイン
ＰＷＭ１回路３の動作を停止させ、さらにトランスＴ２
の２次側のメイン同期サブＰＷＭ回路５、メインＰＷＭ
２回路４およびサブＰＷＭ２回路７の動作を同時に停止
させる。メインＰＷＭ２回路４やサブＰＷＭ２回路７等
にそれぞれ対応して設けられている保護回路により保護
動作が行われた場合にはそれぞれ独立にその動作を停止
させる。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機やプリンタ
等で用いられる電源回路を制御する電源制御回路に関す
る。
等で用いられる電源回路を制御する電源制御回路に関す
る。
【０００２】
【従来の技術】図１は従来の電源回路の概略構成を示す
図であり、図２は従来の電源制御回路である電源回路制
御用ＣＰＵ（中央処理装置）の構成を示すブロック図で
ある。以下、図１および図２を参照して従来の電源回路
および電源制御回路の動作について説明する。
図であり、図２は従来の電源制御回路である電源回路制
御用ＣＰＵ（中央処理装置）の構成を示すブロック図で
ある。以下、図１および図２を参照して従来の電源回路
および電源制御回路の動作について説明する。
【０００３】図２に示す電源回路制御用ＣＰＵはメイン
ＰＷＭ（パルス幅変調）１回路１およびサブＰＷＭ回路
２を有している。メインＰＷＭ１回路１は、図１に示す
ように、電源回路の出力電圧を一定にするために電源回
路の出力電圧を基準電圧と比較し、その比較結果を基に
して電源回路のトランスＴ１の１次側で発生する電圧の
パルス幅を変更するパルス幅変調（ＰＷＭ）を行う。
ＰＷＭ（パルス幅変調）１回路１およびサブＰＷＭ回路
２を有している。メインＰＷＭ１回路１は、図１に示す
ように、電源回路の出力電圧を一定にするために電源回
路の出力電圧を基準電圧と比較し、その比較結果を基に
して電源回路のトランスＴ１の１次側で発生する電圧の
パルス幅を変更するパルス幅変調（ＰＷＭ）を行う。
【０００４】メインＰＷＭ１回路１では、例えば、トラ
ンスＴ１の１次側に設けられているトランジスタのスイ
ッチング素子ＳＷ１をオン／オフ制御することによりト
ランスＴ１の２次側で発生した低電圧出力（通常、２４
Ｖ）がＡ／Ｄ（アナログ／デジタル）変換される。Ａ／
Ｄ変換によって得られた電圧値は電源回路制御用ＣＰＵ
内部に設けられているコンパレータ（図示しない）を用
いて予め設定されている基準電圧値と比較される。この
比較結果を基にしてトランスＴ１の１次側で発生する電
圧のパルス幅をパルス幅変調により変化させる。これに
より、トランスＴ１の２次側で発生する低電圧出力が一
定になるようにフィードバック制御している。
ンスＴ１の１次側に設けられているトランジスタのスイ
ッチング素子ＳＷ１をオン／オフ制御することによりト
ランスＴ１の２次側で発生した低電圧出力（通常、２４
Ｖ）がＡ／Ｄ（アナログ／デジタル）変換される。Ａ／
Ｄ変換によって得られた電圧値は電源回路制御用ＣＰＵ
内部に設けられているコンパレータ（図示しない）を用
いて予め設定されている基準電圧値と比較される。この
比較結果を基にしてトランスＴ１の１次側で発生する電
圧のパルス幅をパルス幅変調により変化させる。これに
より、トランスＴ１の２次側で発生する低電圧出力が一
定になるようにフィードバック制御している。
【０００５】サブＰＷＭ回路２では、電源回路制御用Ｃ
ＰＵ内部のコンパレータを用いてＡ／Ｄ変換された電源
回路の出力電圧値が予め設定された基準電圧値と比較さ
れ、その比較結果に応じてハイ／ロー（ｈｉｇｈ／ｌｏ
ｗ）信号（オン／オフ信号）がトランジスタのスイッチ
ング素子ＳＷ２に出力される。これは厳密にはパルス幅
変調とはいえないが、このオン／オフ信号の出力により
パルス幅が変更されているようにみえるため、サブＰＷ
Ｍ回路と呼んでいる。
ＰＵ内部のコンパレータを用いてＡ／Ｄ変換された電源
回路の出力電圧値が予め設定された基準電圧値と比較さ
れ、その比較結果に応じてハイ／ロー（ｈｉｇｈ／ｌｏ
ｗ）信号（オン／オフ信号）がトランジスタのスイッチ
ング素子ＳＷ２に出力される。これは厳密にはパルス幅
変調とはいえないが、このオン／オフ信号の出力により
パルス幅が変更されているようにみえるため、サブＰＷ
Ｍ回路と呼んでいる。
【０００６】例えば、電源回路の高電圧出力が一定に維
持されるように制御する場合、高電圧出力から分圧され
た電圧を電源回路制御用ＣＰＵのＡ／Ｄポート（図示し
ない）から読込み、読込んだ電圧値を電源回路制御用Ｃ
ＰＵ内部のコンパレータで予め設定された基準電圧値と
比較する。この比較の結果、読込んだ電圧値が予め設定
された基準電圧値よりも大きい場合にはサブＰＷＭ回路
２からロー信号（オフ信号）が出力され、読込んだ電圧
値が予め設定された基準電圧値よりも小さい場合にはサ
ブＰＷＭ回路２からハイ信号（オン信号）が出力され
る。このように、高電圧出力が一定に維持されるように
制御するためのパルス信号がサブＰＷＭ回路２から出力
される。このパルス信号に応じてスイッチング素子ＳＷ
２をオン／オフ制御して電源回路の高電圧出力を一定に
維持する。なお、この比較論理を逆に設定することもで
きる。すなわち、上記比較の結果、読込んだ電圧値が予
め設定された基準電圧値よりも大きい場合にはサブＰＷ
Ｍ回路２からハイ信号が出力され、読込んだ電圧値が予
め設定された基準電圧値よりも小さい場合にはサブＰＷ
Ｍ回路２からロー信号が出力される。
持されるように制御する場合、高電圧出力から分圧され
た電圧を電源回路制御用ＣＰＵのＡ／Ｄポート（図示し
ない）から読込み、読込んだ電圧値を電源回路制御用Ｃ
ＰＵ内部のコンパレータで予め設定された基準電圧値と
比較する。この比較の結果、読込んだ電圧値が予め設定
された基準電圧値よりも大きい場合にはサブＰＷＭ回路
２からロー信号（オフ信号）が出力され、読込んだ電圧
値が予め設定された基準電圧値よりも小さい場合にはサ
ブＰＷＭ回路２からハイ信号（オン信号）が出力され
る。このように、高電圧出力が一定に維持されるように
制御するためのパルス信号がサブＰＷＭ回路２から出力
される。このパルス信号に応じてスイッチング素子ＳＷ
２をオン／オフ制御して電源回路の高電圧出力を一定に
維持する。なお、この比較論理を逆に設定することもで
きる。すなわち、上記比較の結果、読込んだ電圧値が予
め設定された基準電圧値よりも大きい場合にはサブＰＷ
Ｍ回路２からハイ信号が出力され、読込んだ電圧値が予
め設定された基準電圧値よりも小さい場合にはサブＰＷ
Ｍ回路２からロー信号が出力される。
【０００７】従来の電源制御回路では、トランスＴ１の
１次側に設けられている保護回路（図示しない）からメ
インＰＷＭ１回路１にリセット信号（ＰＲＯＴＥＣＴ信
号）が入力された場合、トランスＴ１の１次側で発生す
る電圧を制御するメインＰＷＭ１回路１の動作がハード
ウェア的に停止し、その後、メインＰＷＭ１回路１の動
作が停止したことをソフトウェアで検知してトランスＴ
１の２次側で発生する電圧の出力を停止するように構成
されていた。
１次側に設けられている保護回路（図示しない）からメ
インＰＷＭ１回路１にリセット信号（ＰＲＯＴＥＣＴ信
号）が入力された場合、トランスＴ１の１次側で発生す
る電圧を制御するメインＰＷＭ１回路１の動作がハード
ウェア的に停止し、その後、メインＰＷＭ１回路１の動
作が停止したことをソフトウェアで検知してトランスＴ
１の２次側で発生する電圧の出力を停止するように構成
されていた。
【０００８】
【発明が解決しようとする課題】しかし、従来の電源制
御回路では、例えば、電源回路の出力電圧が予め設定さ
れた基準電圧よりも小さい場合、サブＰＷＭ回路２は電
源回路の高出力電圧を連続して供給するように構成され
ていた。従って、トランスＴ１の１次側に設けられてい
る保護回路で生成されたＰＲＯＴＥＣＴ信号が入力され
ることによりメインＰＷＭ１回路１の動作が停止した
後、メインＰＷＭ１回路１の動作が停止したことをソフ
トウェアで検知してトランスＴ１の２次側で発生する出
力電圧の供給を停止するような動作処理がされるまでの
わずかな時間において、図示しないコンデンサ等の残電
圧によりトランスＴ１の２次側で発生した出力電圧が電
源回路の出力端子から供給されていた。
御回路では、例えば、電源回路の出力電圧が予め設定さ
れた基準電圧よりも小さい場合、サブＰＷＭ回路２は電
源回路の高出力電圧を連続して供給するように構成され
ていた。従って、トランスＴ１の１次側に設けられてい
る保護回路で生成されたＰＲＯＴＥＣＴ信号が入力され
ることによりメインＰＷＭ１回路１の動作が停止した
後、メインＰＷＭ１回路１の動作が停止したことをソフ
トウェアで検知してトランスＴ１の２次側で発生する出
力電圧の供給を停止するような動作処理がされるまでの
わずかな時間において、図示しないコンデンサ等の残電
圧によりトランスＴ１の２次側で発生した出力電圧が電
源回路の出力端子から供給されていた。
【０００９】また、従来の電源制御回路では、メインＰ
ＷＭ１回路１は１つしか設けられていなかったので、ト
ランスＴ１の２次側で発生している電圧に対してフィー
ドバック制御を行って電源回路の出力電圧を精度良く安
定に供給する場合には複雑な回路を構成する必要があっ
た。
ＷＭ１回路１は１つしか設けられていなかったので、ト
ランスＴ１の２次側で発生している電圧に対してフィー
ドバック制御を行って電源回路の出力電圧を精度良く安
定に供給する場合には複雑な回路を構成する必要があっ
た。
【００１０】本発明は上記事情に鑑みてなされたもので
あり、本発明の目的は、電源回路の異常時の安全性の向
上させ、電源回路の誤動作を防止し、汎用性を向上させ
た電源制御回路を提供することである。
あり、本発明の目的は、電源回路の異常時の安全性の向
上させ、電源回路の誤動作を防止し、汎用性を向上させ
た電源制御回路を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に請求項１に係る本発明の電源制御回路は、トランスの
１次側で発生する電圧をスイッチングしてトランスの２
次側で発生する出力電圧をフィードバックすることによ
って電源回路をパルス幅変調制御する電源制御回路にお
いて、トランスの１次側で発生する電圧を制御し、トラ
ンスの１次側に設けられている保護回路で生成されたリ
セット信号が入力されることにより動作が停止する第１
のパルス幅変調回路と、トランスの２次側で発生する電
圧を制御し、前記リセット信号が入力されることにより
動作が停止する第２のパルス幅変調回路とを有すること
を特徴とする。
に請求項１に係る本発明の電源制御回路は、トランスの
１次側で発生する電圧をスイッチングしてトランスの２
次側で発生する出力電圧をフィードバックすることによ
って電源回路をパルス幅変調制御する電源制御回路にお
いて、トランスの１次側で発生する電圧を制御し、トラ
ンスの１次側に設けられている保護回路で生成されたリ
セット信号が入力されることにより動作が停止する第１
のパルス幅変調回路と、トランスの２次側で発生する電
圧を制御し、前記リセット信号が入力されることにより
動作が停止する第２のパルス幅変調回路とを有すること
を特徴とする。
【００１２】好ましくは、請求項２において、前記第２
のパルス幅変調回路の動作をトランスの２次側に設けら
れている保護回路によって生成されたリセット信号の入
力により独立に停止させることが可能である。
のパルス幅変調回路の動作をトランスの２次側に設けら
れている保護回路によって生成されたリセット信号の入
力により独立に停止させることが可能である。
【００１３】また、好ましくは、請求項３において、前
記第１のパルス幅変調回路および第２のパルス幅変調回
路の動作はそれぞれ独立に開始および停止可能であり、
トランスの１次側に設けられている保護回路で生成され
たリセット信号が入力されることにより前記第１のパル
ス幅変調回路の動作が停止した場合には、前記第１のパ
ルス幅変調回路の動作が開始した後に前記第２のパルス
幅変調回路の動作が開始可能である。
記第１のパルス幅変調回路および第２のパルス幅変調回
路の動作はそれぞれ独立に開始および停止可能であり、
トランスの１次側に設けられている保護回路で生成され
たリセット信号が入力されることにより前記第１のパル
ス幅変調回路の動作が停止した場合には、前記第１のパ
ルス幅変調回路の動作が開始した後に前記第２のパルス
幅変調回路の動作が開始可能である。
【００１４】また、好ましくは、請求項４において、ト
ランスの１次側に設けられている保護回路で生成された
リセット信号により前記第２のパルス幅変調回路の動作
を停止させるかどうかが選択可能である。
ランスの１次側に設けられている保護回路で生成された
リセット信号により前記第２のパルス幅変調回路の動作
を停止させるかどうかが選択可能である。
【００１５】また、好ましくは、請求項５において、ト
ランスの１次側に設けられている保護回路で生成された
リセット信号により出力ポートをイニシャル状態にす
る。
ランスの１次側に設けられている保護回路で生成された
リセット信号により出力ポートをイニシャル状態にす
る。
【００１６】また、好ましくは、請求項６において、ト
ランスの１次側に設けられている保護回路で生成された
リセット信号により出力ポートをイニシャル状態にする
かまたはリセット信号が入力される前の状態を保持する
かが選択可能である。
ランスの１次側に設けられている保護回路で生成された
リセット信号により出力ポートをイニシャル状態にする
かまたはリセット信号が入力される前の状態を保持する
かが選択可能である。
【００１７】従って、トランスの１次側に設けられてい
る保護回路からリセット信号が入力された場合、トラン
スの１次側のメインＰＷＭ１回路の動作のみをハードウ
ェア的に停止させるだけでなく、このメインＰＷＭ１回
路に同期したメイン同期サブＰＷＭ回路の動作とトラン
スの２次側で発生する出力電圧または他の電源回路を制
御するためのメインＰＷＭ２回路の動作を同時に停止さ
せる。
る保護回路からリセット信号が入力された場合、トラン
スの１次側のメインＰＷＭ１回路の動作のみをハードウ
ェア的に停止させるだけでなく、このメインＰＷＭ１回
路に同期したメイン同期サブＰＷＭ回路の動作とトラン
スの２次側で発生する出力電圧または他の電源回路を制
御するためのメインＰＷＭ２回路の動作を同時に停止さ
せる。
【００１８】また、トランスの１次側に設けられている
メインＰＷＭ１回路の動作を停止するためのリセット信
号の入力とは別に、トランスの２次側に設けられている
メインＰＷＭ２回路の動作のみを独立に停止させるため
のリセット信号の入力を可能にさせる。
メインＰＷＭ１回路の動作を停止するためのリセット信
号の入力とは別に、トランスの２次側に設けられている
メインＰＷＭ２回路の動作のみを独立に停止させるため
のリセット信号の入力を可能にさせる。
【００１９】また、メイン同期サブＰＷＭ回路およびメ
インＰＷＭ２回路の動作は、メインＰＷＭ１回路の動作
が開始した後またはメインＰＷＭ１回路の開始許可フラ
グがイネーブルになった後に開始させる。
インＰＷＭ２回路の動作は、メインＰＷＭ１回路の動作
が開始した後またはメインＰＷＭ１回路の開始許可フラ
グがイネーブルになった後に開始させる。
【００２０】また、トランスの２次側で発生する出力電
圧を制御するためのサブＰＷＭ１回路の動作をトランス
の１次側に設けられている保護回路で生成されるリセッ
ト信号の入力により停止させる。
圧を制御するためのサブＰＷＭ１回路の動作をトランス
の１次側に設けられている保護回路で生成されるリセッ
ト信号の入力により停止させる。
【００２１】また、トランスの１次側に設けられている
保護回路で生成したリセット信号とは別に、サブＰＷＭ
１回路だけを独立に停止させるためのリセット信号の入
力を可能にさせる。
保護回路で生成したリセット信号とは別に、サブＰＷＭ
１回路だけを独立に停止させるためのリセット信号の入
力を可能にさせる。
【００２２】また、トランスの１次側に設けられている
保護回路で生成したリセット信号の入力によりサブＰＷ
Ｍ１回路の動作を停止するかしないかを選択できる。
保護回路で生成したリセット信号の入力によりサブＰＷ
Ｍ１回路の動作を停止するかしないかを選択できる。
【００２３】また、トランスの１次側に設けられている
保護回路で生成したリセット信号の入力によりメインＰ
ＷＭ２回路の動作を停止するかしないかを選択できる。
保護回路で生成したリセット信号の入力によりメインＰ
ＷＭ２回路の動作を停止するかしないかを選択できる。
【００２４】また、トランスの１次側に設けられている
保護回路で生成したリセット信号が入力した時に各ＰＷ
Ｍ回路の動作を停止させるだけでなく、電源回路の負荷
を停止させるために出力ポートをリセットしてイニシャ
ル状態にする。
保護回路で生成したリセット信号が入力した時に各ＰＷ
Ｍ回路の動作を停止させるだけでなく、電源回路の負荷
を停止させるために出力ポートをリセットしてイニシャ
ル状態にする。
【００２５】また、トランスの１次側に設けられている
保護回路で生成したリセット信号が入力した時に出力ポ
ートをイニシャル状態に戻すかリセット信号の入力前の
状態を保持するかを選択できる。
保護回路で生成したリセット信号が入力した時に出力ポ
ートをイニシャル状態に戻すかリセット信号の入力前の
状態を保持するかを選択できる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態の電源
制御回路について図面を参照して詳細に説明する。
制御回路について図面を参照して詳細に説明する。
【００２７】（実施の形態１）図３は本発明の第１の実
施の形態の電源回路の構成を示す図であり、図４は本発
明の第１の実施の形態の電源制御回路である電源回路制
御用ＣＰＵ（中央処理装置）の構成を示すブロック図で
ある。
施の形態の電源回路の構成を示す図であり、図４は本発
明の第１の実施の形態の電源制御回路である電源回路制
御用ＣＰＵ（中央処理装置）の構成を示すブロック図で
ある。
【００２８】図４に示す本発明の第１の実施の形態の電
源回路制御用ＣＰＵは、メインＰＷＭ（パルス幅変調）
１回路３、メインＰＷＭ２回路４、メイン同期サブＰＷ
Ｍ回路５、サブＰＷＭ１回路６、サブＰＷＭ２回路７、
ＯＲ回路８および９、およびフリップフロップ１０によ
って構成されている。
源回路制御用ＣＰＵは、メインＰＷＭ（パルス幅変調）
１回路３、メインＰＷＭ２回路４、メイン同期サブＰＷ
Ｍ回路５、サブＰＷＭ１回路６、サブＰＷＭ２回路７、
ＯＲ回路８および９、およびフリップフロップ１０によ
って構成されている。
【００２９】ＰＲＯＴＥＣＴ信号はトランスＴ２の１次
側に設けられている保護回路（図示しない）により生成
されるリセット信号であり、メインＰＷＭ１回路３およ
びメイン同期サブＰＷＭ回路５に直接入力され、メイン
ＰＷＭ２回路４およびサブＰＷＭ２回路７にＯＲ回路８
または９を介してそれぞれ入力される。また、ＲＳＴ信
号はトランスＴ２の２次側に設けられている保護回路ま
たは別の電源回路の保護回路により生成されるリセット
信号であり、ＯＲ回路８を介してメインＰＷＭ２回路４
に入力される。さらに、ＳＵＢＲＳＴ信号は、トランス
Ｔ２の２次側に設けられている保護回路でＲＳＴ信号を
生成する保護回路とは別の保護回路によって生成される
リセット信号であり、ＯＲ回路９を介してサブＰＷＭ２
回路７に入力される。
側に設けられている保護回路（図示しない）により生成
されるリセット信号であり、メインＰＷＭ１回路３およ
びメイン同期サブＰＷＭ回路５に直接入力され、メイン
ＰＷＭ２回路４およびサブＰＷＭ２回路７にＯＲ回路８
または９を介してそれぞれ入力される。また、ＲＳＴ信
号はトランスＴ２の２次側に設けられている保護回路ま
たは別の電源回路の保護回路により生成されるリセット
信号であり、ＯＲ回路８を介してメインＰＷＭ２回路４
に入力される。さらに、ＳＵＢＲＳＴ信号は、トランス
Ｔ２の２次側に設けられている保護回路でＲＳＴ信号を
生成する保護回路とは別の保護回路によって生成される
リセット信号であり、ＯＲ回路９を介してサブＰＷＭ２
回路７に入力される。
【００３０】次に、本発明の第１の実施の形態の電源制
御回路である電源回路制御用ＣＰＵの動作について説明
する。
御回路である電源回路制御用ＣＰＵの動作について説明
する。
【００３１】トランスのＴ２の１次側において過電流等
の異常が発生した場合、トランスＴ２の１次側に設けら
れている保護回路が作動してＰＲＯＴＥＣＴ信号が生成
される。この保護回路で生成されたＰＲＯＴＥＣＴ信号
は電源回路制御用ＣＰＵに入力される。このＰＲＯＴＥ
ＣＴ信号に応じて電源回路制御用ＣＰＵはメインＰＷＭ
１回路３の動作を停止させる。これにより、トランスＴ
２の１次側において電圧の発生が停止するため、トラン
スＴ２の２次側において電圧が出力されなくなる。この
時、トランスＴ２の２次側に設けられている蛍光灯２０
に印加される電圧を制御するメイン同期サブＰＷＭ回路
５を同時にリセットし、その動作を停止させる。
の異常が発生した場合、トランスＴ２の１次側に設けら
れている保護回路が作動してＰＲＯＴＥＣＴ信号が生成
される。この保護回路で生成されたＰＲＯＴＥＣＴ信号
は電源回路制御用ＣＰＵに入力される。このＰＲＯＴＥ
ＣＴ信号に応じて電源回路制御用ＣＰＵはメインＰＷＭ
１回路３の動作を停止させる。これにより、トランスＴ
２の１次側において電圧の発生が停止するため、トラン
スＴ２の２次側において電圧が出力されなくなる。この
時、トランスＴ２の２次側に設けられている蛍光灯２０
に印加される電圧を制御するメイン同期サブＰＷＭ回路
５を同時にリセットし、その動作を停止させる。
【００３２】また、トランスＴ２の２次側において電圧
の出力を制御するメインＰＷＭ２回路４やサブＰＷＭ２
回路７等においては、それぞれ対応して設けられている
保護回路により保護動作が行われた場合にはそれぞれ独
立にその動作を停止できるように構成されている。すな
わち、ＲＳＴ信号の入力によりメインＰＷＭ２回路４が
リセットされ、ＳＵＢＲＳＴ信号の入力によりサブＰＷ
Ｍ２回路７がリセットされる。
の出力を制御するメインＰＷＭ２回路４やサブＰＷＭ２
回路７等においては、それぞれ対応して設けられている
保護回路により保護動作が行われた場合にはそれぞれ独
立にその動作を停止できるように構成されている。すな
わち、ＲＳＴ信号の入力によりメインＰＷＭ２回路４が
リセットされ、ＳＵＢＲＳＴ信号の入力によりサブＰＷ
Ｍ２回路７がリセットされる。
【００３３】さらに、メインＰＷＭ２回路４、メイン同
期サブＰＷＭ回路５、およびサブＰＷＭ２回路７がリセ
ット信号であるＰＲＯＴＥＣＴ信号によってリセットさ
れ、その動作を停止した後にＰＲＯＴＥＣＴ信号が解除
されれば、メインＰＷＭ２回路４、メイン同期サブＰＷ
Ｍ回路５、およびサブＰＷＭ２回路７に予め遅延を持た
せてメインＰＷＭ１回路３の動作が開始した後の所定の
遅延時間が経過した後にメインＰＷＭ２回路４、メイン
同期サブＰＷＭ回路５、およびサブＰＷＭ２回路７がそ
れぞれ動作を開始するように構成されている。
期サブＰＷＭ回路５、およびサブＰＷＭ２回路７がリセ
ット信号であるＰＲＯＴＥＣＴ信号によってリセットさ
れ、その動作を停止した後にＰＲＯＴＥＣＴ信号が解除
されれば、メインＰＷＭ２回路４、メイン同期サブＰＷ
Ｍ回路５、およびサブＰＷＭ２回路７に予め遅延を持た
せてメインＰＷＭ１回路３の動作が開始した後の所定の
遅延時間が経過した後にメインＰＷＭ２回路４、メイン
同期サブＰＷＭ回路５、およびサブＰＷＭ２回路７がそ
れぞれ動作を開始するように構成されている。
【００３４】このような構成により、電源回路の動作中
にトランスＴ２の２次側に設けられている各保護回路に
よる保護動作が行われた場合にはメインＰＷＭ２回路
４、メイン同期サブＰＷＭ回路５、およびサブＰＷＭ２
回路７の動作をそれぞれ個別に停止させ、トランスＴ２
の１次側において異常が発生してメインＰＷＭ１回路３
の動作が停止した場合にはメインＰＷＭ１回路３と同期
がとれなくなったトランスＴ２の２次側に設けられてい
る出力電圧制御用のメインＰＷＭ２回路４、メイン同期
サブＰＷＭ回路５、およびサブＰＷＭ２回路７をすぐに
停止することができる。また、メインＰＷＭ１回路３が
動作を開始した後でまたはメインＰＷＭ１回路３のスタ
ート許可フラグがイネーブルになった後でメインＰＷＭ
２回路４、メイン同期サブＰＷＭ回路５、およびサブＰ
ＷＭ２回路７が動作するように構成されているので、メ
インＰＷＭ１回路３との同期がとることができずにメイ
ンＰＷＭ２回路４、メイン同期サブＰＷＭ回路５、およ
びサブＰＷＭ２回路７が無制御状態となることを防止で
きる。従って、電源回路の異常発生時における各ＰＷＭ
回路の動作の停止および電源回路の復帰時におけるＰＷ
Ｍ回路の誤動作の防止が可能となる。
にトランスＴ２の２次側に設けられている各保護回路に
よる保護動作が行われた場合にはメインＰＷＭ２回路
４、メイン同期サブＰＷＭ回路５、およびサブＰＷＭ２
回路７の動作をそれぞれ個別に停止させ、トランスＴ２
の１次側において異常が発生してメインＰＷＭ１回路３
の動作が停止した場合にはメインＰＷＭ１回路３と同期
がとれなくなったトランスＴ２の２次側に設けられてい
る出力電圧制御用のメインＰＷＭ２回路４、メイン同期
サブＰＷＭ回路５、およびサブＰＷＭ２回路７をすぐに
停止することができる。また、メインＰＷＭ１回路３が
動作を開始した後でまたはメインＰＷＭ１回路３のスタ
ート許可フラグがイネーブルになった後でメインＰＷＭ
２回路４、メイン同期サブＰＷＭ回路５、およびサブＰ
ＷＭ２回路７が動作するように構成されているので、メ
インＰＷＭ１回路３との同期がとることができずにメイ
ンＰＷＭ２回路４、メイン同期サブＰＷＭ回路５、およ
びサブＰＷＭ２回路７が無制御状態となることを防止で
きる。従って、電源回路の異常発生時における各ＰＷＭ
回路の動作の停止および電源回路の復帰時におけるＰＷ
Ｍ回路の誤動作の防止が可能となる。
【００３５】（実施の形態２）図５は本発明の第２の実
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成を示す図である。本発明の第２の実施の形態の電源
回路制御用ＣＰＵの基本的な動作は本発明の第１の実施
の形態の電源回路制御用ＣＰＵとほぼ同じであるが、本
発明の第２の実施の形態の電源回路制御用ＣＰＵは、サ
ブＰＷＭ１回路６をリセットするためのリセット信号を
入力できるように構成されている。すなわち、本発明の
第１の実施の形態の電源回路制御用ＣＰＵにおいてサブ
ＰＷＭ１回路６に接続するＯＲ回路１１をさらに設け、
トランスＴ２の１次側に設けられている保護回路で生成
されるリセット信号であるＰＲＯＴＥＣＴ信号またはサ
ブＰＷＭ１回路６のリセット信号であるＳＵＢＲＳＴ１
信号のどちらかの信号が入力された時にサブＰＷＭ１回
路６に対してリセットが行われるように構成されてい
る。
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成を示す図である。本発明の第２の実施の形態の電源
回路制御用ＣＰＵの基本的な動作は本発明の第１の実施
の形態の電源回路制御用ＣＰＵとほぼ同じであるが、本
発明の第２の実施の形態の電源回路制御用ＣＰＵは、サ
ブＰＷＭ１回路６をリセットするためのリセット信号を
入力できるように構成されている。すなわち、本発明の
第１の実施の形態の電源回路制御用ＣＰＵにおいてサブ
ＰＷＭ１回路６に接続するＯＲ回路１１をさらに設け、
トランスＴ２の１次側に設けられている保護回路で生成
されるリセット信号であるＰＲＯＴＥＣＴ信号またはサ
ブＰＷＭ１回路６のリセット信号であるＳＵＢＲＳＴ１
信号のどちらかの信号が入力された時にサブＰＷＭ１回
路６に対してリセットが行われるように構成されてい
る。
【００３６】従来の電源回路制御用ＣＰＵでは、トラン
スの１次側に設けられている保護回路で生成されるＰＲ
ＯＴＥＣＴ信号がメインＰＷＭ１回路１に入力されるこ
とによってメインＰＷＭ１回路１の動作が停止したこと
をソフトウェアにより判断してサブＰＷＭ回路２を停止
するように構成されていた。従って、メインＰＷＭ１回
路１を停止してからソフトウェアによりトランスの２次
側で発生する各電圧の出力をポート操作で停止するまで
のわずかな期間においては、トランスの２次側に設けら
れている各電圧出力回路のコンデンサの残電圧により出
力電圧がわずかに供給されていた。
スの１次側に設けられている保護回路で生成されるＰＲ
ＯＴＥＣＴ信号がメインＰＷＭ１回路１に入力されるこ
とによってメインＰＷＭ１回路１の動作が停止したこと
をソフトウェアにより判断してサブＰＷＭ回路２を停止
するように構成されていた。従って、メインＰＷＭ１回
路１を停止してからソフトウェアによりトランスの２次
側で発生する各電圧の出力をポート操作で停止するまで
のわずかな期間においては、トランスの２次側に設けら
れている各電圧出力回路のコンデンサの残電圧により出
力電圧がわずかに供給されていた。
【００３７】しかし、本発明の第２の実施の形態の電源
回路制御ＣＰＵにより、メインＰＷＭ１回路３の動作の
停止と同時にサブＰＷＭ１回路６の動作をも停止するこ
とができ、電源回路の異常発生時にトランスＴ２の２次
側における電圧の出力を即座に停止することが可能とな
る。また、サブＰＷＭ１回路６をリセットするためのリ
セット信号であるＳＵＢＲＳＴ１信号を入力できるよう
に構成したことにより、トランスの２次側に設けられて
いる保護回路が作動した時にサブＰＷＭ１回路６の動作
を停止して電源回路における電圧の出力を即座に停止す
るため、電源回路の異常発生時における安全性を向上さ
せることができる。
回路制御ＣＰＵにより、メインＰＷＭ１回路３の動作の
停止と同時にサブＰＷＭ１回路６の動作をも停止するこ
とができ、電源回路の異常発生時にトランスＴ２の２次
側における電圧の出力を即座に停止することが可能とな
る。また、サブＰＷＭ１回路６をリセットするためのリ
セット信号であるＳＵＢＲＳＴ１信号を入力できるよう
に構成したことにより、トランスの２次側に設けられて
いる保護回路が作動した時にサブＰＷＭ１回路６の動作
を停止して電源回路における電圧の出力を即座に停止す
るため、電源回路の異常発生時における安全性を向上さ
せることができる。
【００３８】（実施の形態３）図６は本発明の第３の実
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成を示す図である。本発明の第３の実施の形態の電源
回路制御用ＣＰＵでは、本発明の第２の実施の形態の電
源回路制御用ＣＰＵにＡＮＤ回路１２をさらに設けてい
る。これにより、トランスＴ２の１次側に設けられてい
る保護回路で生成されるリセット信号であるＰＲＯＴＥ
ＣＴ信号がサブＰＷＭ１回路６に入力される時にサブＰ
ＷＭ１回路６がリセットされるかどうかを選択信号Ａに
より選択できる。
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成を示す図である。本発明の第３の実施の形態の電源
回路制御用ＣＰＵでは、本発明の第２の実施の形態の電
源回路制御用ＣＰＵにＡＮＤ回路１２をさらに設けてい
る。これにより、トランスＴ２の１次側に設けられてい
る保護回路で生成されるリセット信号であるＰＲＯＴＥ
ＣＴ信号がサブＰＷＭ１回路６に入力される時にサブＰ
ＷＭ１回路６がリセットされるかどうかを選択信号Ａに
より選択できる。
【００３９】これにより、電源回路の構成上、トランス
Ｔ２の１次側に設けられている保護回路で生成されるＰ
ＲＯＴＥＣＴ信号が入力されても動作を続ける必要があ
る回路等を制御するためにサブＰＷＭ１回路６を使用す
る場合、選択信号ＡによってトランスＴ２の１次側に設
けられている保護回路で生成されるＰＲＯＴＥＣＴ信号
を無効にすることが可能となるため、電源制御回路であ
る電源回路制御用ＣＰＵの汎用性を向上させることがで
きる。
Ｔ２の１次側に設けられている保護回路で生成されるＰ
ＲＯＴＥＣＴ信号が入力されても動作を続ける必要があ
る回路等を制御するためにサブＰＷＭ１回路６を使用す
る場合、選択信号ＡによってトランスＴ２の１次側に設
けられている保護回路で生成されるＰＲＯＴＥＣＴ信号
を無効にすることが可能となるため、電源制御回路であ
る電源回路制御用ＣＰＵの汎用性を向上させることがで
きる。
【００４０】（実施の形態４）図７は本発明の第４の実
施の形態の電源回路制御用ＣＰＵの構成を示す図であ
る。本発明の第４の実施の形態の電源回路制御用ＣＰＵ
では、本発明の第３の実施の形態の電源回路制御用ＣＰ
ＵにおいてＡＮＤ回路１３をさらに設け、トランスＴ２
の１次側に設けられている保護回路で生成されるＰＲＯ
ＴＥＣＴ信号によりメインＰＷＭ２回路４がリセットさ
れるかどうかを選択信号Ｂにより選択できる。
施の形態の電源回路制御用ＣＰＵの構成を示す図であ
る。本発明の第４の実施の形態の電源回路制御用ＣＰＵ
では、本発明の第３の実施の形態の電源回路制御用ＣＰ
ＵにおいてＡＮＤ回路１３をさらに設け、トランスＴ２
の１次側に設けられている保護回路で生成されるＰＲＯ
ＴＥＣＴ信号によりメインＰＷＭ２回路４がリセットさ
れるかどうかを選択信号Ｂにより選択できる。
【００４１】このような構成により、メインＰＷＭ１回
路３によって駆動制御されている電源回路とは別の電源
回路をメインＰＷＭ２回路４で駆動制御する場合におい
てメインＰＷＭ１回路３で駆動制御されている電源回路
の動作が停止しても別の電源回路の動作は停止せずにそ
の動作を続行させる場合、選択信号ＢによりトランスＴ
２の１次側に設けられている保護回路で生成されるＰＲ
ＯＴＥＣＴ信号を無効にすることができるため、電源制
御回路である電源回路制御用ＣＰＵの汎用性をさらに向
上させることができる。
路３によって駆動制御されている電源回路とは別の電源
回路をメインＰＷＭ２回路４で駆動制御する場合におい
てメインＰＷＭ１回路３で駆動制御されている電源回路
の動作が停止しても別の電源回路の動作は停止せずにそ
の動作を続行させる場合、選択信号ＢによりトランスＴ
２の１次側に設けられている保護回路で生成されるＰＲ
ＯＴＥＣＴ信号を無効にすることができるため、電源制
御回路である電源回路制御用ＣＰＵの汎用性をさらに向
上させることができる。
【００４２】（実施の形態５）図８は本発明の第５の実
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成の一部を示す図である。本発明の第５の実施の形態
の電源回路制御用ＣＰＵでは、トランスＴ２の１次側に
設けられている保護回路で生成されるＰＲＯＴＥＣＴ信
号により出力ポートをリセットすることによってイニシ
ャル状態になるようにしている。ここでは、例えば、Ｐ
ＲＯＴＥＣＴ信号によりゲート回路１４を制御するよう
に構成されている。このような構成によって、トランス
Ｔ２の１次側に設けられている保護回路で生成されるＰ
ＲＯＴＥＣＴ信号により出力ポートがイニシャルの状態
になり、出力ポートで制御している各負荷がオフ状態に
なるので、電源回路の再起動時の誤動作等を防止するこ
とができる。
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成の一部を示す図である。本発明の第５の実施の形態
の電源回路制御用ＣＰＵでは、トランスＴ２の１次側に
設けられている保護回路で生成されるＰＲＯＴＥＣＴ信
号により出力ポートをリセットすることによってイニシ
ャル状態になるようにしている。ここでは、例えば、Ｐ
ＲＯＴＥＣＴ信号によりゲート回路１４を制御するよう
に構成されている。このような構成によって、トランス
Ｔ２の１次側に設けられている保護回路で生成されるＰ
ＲＯＴＥＣＴ信号により出力ポートがイニシャルの状態
になり、出力ポートで制御している各負荷がオフ状態に
なるので、電源回路の再起動時の誤動作等を防止するこ
とができる。
【００４３】（実施の形態６）図９は本発明の第６の実
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成の一部を示す図である。本発明の第６の実施の形態
の電源回路制御用ＣＰＵでは、本発明の第５の実施の形
態の電源回路制御用ＣＰＵにおいてＡＮＤ回路１５をさ
らに設けており、これにより、トランスＴ２の１次側に
設けられている保護回路で生成されるＰＲＯＴＥＣＴ信
号により出力ポートのリセットが行われるかどうかを選
択信号Ｃにより選択できる。
施の形態の電源制御回路である電源回路制御用ＣＰＵの
構成の一部を示す図である。本発明の第６の実施の形態
の電源回路制御用ＣＰＵでは、本発明の第５の実施の形
態の電源回路制御用ＣＰＵにおいてＡＮＤ回路１５をさ
らに設けており、これにより、トランスＴ２の１次側に
設けられている保護回路で生成されるＰＲＯＴＥＣＴ信
号により出力ポートのリセットが行われるかどうかを選
択信号Ｃにより選択できる。
【００４４】このような構成により、トランスＴ２の１
次側に設けられている保護回路で生成されるＰＲＯＴＥ
ＣＴ信号の入力によりメインＰＷＭ１回路３の動作が停
止することによりトランスＴ２の２次側で発生する電圧
の出力が停止された後もリセット前の状態を保持する必
要がある回路を制御する出力ポートは、選択信号Ｃによ
りトランスＴ２の１次側に設けられている保護回路で生
成されるＰＲＯＴＥＣＴ信号を無効にすることができる
ため、電源制御回路である電源回路制御用ＣＰＵとして
の汎用性をさらに向上させることができる。
次側に設けられている保護回路で生成されるＰＲＯＴＥ
ＣＴ信号の入力によりメインＰＷＭ１回路３の動作が停
止することによりトランスＴ２の２次側で発生する電圧
の出力が停止された後もリセット前の状態を保持する必
要がある回路を制御する出力ポートは、選択信号Ｃによ
りトランスＴ２の１次側に設けられている保護回路で生
成されるＰＲＯＴＥＣＴ信号を無効にすることができる
ため、電源制御回路である電源回路制御用ＣＰＵとして
の汎用性をさらに向上させることができる。
【００４５】
【発明の効果】以上のように、本発明によれば、電源回
路の異常時の安全性の向上させ、電源回路の誤動作を防
止し、電源制御回路である電源回路制御用ＣＰＵとして
の汎用性を向上させることができる。
路の異常時の安全性の向上させ、電源回路の誤動作を防
止し、電源制御回路である電源回路制御用ＣＰＵとして
の汎用性を向上させることができる。
【図１】従来の電源回路の概略構成を示す図である。
【図２】従来の電源制御回路である電源回路制御用ＣＰ
Ｕの構成を示すブロック図である。
Ｕの構成を示すブロック図である。
【図３】本発明の第１の実施の形態の電源回路の構成を
示す図である。
示す図である。
【図４】本発明の第１の実施の形態の電源制御回路であ
る電源回路制御用ＣＰＵの構成を示す図である。
る電源回路制御用ＣＰＵの構成を示す図である。
【図５】本発明の第２の実施の形態の電源制御回路であ
る電源回路制御用ＣＰＵの構成を示す図である。
る電源回路制御用ＣＰＵの構成を示す図である。
【図６】本発明の第３の実施の形態の電源制御回路であ
る電源回路制御用ＣＰＵの構成を示す図である。
る電源回路制御用ＣＰＵの構成を示す図である。
【図７】本発明の第４の実施の形態の電源制御回路であ
る電源回路制御用ＣＰＵの構成を示す図である。
る電源回路制御用ＣＰＵの構成を示す図である。
【図８】本発明の第５の実施の形態の電源制御回路であ
る電源回路制御用ＣＰＵの構成の一部を示す図である。
る電源回路制御用ＣＰＵの構成の一部を示す図である。
【図９】本発明の第６の実施の形態の電源制御回路であ
る電源回路制御用ＣＰＵの構成の一部を示す図である。
る電源回路制御用ＣＰＵの構成の一部を示す図である。
１、３ メインＰＷＭ（パルス幅変調）１回路 ２ サブＰＷＭ回路 ４ メインＰＷＭ２回路 ５ メイン同期サブＰＷＭ回路 ６ サブＰＷＭ１回路 ７ サブＰＷＭ２回路 ８、９、１１ ＯＲ回路 １０ フリップフロップ １２、１３、１５ ＡＮＤ回路 １４ ゲート回路 ２０ 蛍光灯 Ｔ１、Ｔ２ トランス ＳＷ１、ＳＷ２ スイッチング素子
Claims (6)
- 【請求項１】 トランスの１次側で発生する電圧をスイ
ッチングしてトランスの２次側で発生する出力電圧をフ
ィードバックすることによって電源回路をパルス幅変調
制御する電源制御回路において、 トランスの１次側で発生する電圧を制御し、トランスの
１次側に設けられている保護回路で生成されたリセット
信号が入力されることにより動作が停止する第１のパル
ス幅変調回路と、 トランスの２次側で発生する電圧を制御し、前記リセッ
ト信号が入力されることにより動作が停止する第２のパ
ルス幅変調回路とを有することを特徴とする電源制御回
路。 - 【請求項２】 前記第２のパルス幅変調回路の動作をト
ランスの２次側に設けられている保護回路で生成された
リセット信号の入力により独立に停止させることが可能
であることを特徴とする請求項１に記載の電源制御回
路。 - 【請求項３】 前記第１のパルス幅変調回路および第２
のパルス幅変調回路の動作はそれぞれ独立に開始および
停止可能であり、トランスの１次側に設けられている保
護回路で生成されたリセット信号が入力されることによ
り前記第１のパルス幅変調回路の動作が停止した場合に
は、前記第１のパルス幅変調回路の動作が開始した後に
前記第２のパルス幅変調回路の動作が開始可能であるこ
とを特徴とする請求項１に記載の電源制御回路。 - 【請求項４】 トランスの１次側に設けられている保護
回路で生成されたリセット信号の入力により前記第２の
パルス幅変調回路の動作を停止させるかどうかが選択可
能であることを特徴とする請求項１に記載の電源制御回
路。 - 【請求項５】 トランスの１次側に設けられている保護
回路で生成されたリセット信号により出力ポートをイニ
シャル状態にすることを特徴とする請求項１に記載の電
源制御回路。 - 【請求項６】 トランスの１次側に設けられている保護
回路で生成されたリセット信号により出力ポートをイニ
シャル状態にするかまたはリセット信号が入力される前
の状態を保持するかが選択可能であることを特徴とする
請求項１に記載の電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23788197A JPH1169801A (ja) | 1997-08-20 | 1997-08-20 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23788197A JPH1169801A (ja) | 1997-08-20 | 1997-08-20 | 電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1169801A true JPH1169801A (ja) | 1999-03-09 |
Family
ID=17021815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23788197A Pending JPH1169801A (ja) | 1997-08-20 | 1997-08-20 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1169801A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456511B1 (en) | 2000-02-17 | 2002-09-24 | Tyco Electronics Corporation | Start-up circuit for flyback converter having secondary pulse width modulation |
| JP2003531558A (ja) * | 2000-04-13 | 2003-10-21 | プジョー シトロエン オートモビル エス アー | 自動車のための複数電圧給電回路 |
| US6775164B2 (en) | 2002-03-14 | 2004-08-10 | Tyco Electronics Corporation | Three-terminal, low voltage pulse width modulation controller IC |
| WO2006006407A1 (ja) * | 2004-07-14 | 2006-01-19 | Rohm Co., Ltd | 電源装置 |
| JP2010154697A (ja) * | 2008-12-26 | 2010-07-08 | New Japan Radio Co Ltd | モータ制御装置 |
-
1997
- 1997-08-20 JP JP23788197A patent/JPH1169801A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456511B1 (en) | 2000-02-17 | 2002-09-24 | Tyco Electronics Corporation | Start-up circuit for flyback converter having secondary pulse width modulation |
| JP2003531558A (ja) * | 2000-04-13 | 2003-10-21 | プジョー シトロエン オートモビル エス アー | 自動車のための複数電圧給電回路 |
| US6775164B2 (en) | 2002-03-14 | 2004-08-10 | Tyco Electronics Corporation | Three-terminal, low voltage pulse width modulation controller IC |
| WO2006006407A1 (ja) * | 2004-07-14 | 2006-01-19 | Rohm Co., Ltd | 電源装置 |
| JPWO2006006407A1 (ja) * | 2004-07-14 | 2008-04-24 | ローム株式会社 | 電源装置 |
| JP4843490B2 (ja) * | 2004-07-14 | 2011-12-21 | ローム株式会社 | 電源装置およびそれを用いた電子機器 |
| JP2010154697A (ja) * | 2008-12-26 | 2010-07-08 | New Japan Radio Co Ltd | モータ制御装置 |
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