JPH1173156A - プラズマディスプレイパネルの駆動装置 - Google Patents
プラズマディスプレイパネルの駆動装置Info
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- JPH1173156A JPH1173156A JP9234138A JP23413897A JPH1173156A JP H1173156 A JPH1173156 A JP H1173156A JP 9234138 A JP9234138 A JP 9234138A JP 23413897 A JP23413897 A JP 23413897A JP H1173156 A JPH1173156 A JP H1173156A
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- 238000010586 diagram Methods 0.000 description 19
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- 230000003071 parasitic effect Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
- G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【課題】 耐圧の低いトランジスタにて互いに極性の異
なる複数の駆動パルスをＰＤＰの同一行電極上に印加し
得るプラズマディスプレイパネルの駆動装置を提供する
ことを目的とする。 【解決手段】 所定極性の第１パルスを発生してこれを
第１ラインに印加する第１パルス発生回路と、前記所定
極性とは異なる極性の第２パルスを発生してこれをプラ
ズマディスプレイパネルの行電極に印加する第２パルス
発生回路とを有し、これら第１及び第２パルス発生回路
間に、少なくとも上記第１パルス発生回路が第１パルス
を発生している期間中はオン状態となって上記第１ライ
ン及び行電極間を接続するスイッチング素子を設ける。
なる複数の駆動パルスをＰＤＰの同一行電極上に印加し
得るプラズマディスプレイパネルの駆動装置を提供する
ことを目的とする。 【解決手段】 所定極性の第１パルスを発生してこれを
第１ラインに印加する第１パルス発生回路と、前記所定
極性とは異なる極性の第２パルスを発生してこれをプラ
ズマディスプレイパネルの行電極に印加する第２パルス
発生回路とを有し、これら第１及び第２パルス発生回路
間に、少なくとも上記第１パルス発生回路が第１パルス
を発生している期間中はオン状態となって上記第１ライ
ン及び行電極間を接続するスイッチング素子を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はプラズマディスプレ
イパネルの駆動装置に関する。
イパネルの駆動装置に関する。
【０００２】
【従来の技術】平面表示装置として、ＡＣ（交流放電）
型のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）が知られている。図１は、かかるＡＣ型のＰＤＰを
駆動する駆動装置を含んだプラズマディスプレイ装置の
概略構成を示す図である。
型のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）が知られている。図１は、かかるＡＣ型のＰＤＰを
駆動する駆動装置を含んだプラズマディスプレイ装置の
概略構成を示す図である。
【０００３】図１において、ＰＤＰ１０には、Ｘ及びＹ
の１対にて１画面の各行（第１行〜第ｎ行）に対応した
行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形
成されている。更に、これら行電極対に直交し、かつ図
示せぬ誘電体層及び放電空間を挟んで、１画面の各列
（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1
〜Ｄmが形成されている。この際、１対の行電極対
（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に１つの放電セ
ルが形成される。駆動装置１は、供給された映像信号を
１画素毎のＮビットの画素データに変換し、これをＰＤ
Ｐ１０における１行分毎にｍ個の画素データパルスに変
換してＰＤＰ１０の列電極Ｄ1〜Ｄm各々に印加する。更
に、駆動装置１は、図２に示されるが如きタイミングに
て、リセットパルスＲＰX、リセットパルスＲＰY、プラ
イミングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰ
X、維持パルスＩＰY、及び消去パルスＥＰ各々を含んだ
行電極駆動信号を生成し、これを上記ＰＤＰ１０の行電
極対（Ｙ1〜Ｙn、Ｘ1〜Ｘn）に印加する。
の１対にて１画面の各行（第１行〜第ｎ行）に対応した
行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形
成されている。更に、これら行電極対に直交し、かつ図
示せぬ誘電体層及び放電空間を挟んで、１画面の各列
（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1
〜Ｄmが形成されている。この際、１対の行電極対
（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に１つの放電セ
ルが形成される。駆動装置１は、供給された映像信号を
１画素毎のＮビットの画素データに変換し、これをＰＤ
Ｐ１０における１行分毎にｍ個の画素データパルスに変
換してＰＤＰ１０の列電極Ｄ1〜Ｄm各々に印加する。更
に、駆動装置１は、図２に示されるが如きタイミングに
て、リセットパルスＲＰX、リセットパルスＲＰY、プラ
イミングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰ
X、維持パルスＩＰY、及び消去パルスＥＰ各々を含んだ
行電極駆動信号を生成し、これを上記ＰＤＰ１０の行電
極対（Ｙ1〜Ｙn、Ｘ1〜Ｘn）に印加する。
【０００４】図２において、駆動装置１は、先ず、正電
圧のリセットパルスＲＰxを発生してこれを全ての行電
極Ｘ1〜Ｘnに印加すると同時に、負電圧のリセットパル
スＲＰyを発生してこれを行電極Ｙ1〜Ｙn の各々に印加
する（一斉リセット行程）。かかるリセットパルスの印
加によりＰＤＰ１０の全ての放電セルが放電励起して荷
電粒子が発生し、この放電終息後、全放電セルの誘電体
層には一様に所定量の壁電荷が形成される。
圧のリセットパルスＲＰxを発生してこれを全ての行電
極Ｘ1〜Ｘnに印加すると同時に、負電圧のリセットパル
スＲＰyを発生してこれを行電極Ｙ1〜Ｙn の各々に印加
する（一斉リセット行程）。かかるリセットパルスの印
加によりＰＤＰ１０の全ての放電セルが放電励起して荷
電粒子が発生し、この放電終息後、全放電セルの誘電体
層には一様に所定量の壁電荷が形成される。
【０００５】次に、駆動装置１は、各行毎の画素データ
に対応した正電圧の画素データパルスＤＰ1〜ＤＰmを発
生し、これらを１行分毎に順次、列電極Ｄ1〜Ｄmに印加
して行く。更に、駆動装置１は、上記画素データパルス
ＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加するタイミングと
同一タイミングにて、負電圧でありかつ比較的パルス幅
の小なる走査パルスＳＰを発生し、これを図２に示され
るように、行電極Ｙ 1からＹnへと順次印加して行く。こ
の際、走査パルスＳＰが印加された行電極に存在する放
電セルの内で、高電圧の画素データパルスが印加された
放電セルでは放電が生じてその壁電荷の大半が失われ
る。一方、画素データパルスが印加されなかった放電セ
ルでは放電が生じないので、上記壁電荷が残留したまま
となる。すなわち、列電極に印加された画素データパル
スに応じて、各放電セル内に壁電荷が残留するか否かが
決定するのである。これは、走査パルスＳＰの印加に応
じて、各放電セルに対して画素データの書き込みが為さ
れたということなのである。尚、駆動装置１は、かかる
負電圧の走査パルスＳＰを各行電極Ｙに印加する直前
に、図２に示されるが如き正電圧のプライミングパルス
ＰＰを行電極Ｙ1〜Ｙnに印加する（画素データ書込行
程）。
に対応した正電圧の画素データパルスＤＰ1〜ＤＰmを発
生し、これらを１行分毎に順次、列電極Ｄ1〜Ｄmに印加
して行く。更に、駆動装置１は、上記画素データパルス
ＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加するタイミングと
同一タイミングにて、負電圧でありかつ比較的パルス幅
の小なる走査パルスＳＰを発生し、これを図２に示され
るように、行電極Ｙ 1からＹnへと順次印加して行く。こ
の際、走査パルスＳＰが印加された行電極に存在する放
電セルの内で、高電圧の画素データパルスが印加された
放電セルでは放電が生じてその壁電荷の大半が失われ
る。一方、画素データパルスが印加されなかった放電セ
ルでは放電が生じないので、上記壁電荷が残留したまま
となる。すなわち、列電極に印加された画素データパル
スに応じて、各放電セル内に壁電荷が残留するか否かが
決定するのである。これは、走査パルスＳＰの印加に応
じて、各放電セルに対して画素データの書き込みが為さ
れたということなのである。尚、駆動装置１は、かかる
負電圧の走査パルスＳＰを各行電極Ｙに印加する直前
に、図２に示されるが如き正電圧のプライミングパルス
ＰＰを行電極Ｙ1〜Ｙnに印加する（画素データ書込行
程）。
【０００６】かかるプライミングパルスＰＰの印加によ
り、上記一斉リセット動作にて得られ、時間経過と共に
減少してしまった上記荷電粒子が、ＰＤＰ１０の放電空
間内に再形成される。よって、かかる荷電粒子が存在す
る内に、上記走査パルスＳＰの印加による画素データの
書き込みが為されることになる。次に、駆動装置１は、
正電圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各
々に印加すると共に、かかる維持パルスＩＰYの印加タ
イミングとは、ずれたタイミングにて正電圧の維持パル
スＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加する（維
持放電行程）。
り、上記一斉リセット動作にて得られ、時間経過と共に
減少してしまった上記荷電粒子が、ＰＤＰ１０の放電空
間内に再形成される。よって、かかる荷電粒子が存在す
る内に、上記走査パルスＳＰの印加による画素データの
書き込みが為されることになる。次に、駆動装置１は、
正電圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各
々に印加すると共に、かかる維持パルスＩＰYの印加タ
イミングとは、ずれたタイミングにて正電圧の維持パル
スＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加する（維
持放電行程）。
【０００７】かかる維持パルスＩＰX及びＩＰYが交互に
印加されている期間に亘り、上記壁電荷が残留したまま
となっている放電セルが放電発光を繰り返しその発光状
態を維持する。次に、駆動装置１は、負電圧の消去パル
スＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に一斉に印
加して、各放電セル内に残留している壁電荷を消去する
（壁電荷消去行程）。
印加されている期間に亘り、上記壁電荷が残留したまま
となっている放電セルが放電発光を繰り返しその発光状
態を維持する。次に、駆動装置１は、負電圧の消去パル
スＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に一斉に印
加して、各放電セル内に残留している壁電荷を消去する
（壁電荷消去行程）。
【０００８】図３は、上記各種駆動パルスの内で、上記
リセットパルスＲＰY及び維持パルスＩＰYを発生するパ
ルス駆動回路の構成を示す図である。図３において、維
持パルス発生回路１０２におけるｐチャネル型のＭＯＳ
（Metal Oxide Semiconductor）トランジスタＱ１は、
そのゲート端に供給されたゲート信号ＧＴ１の論理レベ
ルが"１"である場合にはオフ状態となる。又、かかるＭ
ＯＳトランジスタＱ１は、ゲート信号ＧＴ１の論理レベ
ルが"０"である場合にはオン状態となって上記直流電源
Ｂ１の正側端子電位をライン２上に印加する。尚、この
直流電源Ｂ１の負側端子は接地されている。更に、かか
る維持パルス発生回路１０２には、その一端が接地され
ているコンデンサＣ１が設けられている。ｎチャネル型
のＭＯＳトランジスタＱ２は、そのゲート端に供給され
たゲート信号ＧＴ２の論理レベルが"０"である場合には
オフ状態となる一方、かかるゲート信号ＧＴ２の論理レ
ベルが"１"である場合にはオン状態となって上記ライン
２上の電位をダイオードＤ１及びコイルＬ１を介して上
記コンデンサＣ１の他端に印加する。ｎチャネル型のＭ
ＯＳトランジスタＱ３は、そのゲート端に供給されたゲ
ート信号ＧＴ３の論理レベルが"０"である場合にはオフ
状態となる一方、かかるゲート信号ＧＴ３の論理レベル
が"１"である場合にはオン状態となって上記コンデンサ
Ｃ１の他端に生じた電位をダイオードＤ２及びコイルＬ
２を介して上記ライン２上に印加する。ｐチャネル型の
ＭＯＳトランジスタＱ４は、そのゲート端に供給された
ゲート信号ＧＴ４の論理レベルが"１"である場合にはオ
フ状態となる一方、かかるゲート信号ＧＴ４の論理レベ
ルが"０"である場合にはオン状態となって上記ライン２
上の電位をダイオードＤ３を介して接地電位に引き込
む。
リセットパルスＲＰY及び維持パルスＩＰYを発生するパ
ルス駆動回路の構成を示す図である。図３において、維
持パルス発生回路１０２におけるｐチャネル型のＭＯＳ
（Metal Oxide Semiconductor）トランジスタＱ１は、
そのゲート端に供給されたゲート信号ＧＴ１の論理レベ
ルが"１"である場合にはオフ状態となる。又、かかるＭ
ＯＳトランジスタＱ１は、ゲート信号ＧＴ１の論理レベ
ルが"０"である場合にはオン状態となって上記直流電源
Ｂ１の正側端子電位をライン２上に印加する。尚、この
直流電源Ｂ１の負側端子は接地されている。更に、かか
る維持パルス発生回路１０２には、その一端が接地され
ているコンデンサＣ１が設けられている。ｎチャネル型
のＭＯＳトランジスタＱ２は、そのゲート端に供給され
たゲート信号ＧＴ２の論理レベルが"０"である場合には
オフ状態となる一方、かかるゲート信号ＧＴ２の論理レ
ベルが"１"である場合にはオン状態となって上記ライン
２上の電位をダイオードＤ１及びコイルＬ１を介して上
記コンデンサＣ１の他端に印加する。ｎチャネル型のＭ
ＯＳトランジスタＱ３は、そのゲート端に供給されたゲ
ート信号ＧＴ３の論理レベルが"０"である場合にはオフ
状態となる一方、かかるゲート信号ＧＴ３の論理レベル
が"１"である場合にはオン状態となって上記コンデンサ
Ｃ１の他端に生じた電位をダイオードＤ２及びコイルＬ
２を介して上記ライン２上に印加する。ｐチャネル型の
ＭＯＳトランジスタＱ４は、そのゲート端に供給された
ゲート信号ＧＴ４の論理レベルが"１"である場合にはオ
フ状態となる一方、かかるゲート信号ＧＴ４の論理レベ
ルが"０"である場合にはオン状態となって上記ライン２
上の電位をダイオードＤ３を介して接地電位に引き込
む。
【０００９】リセットパルス発生回路１０３におけるｎ
チャネル型のＭＯＳトランジスタＱ５は、そのゲート端
に供給されたゲート信号ＧＴ５の論理レベルが"０"であ
る場合にはオフ状態となる。又、かかるＭＯＳトランジ
スタＱ５は、ゲート信号ＧＴ５の論理レベルが"１"であ
る場合にはオン状態となって直流電源Ｂ２の負側端子電
位を抵抗Ｒ１を介してライン２上に印加する。尚、この
直流電源Ｂ２の正側端子は接地されている。ｎチャネル
型のＭＯＳトランジスタＱ６は、そのゲート端に供給さ
れたゲート信号ＧＴ６の論理レベルが"０"である場合に
はオフ状態となる一方、かかるゲート信号ＧＴ６の論理
レベルが"１"である場合にはオン状態となって上記ライ
ン２上の電位をダイオードＤ４を介して接地電位に引き
込む。
チャネル型のＭＯＳトランジスタＱ５は、そのゲート端
に供給されたゲート信号ＧＴ５の論理レベルが"０"であ
る場合にはオフ状態となる。又、かかるＭＯＳトランジ
スタＱ５は、ゲート信号ＧＴ５の論理レベルが"１"であ
る場合にはオン状態となって直流電源Ｂ２の負側端子電
位を抵抗Ｒ１を介してライン２上に印加する。尚、この
直流電源Ｂ２の正側端子は接地されている。ｎチャネル
型のＭＯＳトランジスタＱ６は、そのゲート端に供給さ
れたゲート信号ＧＴ６の論理レベルが"０"である場合に
はオフ状態となる一方、かかるゲート信号ＧＴ６の論理
レベルが"１"である場合にはオン状態となって上記ライ
ン２上の電位をダイオードＤ４を介して接地電位に引き
込む。
【００１０】尚、上記ダイオードＤ１〜Ｄ４は逆流防止
の為に設けられたものである。図４は、上記図２に示さ
れるが如きリセットパルスＲＰｙ及び維持パルスＩＰｙ
各々を発生させる際の上記ゲート信号ＧＴ１〜ＧＴ６各
々の供給タイミングを示す図である。図４に示されるよ
うに、先ず、論理レベル"１"のゲート信号ＧＴ５に応じ
てＭＯＳトランジスタＱ５がオン状態となる。これによ
り、直流電源Ｂ２の負側端子に発生した負の電位がライ
ン２上に印加されて図４に示されるが如き負電圧を有す
るリセットパルスＲＰｙが発生する。
の為に設けられたものである。図４は、上記図２に示さ
れるが如きリセットパルスＲＰｙ及び維持パルスＩＰｙ
各々を発生させる際の上記ゲート信号ＧＴ１〜ＧＴ６各
々の供給タイミングを示す図である。図４に示されるよ
うに、先ず、論理レベル"１"のゲート信号ＧＴ５に応じ
てＭＯＳトランジスタＱ５がオン状態となる。これによ
り、直流電源Ｂ２の負側端子に発生した負の電位がライ
ン２上に印加されて図４に示されるが如き負電圧を有す
るリセットパルスＲＰｙが発生する。
【００１１】次に、図４に示されるように、ゲート信号
ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号Ｇ
Ｔ３の論理レベルが"１"〜"０"〜"１"、更にゲート信号
ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替
わることにより、図４に示される正電圧の維持パルスＩ
Ｐｙが発生する。つまり、先ず、論理レベル"１"のゲー
ト信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３がオン
状態となり、コンデンサＣ１に蓄積されていた電荷に応
じた電流がＭＯＳトランジスタＱ３、ダイオードＤ２、
及びコイルＬ２を介してライン２上に流れ込む。これに
より、ライン２上の行電極駆動信号のレベルは、図４に
示されるように徐々に上昇して行く。次に、論理レベ
ル"１"のゲート信号ＧＴ１に応じて、ＭＯＳトランジス
タＱ１がオン状態となる。これにより、直流電源Ｂ１の
正側端子の正電位がライン２上に印加されて、図４に示
されるが如き正電圧を有する維持パルスＩＰｙが発生す
る。次に、論理レベル"１"のゲート信号ＧＴ２に応じて
ＭＯＳトランジスタＱ２がオン状態となる。これによ
り、ＰＤＰ１０に帯電されていた電荷に応じた電流がＭ
ＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ
１を介してコンデンサＣ１に流れ込む。かかるコンデン
サＣ１の充電動作により、上記維持パルスＩＰｙのレベ
ルは、図４に示されるように徐々に下降して行く。
ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号Ｇ
Ｔ３の論理レベルが"１"〜"０"〜"１"、更にゲート信号
ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替
わることにより、図４に示される正電圧の維持パルスＩ
Ｐｙが発生する。つまり、先ず、論理レベル"１"のゲー
ト信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３がオン
状態となり、コンデンサＣ１に蓄積されていた電荷に応
じた電流がＭＯＳトランジスタＱ３、ダイオードＤ２、
及びコイルＬ２を介してライン２上に流れ込む。これに
より、ライン２上の行電極駆動信号のレベルは、図４に
示されるように徐々に上昇して行く。次に、論理レベ
ル"１"のゲート信号ＧＴ１に応じて、ＭＯＳトランジス
タＱ１がオン状態となる。これにより、直流電源Ｂ１の
正側端子の正電位がライン２上に印加されて、図４に示
されるが如き正電圧を有する維持パルスＩＰｙが発生す
る。次に、論理レベル"１"のゲート信号ＧＴ２に応じて
ＭＯＳトランジスタＱ２がオン状態となる。これによ
り、ＰＤＰ１０に帯電されていた電荷に応じた電流がＭ
ＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ
１を介してコンデンサＣ１に流れ込む。かかるコンデン
サＣ１の充電動作により、上記維持パルスＩＰｙのレベ
ルは、図４に示されるように徐々に下降して行く。
【００１２】以上の如く、リセットパルス発生回路１０
２及び維持パルス発生回路１０３各々は、互いに極性の
異なる駆動パルス（リセットパルスＲＰｙ、維持パルス
ＩＰｙ）を発生し、これらを異なるタイミングで共通の
ライン２上に印加する構成となっている。ここで、かか
る図３に示される構成では、直流電源Ｂ１の正側端子と
直流電源Ｂ２の負側端子との間に、ＭＯＳトランジスタ
Ｑ１及びＱ５が直列に接続される形となる。更に、かか
る直流電源Ｂ１の正側端子と略同一の電位を発生するコ
ンデンサＣ１と直流電源Ｂ２の負側端子との間には、Ｍ
ＯＳトランジスタＱ２（Ｑ３）及びＱ５が直列に接続さ
れる形となる。
２及び維持パルス発生回路１０３各々は、互いに極性の
異なる駆動パルス（リセットパルスＲＰｙ、維持パルス
ＩＰｙ）を発生し、これらを異なるタイミングで共通の
ライン２上に印加する構成となっている。ここで、かか
る図３に示される構成では、直流電源Ｂ１の正側端子と
直流電源Ｂ２の負側端子との間に、ＭＯＳトランジスタ
Ｑ１及びＱ５が直列に接続される形となる。更に、かか
る直流電源Ｂ１の正側端子と略同一の電位を発生するコ
ンデンサＣ１と直流電源Ｂ２の負側端子との間には、Ｍ
ＯＳトランジスタＱ２（Ｑ３）及びＱ５が直列に接続さ
れる形となる。
【００１３】従って、かかる図３に示されるＭＯＳトラ
ンジスタＱ１〜Ｑ３、及びＱ４としては、直流電源Ｂ１
の正側端子電位と直流電源Ｂ２の負側端子電位との電位
差に耐え得る高耐圧なトランジスタを用いなければなら
ないという問題があった。
ンジスタＱ１〜Ｑ３、及びＱ４としては、直流電源Ｂ１
の正側端子電位と直流電源Ｂ２の負側端子電位との電位
差に耐え得る高耐圧なトランジスタを用いなければなら
ないという問題があった。
【００１４】
【発明が解決しようとする課題】本発明は、上記問題を
解決するために為されたものであり、比較的耐圧の低い
トランジスタにて互いに極性の異なる複数の駆動パルス
をＰＤＰの同一行電極上に印加し得るプラズマディスプ
レイパネルの駆動装置を提供することを目的とする。
解決するために為されたものであり、比較的耐圧の低い
トランジスタにて互いに極性の異なる複数の駆動パルス
をＰＤＰの同一行電極上に印加し得るプラズマディスプ
レイパネルの駆動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の第１の特徴によ
るプラズマディスプレイパネルの駆動装置は、プラズマ
ディスプレイパネルの垂直方向に配列された複数の列電
極に画素データに対応した画素データパルスを印加する
列電極駆動手段と、前記列電極に交差する水平方向に配
列された複数の行電極に所定極性の第１パルス及び前記
所定極性とは異なる極性の第２パルスを夫々印加する行
電極駆動手段とを備えたプラズマディスプレイパネルの
駆動装置であって、前記行電極駆動手段は、前記第１パ
ルスを発生してこれを第１ラインに印加する第１パルス
発生回路と、前記第２パルスを発生してこれを前記行電
極に印加する第２パルス発生回路と、少なくとも前記第
１パルス発生回路が前記第１パルスを発生している期間
中はオン状態となって前記第１ライン及び前記行電極間
を接続するスイッチング素子とを有することを特徴とす
る。
るプラズマディスプレイパネルの駆動装置は、プラズマ
ディスプレイパネルの垂直方向に配列された複数の列電
極に画素データに対応した画素データパルスを印加する
列電極駆動手段と、前記列電極に交差する水平方向に配
列された複数の行電極に所定極性の第１パルス及び前記
所定極性とは異なる極性の第２パルスを夫々印加する行
電極駆動手段とを備えたプラズマディスプレイパネルの
駆動装置であって、前記行電極駆動手段は、前記第１パ
ルスを発生してこれを第１ラインに印加する第１パルス
発生回路と、前記第２パルスを発生してこれを前記行電
極に印加する第２パルス発生回路と、少なくとも前記第
１パルス発生回路が前記第１パルスを発生している期間
中はオン状態となって前記第１ライン及び前記行電極間
を接続するスイッチング素子とを有することを特徴とす
る。
【００１６】又、本発明の第２の特徴によるプラズマデ
ィスプレイパネルの駆動装置は、プラズマディスプレイ
パネルの垂直方向に配列された複数の列電極に画素デー
タに対応した画素データパルスを印加する列電極駆動手
段と、前記列電極に交差する水平方向に配列された複数
の行電極に所定極性の第１パルス及び前記所定極性とは
異なる極性の第２パルスを夫々印加する行電極駆動手段
とを備えたプラズマディスプレイパネルの駆動装置であ
って、前記行電極駆動手段は、前記第１パルスを発生し
てこれを第１ラインに印加する第１パルス発生回路と、
少なくとも前記第１パルス発生回路が前記第１パルスを
発生している期間中はオン状態となって前記第１ライン
及び前記行電極間を接続する第１スイッチング素子と、
前記第２パルスを発生してこれを第２ラインに印加する
第２パルス発生回路と、少なくとも前記第２パルス発生
回路が前記第２パルスを発生している期間中はオン状態
となって前記第２ライン及び前記行電極間を接続する第
２スイッチング素子とを有することを特徴とする。
ィスプレイパネルの駆動装置は、プラズマディスプレイ
パネルの垂直方向に配列された複数の列電極に画素デー
タに対応した画素データパルスを印加する列電極駆動手
段と、前記列電極に交差する水平方向に配列された複数
の行電極に所定極性の第１パルス及び前記所定極性とは
異なる極性の第２パルスを夫々印加する行電極駆動手段
とを備えたプラズマディスプレイパネルの駆動装置であ
って、前記行電極駆動手段は、前記第１パルスを発生し
てこれを第１ラインに印加する第１パルス発生回路と、
少なくとも前記第１パルス発生回路が前記第１パルスを
発生している期間中はオン状態となって前記第１ライン
及び前記行電極間を接続する第１スイッチング素子と、
前記第２パルスを発生してこれを第２ラインに印加する
第２パルス発生回路と、少なくとも前記第２パルス発生
回路が前記第２パルスを発生している期間中はオン状態
となって前記第２ライン及び前記行電極間を接続する第
２スイッチング素子とを有することを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図５は、本発明による駆動装置を含ん
だプラズマディスプレイ装置の全体構成を示す図であ
る。かかる図５において、Ａ／Ｄ変換器１１は、供給さ
れてきたアナログの映像信号をサンプリングして１画素
毎のＮビットの画素データに変換しこれをメモリ１３に
供給する。パネル駆動制御回路１２は、かかる映像信号
中に含まれる水平同期信号及び垂直同期信号を検出し、
この検出タイミングに基づいて以下に説明するが如き各
種信号を生成し、これらをメモリ１３、行電極ドライバ
１００、及び列電極ドライバ２００の各々に供給する。
しつつ説明する。図５は、本発明による駆動装置を含ん
だプラズマディスプレイ装置の全体構成を示す図であ
る。かかる図５において、Ａ／Ｄ変換器１１は、供給さ
れてきたアナログの映像信号をサンプリングして１画素
毎のＮビットの画素データに変換しこれをメモリ１３に
供給する。パネル駆動制御回路１２は、かかる映像信号
中に含まれる水平同期信号及び垂直同期信号を検出し、
この検出タイミングに基づいて以下に説明するが如き各
種信号を生成し、これらをメモリ１３、行電極ドライバ
１００、及び列電極ドライバ２００の各々に供給する。
【００１８】メモリ１３は、パネル駆動制御回路１２か
ら供給されてくる書込信号に応じて上記画素データを順
次書き込む。更に、メモリ１３は、上記パネル駆動制御
回路１２から供給されてくる読出信号に応じて、上述の
如く書き込まれた画素データをＰＤＰ（プラズマディス
プレイパネル）２０の１行分毎に読み出し、これを列電
極ドライバ２００に供給する。
ら供給されてくる書込信号に応じて上記画素データを順
次書き込む。更に、メモリ１３は、上記パネル駆動制御
回路１２から供給されてくる読出信号に応じて、上述の
如く書き込まれた画素データをＰＤＰ（プラズマディス
プレイパネル）２０の１行分毎に読み出し、これを列電
極ドライバ２００に供給する。
【００１９】ＰＤＰ２０には、Ｘ及びＹの１対にて１画
面の各行（第１行〜第ｎ行）に対応した行電極対を為す
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。
更に、これら行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで、１画面の各列（第１列〜第ｍ
列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成され
ている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列
電極Ｄとの交差部に１つの放電セルが形成される。
面の各行（第１行〜第ｎ行）に対応した行電極対を為す
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。
更に、これら行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで、１画面の各列（第１列〜第ｍ
列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成され
ている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列
電極Ｄとの交差部に１つの放電セルが形成される。
【００２０】列電極ドライバ２００は、上記メモリ１３
から供給されてくる１行分の画素データ各々に対応した
画素データパルスＤＰ1〜mを発生し、これらを上記パネ
ル駆動制御回路１２から供給される画素データパルス印
加タイミング信号に応じて、図６に示されるように上記
ＰＤＰ２０の列電極Ｄ1〜Ｄm各々に印加する。行電極ド
ライバ１００は、上記パネル駆動制御回路１２から供給
されてくる各種タイミング信号に応じて、上記図６に示
されるが如きリセットパルスＲＰX及び維持パルスＩＰX
を含んだ行電極Ｘ駆動信号を生成し、これを上記ＰＤＰ
２０の行電極Ｘ1〜Ｘn各々に同時に印加する。又、行電
極ドライバ１００は、上記パネル駆動制御回路１２から
供給されてくる各種タイミング信号に応じて、上記図６
に示されるが如き負電圧のリセットパルスＲＰY、正電
圧のプライミングパルスＰＰ、負電圧の走査パルスＳ
Ｐ、正電圧の維持パルスＩＰY及び負電圧の消去パルス
ＥＰ各々を含んだ行電極Ｙ駆動信号を生成し、これを上
記ＰＤＰ２０の行電極Ｙ1〜Ｙn各々に印加する。
から供給されてくる１行分の画素データ各々に対応した
画素データパルスＤＰ1〜mを発生し、これらを上記パネ
ル駆動制御回路１２から供給される画素データパルス印
加タイミング信号に応じて、図６に示されるように上記
ＰＤＰ２０の列電極Ｄ1〜Ｄm各々に印加する。行電極ド
ライバ１００は、上記パネル駆動制御回路１２から供給
されてくる各種タイミング信号に応じて、上記図６に示
されるが如きリセットパルスＲＰX及び維持パルスＩＰX
を含んだ行電極Ｘ駆動信号を生成し、これを上記ＰＤＰ
２０の行電極Ｘ1〜Ｘn各々に同時に印加する。又、行電
極ドライバ１００は、上記パネル駆動制御回路１２から
供給されてくる各種タイミング信号に応じて、上記図６
に示されるが如き負電圧のリセットパルスＲＰY、正電
圧のプライミングパルスＰＰ、負電圧の走査パルスＳ
Ｐ、正電圧の維持パルスＩＰY及び負電圧の消去パルス
ＥＰ各々を含んだ行電極Ｙ駆動信号を生成し、これを上
記ＰＤＰ２０の行電極Ｙ1〜Ｙn各々に印加する。
【００２１】図７は、上記各種駆動パルスの内からリセ
ットパルスＲＰY及び維持パルスＩＰY各々を発生すべく
為された本発明の駆動装置に基づくパルス駆動回路の構
成を示す図である。尚、この図７に示される構成は、上
記行電極ドライバ１００内に設けられているものであ
る。図７において、維持パルス発生回路１２０における
ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）
トランジスタＱ１は、上記パネル駆動制御回路１２から
供給されたゲート信号ＧＴ１の論理レベルが"１"である
場合にはオフ状態となる。一方、このゲート信号ＧＴ１
の論理レベルが"０"である場合には、上記ＭＯＳトラン
ジスタＱ１はオン状態となって上記直流電源Ｂ１の正側
端子電位をライン２００上に印加する。尚、この直流電
源Ｂ１の負側端子は接地されている。更に、かかる維持
パルス発生回路１２０には、その一端が接地されている
コンデンサＣ１が設けられている。ｎチャネル型のＭＯ
ＳトランジスタＱ２は、上記パネル駆動制御回路１２か
ら供給されたゲート信号ＧＴ２の論理レベルが"０"であ
る場合にはオフ状態となる。一方、かかるゲート信号Ｇ
Ｔ２の論理レベルが"１"である場合には、ＭＯＳトラン
ジスタＱ２はオン状態となって上記ライン２００上の電
位をダイオードＤ１及びコイルＬ１を介して上記コンデ
ンサＣ１の他端に印加してこれを充電する。ｎチャネル
型のＭＯＳトランジスタＱ３は、上記パネル駆動制御回
路１２から供給されたゲート信号ＧＴ３の論理レベル
が"０"である場合にはオフ状態となる。一方、かかるゲ
ート信号ＧＴ３の論理レベルが"１"である場合には、Ｍ
ＯＳトランジスタＱ３はオン状態となって上記コンデン
サＣ１の他端から放電された電位をダイオードＤ２及び
コイルＬ２を介して上記ライン２００上に印加する。ｐ
チャネル型のＭＯＳトランジスタＱ４は、上記パネル駆
動制御回路１２から供給されたゲート信号ＧＴ４の論理
レベルが"１"である場合にはオフ状態となる一方、かか
るゲート信号ＧＴ４の論理レベルが"０"である場合には
オン状態となって上記ライン２００上の電位を接地電位
に引き込む。
ットパルスＲＰY及び維持パルスＩＰY各々を発生すべく
為された本発明の駆動装置に基づくパルス駆動回路の構
成を示す図である。尚、この図７に示される構成は、上
記行電極ドライバ１００内に設けられているものであ
る。図７において、維持パルス発生回路１２０における
ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）
トランジスタＱ１は、上記パネル駆動制御回路１２から
供給されたゲート信号ＧＴ１の論理レベルが"１"である
場合にはオフ状態となる。一方、このゲート信号ＧＴ１
の論理レベルが"０"である場合には、上記ＭＯＳトラン
ジスタＱ１はオン状態となって上記直流電源Ｂ１の正側
端子電位をライン２００上に印加する。尚、この直流電
源Ｂ１の負側端子は接地されている。更に、かかる維持
パルス発生回路１２０には、その一端が接地されている
コンデンサＣ１が設けられている。ｎチャネル型のＭＯ
ＳトランジスタＱ２は、上記パネル駆動制御回路１２か
ら供給されたゲート信号ＧＴ２の論理レベルが"０"であ
る場合にはオフ状態となる。一方、かかるゲート信号Ｇ
Ｔ２の論理レベルが"１"である場合には、ＭＯＳトラン
ジスタＱ２はオン状態となって上記ライン２００上の電
位をダイオードＤ１及びコイルＬ１を介して上記コンデ
ンサＣ１の他端に印加してこれを充電する。ｎチャネル
型のＭＯＳトランジスタＱ３は、上記パネル駆動制御回
路１２から供給されたゲート信号ＧＴ３の論理レベル
が"０"である場合にはオフ状態となる。一方、かかるゲ
ート信号ＧＴ３の論理レベルが"１"である場合には、Ｍ
ＯＳトランジスタＱ３はオン状態となって上記コンデン
サＣ１の他端から放電された電位をダイオードＤ２及び
コイルＬ２を介して上記ライン２００上に印加する。ｐ
チャネル型のＭＯＳトランジスタＱ４は、上記パネル駆
動制御回路１２から供給されたゲート信号ＧＴ４の論理
レベルが"１"である場合にはオフ状態となる一方、かか
るゲート信号ＧＴ４の論理レベルが"０"である場合には
オン状態となって上記ライン２００上の電位を接地電位
に引き込む。
【００２２】リセットパルス発生回路１３０におけるｎ
チャネル型のＭＯＳトランジスタＱ５は、上記パネル駆
動制御回路１２から供給されたゲート信号ＧＴ５の論理
レベルが"０"である場合にはオフ状態となる。又、かか
るＭＯＳトランジスタＱ５は、ゲート信号ＧＴ５の論理
レベルが"１"である場合にはオン状態となって直流電源
Ｂ２の負側端子の電位を抵抗Ｒ１を介してライン３００
上に印加する。尚、この直流電源Ｂ２の正側端子は接地
されている。
チャネル型のＭＯＳトランジスタＱ５は、上記パネル駆
動制御回路１２から供給されたゲート信号ＧＴ５の論理
レベルが"０"である場合にはオフ状態となる。又、かか
るＭＯＳトランジスタＱ５は、ゲート信号ＧＴ５の論理
レベルが"１"である場合にはオン状態となって直流電源
Ｂ２の負側端子の電位を抵抗Ｒ１を介してライン３００
上に印加する。尚、この直流電源Ｂ２の正側端子は接地
されている。
【００２３】スイッチング素子としてのｐチャネル型の
ＭＯＳトランジスタＱ７は、上記パネル駆動制御回路１
２から供給されたゲート信号ＧＴ７の論理レベルが"０"
である場合にはオン状態となって上記ライン２００及び
ライン３００間の接続を行う。この際、かかるライン２
００上に発生した行電極駆動信号は上記ライン３００を
介してＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。一
方、かかるゲート信号ＧＴ７の論理レベルが"１"である
場合には、ＭＯＳトランジスタＱ７はオフ状態となり、
上記ライン２００及びライン３００間の接続を遮断す
る。この際、上記ライン３００上に発生した行電極駆動
信号のみがＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加され
る。
ＭＯＳトランジスタＱ７は、上記パネル駆動制御回路１
２から供給されたゲート信号ＧＴ７の論理レベルが"０"
である場合にはオン状態となって上記ライン２００及び
ライン３００間の接続を行う。この際、かかるライン２
００上に発生した行電極駆動信号は上記ライン３００を
介してＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。一
方、かかるゲート信号ＧＴ７の論理レベルが"１"である
場合には、ＭＯＳトランジスタＱ７はオフ状態となり、
上記ライン２００及びライン３００間の接続を遮断す
る。この際、上記ライン３００上に発生した行電極駆動
信号のみがＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加され
る。
【００２４】図８は、上記ゲート信号ＧＴ１〜ＧＴ５及
びＧＴ７各々のタイミング、及びこれらゲート信号ＧＴ
に応じてライン３００上に生成される行電極駆動信号の
波形を示す図である。図８は、上記図６に示されるが如
きリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発
生させる際の上記ゲート信号ＧＴ１〜ＧＴ５及びＧＴ７
各々の供給タイミングを示す図である。
びＧＴ７各々のタイミング、及びこれらゲート信号ＧＴ
に応じてライン３００上に生成される行電極駆動信号の
波形を示す図である。図８は、上記図６に示されるが如
きリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発
生させる際の上記ゲート信号ＧＴ１〜ＧＴ５及びＧＴ７
各々の供給タイミングを示す図である。
【００２５】図８に示されるように、先ず、論理レベ
ル"１"のゲート信号ＧＴ５に応じて図７に示されるＭＯ
ＳトランジスタＱ５がオン状態となる。これにより、直
流電源Ｂ２の負側端子に発生した負の電位が抵抗Ｒ１を
介してライン３００上に印加されて、図８に示されるが
如き負電圧のリセットパルスＲＰｙがＰＤＰ２０の行電
極Ｙに印加される。この際、かかる抵抗Ｒ１の作用によ
り、上記リセットパルスＲＰｙのフロントエッジ部の波
形はなだらかになる。又、この間、図７に示されるＭＯ
ＳトランジスタＱ７には、論理レベル"１"のゲート信号
ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７
はオフ状態にある。よって、少なくとも上記リセットパ
ルスＲＰｙが発生している期間中は、ライン２００及び
ライン３００間は遮断された状態にある。
ル"１"のゲート信号ＧＴ５に応じて図７に示されるＭＯ
ＳトランジスタＱ５がオン状態となる。これにより、直
流電源Ｂ２の負側端子に発生した負の電位が抵抗Ｒ１を
介してライン３００上に印加されて、図８に示されるが
如き負電圧のリセットパルスＲＰｙがＰＤＰ２０の行電
極Ｙに印加される。この際、かかる抵抗Ｒ１の作用によ
り、上記リセットパルスＲＰｙのフロントエッジ部の波
形はなだらかになる。又、この間、図７に示されるＭＯ
ＳトランジスタＱ７には、論理レベル"１"のゲート信号
ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７
はオフ状態にある。よって、少なくとも上記リセットパ
ルスＲＰｙが発生している期間中は、ライン２００及び
ライン３００間は遮断された状態にある。
【００２６】次に、図８に示されるように、ゲート信号
ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号Ｇ
Ｔ３の論理レベルが"１"〜"０"〜"１"、更にゲート信号
ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替
わることにより、図８に示されるが如き正電圧の維持パ
ルスＩＰｙが発生する。つまり、先ず、論理レベル"１"
のゲート信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３
がオン状態となり、コンデンサＣ１に蓄積されていた電
荷に応じた電流がＭＯＳトランジスタＱ３、ダイオード
Ｄ２、及びコイルＬ２を介してライン２００上に流れ込
む。この際、図８に示されるようにＭＯＳトランジスタ
Ｑ７には論理レベル"０"のゲート信号ＧＴ７が供給され
ているので、ＭＯＳトランジスタＱ７はオン状態にあ
り、ライン２００及び３００間が接続される。これによ
り、ライン３００上の行電極駆動信号のレベルは、図８
に示されるように徐々に上昇して行く。次に、論理レベ
ル"１"のゲート信号ＧＴ１に応じて、ＭＯＳトランジス
タＱ１がオン状態となる。これにより、直流電源Ｂ１の
正側端子の正電位がライン２００及びＭＯＳトランジス
タＱ７を介してライン３００上に印加されて、図８に示
されるが如き正電圧を有する維持パルスＩＰｙが発生す
る。次に、論理レベル"１"のゲート信号ＧＴ２に応じて
ＭＯＳトランジスタＱ２がオン状態となる。これによ
り、ＰＤＰ２０に帯電されていた電荷に応じた電流がＭ
ＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ
１を介してコンデンサＣ１に流れ込む。かかるコンデン
サＣ１の充電動作により、上記維持パルスＩＰｙのレベ
ルは、図８に示されるように徐々に下降して行く。
ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号Ｇ
Ｔ３の論理レベルが"１"〜"０"〜"１"、更にゲート信号
ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替
わることにより、図８に示されるが如き正電圧の維持パ
ルスＩＰｙが発生する。つまり、先ず、論理レベル"１"
のゲート信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３
がオン状態となり、コンデンサＣ１に蓄積されていた電
荷に応じた電流がＭＯＳトランジスタＱ３、ダイオード
Ｄ２、及びコイルＬ２を介してライン２００上に流れ込
む。この際、図８に示されるようにＭＯＳトランジスタ
Ｑ７には論理レベル"０"のゲート信号ＧＴ７が供給され
ているので、ＭＯＳトランジスタＱ７はオン状態にあ
り、ライン２００及び３００間が接続される。これによ
り、ライン３００上の行電極駆動信号のレベルは、図８
に示されるように徐々に上昇して行く。次に、論理レベ
ル"１"のゲート信号ＧＴ１に応じて、ＭＯＳトランジス
タＱ１がオン状態となる。これにより、直流電源Ｂ１の
正側端子の正電位がライン２００及びＭＯＳトランジス
タＱ７を介してライン３００上に印加されて、図８に示
されるが如き正電圧を有する維持パルスＩＰｙが発生す
る。次に、論理レベル"１"のゲート信号ＧＴ２に応じて
ＭＯＳトランジスタＱ２がオン状態となる。これによ
り、ＰＤＰ２０に帯電されていた電荷に応じた電流がＭ
ＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ
１を介してコンデンサＣ１に流れ込む。かかるコンデン
サＣ１の充電動作により、上記維持パルスＩＰｙのレベ
ルは、図８に示されるように徐々に下降して行く。
【００２７】以上の如く、図７に示されるパルス駆動回
路においては、少なくとも維持パルスを行電極に印加す
る期間中はオン状態となるＭＯＳトランジスタＱ７を維
持パルス発生回路１２０及びリセットパルス発生回路１
３０間に設ける構成としたのである。かかる構成によれ
ば、直流電源Ｂ１の正側端子と直流電源Ｂ２の負側端子
との間、更に、直流電源Ｂ１の正側端子と略同一の電位
を発生するコンデンサＣ１と直流電源Ｂ２の負側端子と
の間各々に直列に接続されるＭＯＳトランジスタの数
が、ＭＯＳトランジスタＱ７の分だけ１段増えることに
なる。
路においては、少なくとも維持パルスを行電極に印加す
る期間中はオン状態となるＭＯＳトランジスタＱ７を維
持パルス発生回路１２０及びリセットパルス発生回路１
３０間に設ける構成としたのである。かかる構成によれ
ば、直流電源Ｂ１の正側端子と直流電源Ｂ２の負側端子
との間、更に、直流電源Ｂ１の正側端子と略同一の電位
を発生するコンデンサＣ１と直流電源Ｂ２の負側端子と
の間各々に直列に接続されるＭＯＳトランジスタの数
が、ＭＯＳトランジスタＱ７の分だけ１段増えることに
なる。
【００２８】よって、図３に示されるが如き従来の構成
に比してＭＯＳトランジスタ１段あたりの耐圧を低くす
ることが出来るのである。又、図７に示されるＭＯＳト
ランジスタＱ７は等価的には、図９に示されるように、
ゲート信号ＧＴ７に応じてライン２００及びライン３０
０間の接続／遮断を為すスイッチＳＷ７、及びライン３
００からライン２００に向けて順方向に形成された寄生
ダイオードＤ１７から構成されている。
に比してＭＯＳトランジスタ１段あたりの耐圧を低くす
ることが出来るのである。又、図７に示されるＭＯＳト
ランジスタＱ７は等価的には、図９に示されるように、
ゲート信号ＧＴ７に応じてライン２００及びライン３０
０間の接続／遮断を為すスイッチＳＷ７、及びライン３
００からライン２００に向けて順方向に形成された寄生
ダイオードＤ１７から構成されている。
【００２９】この際、かかる寄生ダイオードＤ１７が、
ＭＯＳトランジスタＱ４の寄生ダイオードを介して接地
電位から維持パルス発生回路１２０の直流電源Ｂ２の負
側端子へと逆流する電流を防止することになる。つま
り、かかる役目を為すべく図３における構成において採
用されていた逆流防止用のダイオードＤ３は、図７に示
される構成においては不要となるのである。
ＭＯＳトランジスタＱ４の寄生ダイオードを介して接地
電位から維持パルス発生回路１２０の直流電源Ｂ２の負
側端子へと逆流する電流を防止することになる。つま
り、かかる役目を為すべく図３における構成において採
用されていた逆流防止用のダイオードＤ３は、図７に示
される構成においては不要となるのである。
【００３０】尚、上記実施例においては、耐圧向上を計
るべく、少なくとも維持パルスを発生する期間中はオン
状態となるＭＯＳトランジスタＱ７を維持パルス発生回
路１２０の出力ラインとしてのライン２００に設ける構
成としているが、各パルス発生回路の出力ラインに夫
々、耐圧向上を計る為のＭＯＳトランジスタを設ける構
成としても良い。
るべく、少なくとも維持パルスを発生する期間中はオン
状態となるＭＯＳトランジスタＱ７を維持パルス発生回
路１２０の出力ラインとしてのライン２００に設ける構
成としているが、各パルス発生回路の出力ラインに夫
々、耐圧向上を計る為のＭＯＳトランジスタを設ける構
成としても良い。
【００３１】図１０は、かかる点に鑑みて為されたパル
ス駆動回路の構成を示す図である。尚、図１０に示され
る維持パルス発生回路１２０及びＭＯＳトランジスタＱ
７は、上述した如き図７に示されるものと同一であるの
でその説明は省略する。図１０において、リセットパル
ス発生回路１４０におけるｎチャネル型のＭＯＳトラン
ジスタＱ５は、上記パネル駆動制御回路１２から供給さ
れたゲート信号ＧＴ５の論理レベルが"０"である場合に
はオフ状態となる。又、かかるＭＯＳトランジスタＱ５
は、ゲート信号ＧＴ５の論理レベルが"１"である場合に
はオン状態となって直流電源Ｂ２の負側端子の電位を抵
抗Ｒ１を介してライン４００上に印加する。尚、この直
流電源Ｂ２の正側端子は接地されている。更に、かかる
リセットパルス発生回路１４０におけるｎチャネル型の
ＭＯＳトランジスタＱ８は、上記パネル駆動制御回路１
２から供給されたゲート信号ＧＴ８の論理レベルが"０"
である場合にはオフ状態となる。又、かかるＭＯＳトラ
ンジスタＱ８は、ゲート信号ＧＴ８の論理レベルが"１"
である場合にはオン状態となって上記ライン４００上の
電位を抵抗Ｒ２を介して接地電位に引き込む。
ス駆動回路の構成を示す図である。尚、図１０に示され
る維持パルス発生回路１２０及びＭＯＳトランジスタＱ
７は、上述した如き図７に示されるものと同一であるの
でその説明は省略する。図１０において、リセットパル
ス発生回路１４０におけるｎチャネル型のＭＯＳトラン
ジスタＱ５は、上記パネル駆動制御回路１２から供給さ
れたゲート信号ＧＴ５の論理レベルが"０"である場合に
はオフ状態となる。又、かかるＭＯＳトランジスタＱ５
は、ゲート信号ＧＴ５の論理レベルが"１"である場合に
はオン状態となって直流電源Ｂ２の負側端子の電位を抵
抗Ｒ１を介してライン４００上に印加する。尚、この直
流電源Ｂ２の正側端子は接地されている。更に、かかる
リセットパルス発生回路１４０におけるｎチャネル型の
ＭＯＳトランジスタＱ８は、上記パネル駆動制御回路１
２から供給されたゲート信号ＧＴ８の論理レベルが"０"
である場合にはオフ状態となる。又、かかるＭＯＳトラ
ンジスタＱ８は、ゲート信号ＧＴ８の論理レベルが"１"
である場合にはオン状態となって上記ライン４００上の
電位を抵抗Ｒ２を介して接地電位に引き込む。
【００３２】スイッチング素子としてのｎチャネル型の
ＭＯＳトランジスタＱ９は、上記パネル駆動制御回路１
２から供給されたゲート信号ＧＴ９の論理レベルが"１"
である場合にはオン状態となって上記ライン４００及び
ライン３００間の接続を行う。この際、かかるライン４
００上に発生した行電極駆動信号は上記ライン３００を
介してＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。一
方、かかるゲート信号ＧＴ９の論理レベルが"０"である
場合には、ＭＯＳトランジスタＱ９はオフ状態となり、
上記ライン４００及びライン３００間の接続を遮断す
る。
ＭＯＳトランジスタＱ９は、上記パネル駆動制御回路１
２から供給されたゲート信号ＧＴ９の論理レベルが"１"
である場合にはオン状態となって上記ライン４００及び
ライン３００間の接続を行う。この際、かかるライン４
００上に発生した行電極駆動信号は上記ライン３００を
介してＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。一
方、かかるゲート信号ＧＴ９の論理レベルが"０"である
場合には、ＭＯＳトランジスタＱ９はオフ状態となり、
上記ライン４００及びライン３００間の接続を遮断す
る。
【００３３】図１１は、上記図１０に示される構成にて
リセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生
させる為のゲート信号ＧＴ１〜ＧＴ５、及びゲート信号
ＧＴ７〜ＧＴ９各々の供給タイミングを示す図である。
図１１に示されるように、先ず、論理レベル"１"のゲー
ト信号ＧＴ５に応じて、図１０に示されるリセットパル
ス発生回路１４０におけるＭＯＳトランジスタＱ５がオ
ン状態となる。これにより、直流電源Ｂ２の負側端子に
発生した負の電位がＭＯＳトランジスタＱ５及び抵抗Ｒ
１を介してライン４００上に印加される。この間、図１
０に示されるＭＯＳトランジスタＱ９には論理レベル"
１"のゲート信号ＧＴ９が供給されているので、ＭＯＳ
トランジスタＱ９はオン状態にある。よって、上記４０
０上に印加された電位はかかるＭＯＳトランジスタＱ９
を介してライン３００に印加され、図１１に示されるが
如き負電圧のリセットパルスＲＰｙがＰＤＰ２０の行電
極Ｙに印加されることになる。ここで、図１１に示され
るが如くゲート信号ＧＴ５の論理レベルが"１"から"
０"、ゲート信号ＧＴ８の論理レベルが"０"から"１"へ
と夫々切り替わると、ＭＯＳトランジスタＱ５はオフ、
ＭＯＳトランジスタＱ８はオン状態に切り替わる。ＭＯ
ＳトランジスタＱ８がオン状態に切り替わることによ
り、ライン３００上に発生した図１１に示されるが如き
負電圧のリセットパルスＲＰｙは徐々に接地電位に引き
込まれて行く。
リセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生
させる為のゲート信号ＧＴ１〜ＧＴ５、及びゲート信号
ＧＴ７〜ＧＴ９各々の供給タイミングを示す図である。
図１１に示されるように、先ず、論理レベル"１"のゲー
ト信号ＧＴ５に応じて、図１０に示されるリセットパル
ス発生回路１４０におけるＭＯＳトランジスタＱ５がオ
ン状態となる。これにより、直流電源Ｂ２の負側端子に
発生した負の電位がＭＯＳトランジスタＱ５及び抵抗Ｒ
１を介してライン４００上に印加される。この間、図１
０に示されるＭＯＳトランジスタＱ９には論理レベル"
１"のゲート信号ＧＴ９が供給されているので、ＭＯＳ
トランジスタＱ９はオン状態にある。よって、上記４０
０上に印加された電位はかかるＭＯＳトランジスタＱ９
を介してライン３００に印加され、図１１に示されるが
如き負電圧のリセットパルスＲＰｙがＰＤＰ２０の行電
極Ｙに印加されることになる。ここで、図１１に示され
るが如くゲート信号ＧＴ５の論理レベルが"１"から"
０"、ゲート信号ＧＴ８の論理レベルが"０"から"１"へ
と夫々切り替わると、ＭＯＳトランジスタＱ５はオフ、
ＭＯＳトランジスタＱ８はオン状態に切り替わる。ＭＯ
ＳトランジスタＱ８がオン状態に切り替わることによ
り、ライン３００上に発生した図１１に示されるが如き
負電圧のリセットパルスＲＰｙは徐々に接地電位に引き
込まれて行く。
【００３４】尚、かかるリセットパルスＲＰｙがライン
４００、ＭＯＳトランジスタＱ９及びライン３００を介
してＰＤＰ２０の行電極Ｙに印加されている期間中、Ｍ
ＯＳトランジスタＱ７には論理レベル"１"のゲート信号
ＧＴ７が供給されている。よって、この間、維持パルス
発生回路１２０の出力ラインとしてのライン２００、及
びライン３００間は遮断されている。
４００、ＭＯＳトランジスタＱ９及びライン３００を介
してＰＤＰ２０の行電極Ｙに印加されている期間中、Ｍ
ＯＳトランジスタＱ７には論理レベル"１"のゲート信号
ＧＴ７が供給されている。よって、この間、維持パルス
発生回路１２０の出力ラインとしてのライン２００、及
びライン３００間は遮断されている。
【００３５】次に、図１１に示されるように、ゲート信
号ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号
ＧＴ３の論理レベルが"１"〜"０"〜"１"、更にゲート信
号ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り
替わることにより、図１１に示されるが如き正電圧の維
持パルスＩＰｙが発生する。つまり、先ず、論理レベ
ル"１"のゲート信号ＧＴ３に応じて、ＭＯＳトランジス
タＱ３がオン状態となり、コンデンサＣ１に蓄積されて
いた電荷に応じた電流がＭＯＳトランジスタＱ３、ダイ
オードＤ２、及びコイルＬ２を介してライン２００上に
流れ込む。この際、図１１に示されるようにＭＯＳトラ
ンジスタＱ７には論理レベル"０"のゲート信号ＧＴ７が
供給されているので、ＭＯＳトランジスタＱ７はオン状
態にあり、ライン２００及び３００間が接続される。こ
れにより、ライン３００上の行電極駆動信号のレベル
は、図１１に示されるように徐々に上昇して行く。次
に、論理レベル"１"のゲート信号ＧＴ１に応じて、ＭＯ
ＳトランジスタＱ１がオン状態となる。これにより、直
流電源Ｂ１の正側端子の正電位がライン２００及びＭＯ
ＳトランジスタＱ７を介してライン３００上に印加され
て、図１１に示されるが如き正電圧を有する維持パルス
ＩＰｙが発生する。次に、論理レベル"１"のゲート信号
ＧＴ２に応じてＭＯＳトランジスタＱ２がオン状態とな
る。これにより、ＰＤＰ２０に帯電されていた電荷に応
じた電流がＭＯＳトランジスタＱ２、ダイオードＤ１、
及びコイルＬ１を介してコンデンサＣ１に流れ込む。か
かるコンデンサＣ１の充電動作により、上記維持パルス
ＩＰｙのレベルは、図１１に示されるように徐々に下降
して行く。尚、かかる維持パルスＩＰｙがライン２０
０、ＭＯＳトランジスタＱ７及びライン３００を介して
ＰＤＰ２０の行電極Ｙに印加されている期間中、ＭＯＳ
トランジスタＱ９には論理レベル"１"のゲート信号ＧＴ
９が供給されている。よって、この間、リセットパルス
発生回路１４０の出力ラインとしてのライン４００、及
びライン３００間は遮断されているのである。
号ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号
ＧＴ３の論理レベルが"１"〜"０"〜"１"、更にゲート信
号ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り
替わることにより、図１１に示されるが如き正電圧の維
持パルスＩＰｙが発生する。つまり、先ず、論理レベ
ル"１"のゲート信号ＧＴ３に応じて、ＭＯＳトランジス
タＱ３がオン状態となり、コンデンサＣ１に蓄積されて
いた電荷に応じた電流がＭＯＳトランジスタＱ３、ダイ
オードＤ２、及びコイルＬ２を介してライン２００上に
流れ込む。この際、図１１に示されるようにＭＯＳトラ
ンジスタＱ７には論理レベル"０"のゲート信号ＧＴ７が
供給されているので、ＭＯＳトランジスタＱ７はオン状
態にあり、ライン２００及び３００間が接続される。こ
れにより、ライン３００上の行電極駆動信号のレベル
は、図１１に示されるように徐々に上昇して行く。次
に、論理レベル"１"のゲート信号ＧＴ１に応じて、ＭＯ
ＳトランジスタＱ１がオン状態となる。これにより、直
流電源Ｂ１の正側端子の正電位がライン２００及びＭＯ
ＳトランジスタＱ７を介してライン３００上に印加され
て、図１１に示されるが如き正電圧を有する維持パルス
ＩＰｙが発生する。次に、論理レベル"１"のゲート信号
ＧＴ２に応じてＭＯＳトランジスタＱ２がオン状態とな
る。これにより、ＰＤＰ２０に帯電されていた電荷に応
じた電流がＭＯＳトランジスタＱ２、ダイオードＤ１、
及びコイルＬ１を介してコンデンサＣ１に流れ込む。か
かるコンデンサＣ１の充電動作により、上記維持パルス
ＩＰｙのレベルは、図１１に示されるように徐々に下降
して行く。尚、かかる維持パルスＩＰｙがライン２０
０、ＭＯＳトランジスタＱ７及びライン３００を介して
ＰＤＰ２０の行電極Ｙに印加されている期間中、ＭＯＳ
トランジスタＱ９には論理レベル"１"のゲート信号ＧＴ
９が供給されている。よって、この間、リセットパルス
発生回路１４０の出力ラインとしてのライン４００、及
びライン３００間は遮断されているのである。
【００３６】かかる図１０に示されるパルス駆動回路に
おいては、各パルス発生回路（１２０、１４０）の出力
ライン各々に、少なくとも各パルス発生回路が駆動パル
スを発生する期間中はオン状態となるＭＯＳトランジス
タ（Ｑ７、Ｑ９）を設ける構成としている。よって、か
かる構成によれば、各パルス発生回路間に直列に接続さ
れるＭＯＳトランジスタの段数が更に１段（ＭＯＳトラ
ンジスタＱ９の分）だけ増えるので、各ＭＯＳトランジ
スタの耐圧を、図７に示される構成に比してより低いも
のに設定することが出来るようになるのである。
おいては、各パルス発生回路（１２０、１４０）の出力
ライン各々に、少なくとも各パルス発生回路が駆動パル
スを発生する期間中はオン状態となるＭＯＳトランジス
タ（Ｑ７、Ｑ９）を設ける構成としている。よって、か
かる構成によれば、各パルス発生回路間に直列に接続さ
れるＭＯＳトランジスタの段数が更に１段（ＭＯＳトラ
ンジスタＱ９の分）だけ増えるので、各ＭＯＳトランジ
スタの耐圧を、図７に示される構成に比してより低いも
のに設定することが出来るようになるのである。
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
である。
【図２】図１の駆動装置による行電極駆動信号のタイミ
ングを示す図である。
ングを示す図である。
【図３】リセットパルスＲＰY及び維持パルスＩＰYを発
生する従来のパルス駆動回路の構成を示す図である。
生する従来のパルス駆動回路の構成を示す図である。
【図４】従来のパルス駆動回路によってリセットパルス
ＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の各ゲ
ート信号のタイミングを示す図である。
ＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の各ゲ
ート信号のタイミングを示す図である。
【図５】本発明による駆動装置を含んだプラズマディス
プレイ装置の全体構成を示す図である。
プレイ装置の全体構成を示す図である。
【図６】図５の駆動装置による行電極駆動信号のタイミ
ングを示す図である。
ングを示す図である。
【図７】本発明の駆動装置に基づくパルス駆動回路の構
成を示す図である。
成を示す図である。
【図８】図７に示されるパルス駆動回路によってリセッ
トパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる
際の各ゲート信号のタイミングを示す図である。
トパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる
際の各ゲート信号のタイミングを示す図である。
【図９】ＭＯＳトランジスタＱ７を等価回路にて示して
ある本発明に基づくパルス駆動回路の構成を示す図であ
る。
ある本発明に基づくパルス駆動回路の構成を示す図であ
る。
【図１０】本発明の駆動装置に基づくパルス駆動回路の
他の構成例を示す図である。
他の構成例を示す図である。
【図１１】図１０に示されるパルス駆動回路によってリ
セットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生さ
せる際の各ゲート信号のタイミングを示す図である。
セットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生さ
せる際の各ゲート信号のタイミングを示す図である。
２０ ＰＤＰ １００ 行電極ドライバ １２０ 維持パルス発生回路 130、140 リセットパルス発生回路 Q7、Q9 ＭＯＳトランジスタ
Claims (9)
- 【請求項１】 プラズマディスプレイパネルの垂直方向
に配列された複数の列電極に画素データに対応した画素
データパルスを印加する列電極駆動手段と、前記列電極
に交差する水平方向に配列された複数の行電極に所定極
性の第１パルス及び前記所定極性とは異なる極性の第２
パルスを夫々印加する行電極駆動手段とを備えたプラズ
マディスプレイパネルの駆動装置であって、 前記行電極駆動手段は、 前記第１パルスを発生してこれを第１ラインに印加する
第１パルス発生回路と、 前記第２パルスを発生してこれを前記行電極に印加する
第２パルス発生回路と、 少なくとも前記第１パルス発生回路が前記第１パルスを
発生している期間中はオン状態となって前記第１ライン
及び前記行電極間を接続するスイッチング素子と、を有
することを特徴とするプラズマディスプレイパネルの駆
動装置。 - 【請求項２】 前記スイッチング素子は、前記第２パル
ス発生回路が前記第２パルスを発生している期間中はオ
フ状態となって前記第１ライン及び前記行電極間の接続
を遮断することを特徴とする請求項１記載のプラズマデ
ィスプレイパネルの駆動装置。 - 【請求項３】 前記第１パルス発生回路は、正電位を発
生する第１直流電源と、前記第１パルスを発生すべく前
記正電位を前記第１ライン上に印加するｐ型のＭＯＳト
ランジスタとを有し、 前記第２パルス発生回路は、負電位を発生する第２直流
電源と、前記第２パルスを発生すべく前記負電位を前記
行電極に印加するｎ型のＭＯＳトランジスタとを有し、 前記スイッチング素子は、少なくとも前記第１パルス発
生回路が前記正電位を前記第１ライン上に印加している
期間中はオン状態となって前記第１ライン及び前記行電
極間を接続するｐ型のＭＯＳトランジスタであることを
特徴とする請求項１記載のプラズマディスプレイパネル
の駆動装置。 - 【請求項４】 前記第１パルスは正電圧の維持パルスで
あり、前記第２パルスは負電圧のリセットパルスである
ことを特徴とする請求項１又は３記載のプラズマディス
プレイパネルの駆動装置。 - 【請求項５】 プラズマディスプレイパネルの垂直方向
に配列された複数の列電極に画素データに対応した画素
データパルスを印加する列電極駆動手段と、前記列電極
に交差する水平方向に配列された複数の行電極に所定極
性の第１パルス及び前記所定極性とは異なる極性の第２
パルスを夫々印加する行電極駆動手段とを備えたプラズ
マディスプレイパネルの駆動装置であって、 前記行電極駆動手段は、 前記第１パルスを発生してこれを第１ラインに印加する
第１パルス発生回路と、 少なくとも前記第１パルス発生回路が前記第１パルスを
発生している期間中はオン状態となって前記第１ライン
及び前記行電極間を接続する第１スイッチング素子と、 前記第２パルスを発生してこれを第２ラインに印加する
第２パルス発生回路と、 少なくとも前記第２パルス発生回路が前記第２パルスを
発生している期間中はオン状態となって前記第２ライン
及び前記行電極間を接続する第２スイッチング素子と、
を有することを特徴とするプラズマディスプレイパネル
の駆動装置。 - 【請求項６】 前記第１スイッチング素子は、前記第２
パルス発生回路が前記第２パルスを発生している期間中
はオフ状態となって前記第１ライン及び前記行電極間の
接続を遮断することを特徴とする請求項５記載のプラズ
マディスプレイパネルの駆動装置。 - 【請求項７】 前記第２スイッチング素子は、前記第１
パルス発生回路が前記第１パルスを発生している期間中
はオフ状態となって前記第２ライン及び前記行電極間の
接続を遮断することを特徴とする請求項５記載のプラズ
マディスプレイパネルの駆動装置。 - 【請求項８】 前記第１パルス発生回路は、正電位を発
生する第１直流電源と、前記第１パルスを発生すべく前
記正電位を前記第１ライン上に印加するｐ型のＭＯＳト
ランジスタとを有し、 前記第２パルス発生回路は、負電位を発生する第２直流
電源と、前記第２パルスを発生すべく前記負電位を前記
第２ライン上に印加するｎ型のＭＯＳトランジスタとを
有し、 前記第１スイッチング素子は、少なくとも前記第１パル
ス発生回路が前記正電位を前記第１ライン上に印加して
いる期間中はオン状態となって前記第１ライン及び前記
行電極間を接続するｐ型のＭＯＳトランジスタであり、 前記第２スイッチング素子は、少なくとも前記第２パル
ス発生回路が前記負電位を前記第２ライン上に印加して
いる期間中はオン状態となって前記第２ライン及び前記
行電極間を接続するｎ型のＭＯＳトランジスタであるこ
とを特徴とする請求項５記載のプラズマディスプレイパ
ネルの駆動装置。 - 【請求項９】 前記第１パルスは正電圧の維持パルスで
あり、前記第２パルスは負電圧のリセットパルスである
ことを特徴とする請求項５又は８記載のプラズマディス
プレイパネルの駆動装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23413897A JP3582964B2 (ja) | 1997-08-29 | 1997-08-29 | プラズマディスプレイパネルの駆動装置 |
| US09/110,383 US6211865B1 (en) | 1997-08-29 | 1998-07-07 | Driving apparatus of plasma display panel |
| DE69827092T DE69827092T2 (de) | 1997-08-29 | 1998-07-17 | Zeilentreiberschaltung für eine Plasma Anzeigetafel |
| EP98305726A EP0899709B1 (en) | 1997-08-29 | 1998-07-17 | Row electrode driving apparatus of plasma display panel |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23413897A JP3582964B2 (ja) | 1997-08-29 | 1997-08-29 | プラズマディスプレイパネルの駆動装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004162770A Division JP3684367B2 (ja) | 2004-06-01 | 2004-06-01 | プラズマディスプレイパネルの駆動装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1173156A true JPH1173156A (ja) | 1999-03-16 |
| JP3582964B2 JP3582964B2 (ja) | 2004-10-27 |
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|---|---|---|---|
| JP23413897A Expired - Fee Related JP3582964B2 (ja) | 1997-08-29 | 1997-08-29 | プラズマディスプレイパネルの駆動装置 |
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| EP (1) | EP0899709B1 (ja) |
| JP (1) | JP3582964B2 (ja) |
| DE (1) | DE69827092T2 (ja) |
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| JP2005181890A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Hitachi Plasma Display Ltd | 駆動回路及びプラズマディスプレイ装置 |
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| KR101108475B1 (ko) * | 2005-11-14 | 2012-01-31 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
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|---|---|---|---|---|
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